CN110545102B - 一种基于数字锁相环的全数字低电平系统 - Google Patents

一种基于数字锁相环的全数字低电平系统 Download PDF

Info

Publication number
CN110545102B
CN110545102B CN201910828189.6A CN201910828189A CN110545102B CN 110545102 B CN110545102 B CN 110545102B CN 201910828189 A CN201910828189 A CN 201910828189A CN 110545102 B CN110545102 B CN 110545102B
Authority
CN
China
Prior art keywords
phase
signal
digital
nco
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910828189.6A
Other languages
English (en)
Other versions
CN110545102A (zh
Inventor
付晓亮
殷治国
纪彬
魏俊逸
张天爵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Institute of Atomic of Energy
Original Assignee
China Institute of Atomic of Energy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Institute of Atomic of Energy filed Critical China Institute of Atomic of Energy
Priority to CN201910828189.6A priority Critical patent/CN110545102B/zh
Publication of CN110545102A publication Critical patent/CN110545102A/zh
Application granted granted Critical
Publication of CN110545102B publication Critical patent/CN110545102B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种基于数字锁相环的全数字低电平系统，该全数字低电平系统整体上为一个闭环回路，用于控制高频信号的幅度相位信息；该闭环回路从加速器腔体两端拆开由三条并联的主体幅相控制分支组成；该三条并联的主体幅相控制分支共用一个输入端ADC和一个输出端DAC；该ADC输入端从加速器腔体取样数据、该DAC将数字信号转换为模拟信号后输出给功率放大器，经过功率放大器馈入到加速器腔体，ADC再从加速器腔体取样，从而形成闭环回路；该闭环回路还连接有一个将整个系统所有信号的相位锁定到外部参考信号源上的数字锁相环，本发明解决了锁定多个信号的相位到同一个信号源的问题，减少了系统接口，降低了系统复杂度，提高了系统可靠性。

Description

一种基于数字锁相环的全数字低电平系统
技术领域
本发明属于加速器技术领域，尤其涉及一种基于数字锁相环的全数字低电平系统。
背景技术
在加速器系统中，为了提升束流强度，业界一般采用在加速器前端增加聚束器的方式来实现。聚束器的工作原理是在注入轴向上压缩束流形成束团，从而提高单位时间内被加速的粒子数量，从而产生更高强度的束流。为了实现这一目的，需要聚束器的低电平幅相控制系统与加速器的低电平控制系统之间满足确定的相位关系。因而，两个控制系统需要锁定到同一个相位参考基准，以实现相位的同步。然而，为了得到更好的聚束效率，采用锯齿波代替正弦波来驱动聚束器能够获得更好的拘束效果。而理想锯齿波信号可以利用泰勒公式分解为基波和各次谐波的叠加，从而更有利于技术上实现。以利用基波，二次谐波，三次谐波合成锯齿波为例，聚束器的幅相控制系统需要锁定三路不同频率的信号到相位参考基准。这给控制系统提出了更加苛刻的要求。现有技术一般采用分别产生三路基准信号，分别经过IQ解调后，经由PID计算得到微调量，再经过IQ调制输出到放大器驱动聚束器。该系统需要提供三路相位基准信号，同时，系统需要分别提供4倍于被采样信号频率的采样时钟。这种方式大大增加了系统的复杂性，降低了可靠性。
发明内容
本发明针对现有技术存在的问题，提出一种基于数字锁相环的全数字低电平系统，目的在于解决聚束器幅相控制系统的各个分支需要分别提供相位基准信号、以及分别提供4倍于被采样信号频率的采样时钟、增加系统复杂性降低可靠性的问题。
本发明为解决其技术问题，提出以下技术方案：
一种基于数字锁相环的全数字低电平系统，其特点是：
该全数字低电平系统整体上为一个闭环回路，用于控制高频信号u0(t)＝A0(t)cos[ω0t+φ0(t)]+A1(t)cos[ω1t+φ1(t)]+A2(t)cos[ω2t+φ2(t)]的幅度相位信息；该闭环回路从加速器腔体两端拆开由三条并联的主体幅相控制分支组成，分别控制ω0，ω1，ω2三个频率分量的幅度相位信息；每条主体幅相控制分支又细分为两条并联的幅度控制分支和相位控制分支；该三条并联的主体幅相控制分支共用一个输入端ADC和一个输出端DAC；该ADC输入端从加速器腔体取样数据、该DAC将数字信号转换为模拟信号后输出给功率放大器，经过功率放大器馈入到加速器腔体，ADC再从加速器腔体取样，从而形成闭环回路；该闭环回路还连接有一个将整个系统所有信号的相位锁定到外部参考信号源上的数字锁相环，该数字锁相环用于实时动态追踪5.89MHz基准信号和锁相环本地NCO的相位差，使得二者的频率相差无几。
所述每条主体幅相控制分支的幅度控制分支从ADC引出后，其信号从左到右经过乘法器、调谐NCO、低通滤波器、幅相转换器CODRIC模块、相位设定比较器Aset、PID控制器、末级NCO，多路信号加法器；信号从ADC引出后，首先经过两个乘法器，每个乘法器的输入有两路，一路是ADC采样数据，另外一路来自调谐NCO；调谐NCO为数控振荡器，用于对它编程产生任意频率的两路正交信号，以ω0频率分量通道的调谐NCO为例，表示为：
Figure GDA0002789651770000021
该调谐NCO输出的信号和ADC信号相乘后得到I、Q两路信号，表示为：
Figure GDA0002789651770000031
此二路信号再通过低通滤波器，形成低频信号，可表示为：
Figure GDA0002789651770000032
I、Q两路信号再输入CODRIC模块，该CODRIC模块用于将信号从I、Q坐标系变换到幅相坐标系内，具体变换方法为：
Figure GDA0002789651770000033
Figure GDA0002789651770000034
CODRIC模块变换后有两个输出信号R、Theta，其中R对应高频信号的幅度信号，该幅度信号R再和Aset幅度设置点的信息作减法运算，将差值输入PID控制器；PID控制器根据反馈的信号和希望信号的差值做一个闭环控制，该闭环控制输出到末级NCO的幅度控制变量里面。
所述每条主体幅相控制分支的相位控制分支从ADC引出后，经过乘法器、低通滤波器分成I、Q两路信号，I、Q两路信号再输入CODRIC模块，CODRIC模块变换后留两个输出信号R、Theta，其中的Theta对应高频信号的相位信息，该Theta信号再和希望的相位值Pset作减法运算，将比较后误差值输入到PID模块，PID输出到末级NCO的相位控制变量里。
所述多路信号加法器布设在三路末级NCO输出端和DAC之间，用于将三路数据在多路信号加法器进行统一求和，再输入到DAC。
所述三路主体幅相控制分支每条分支各个框图相同，唯一的不同的是三路分支各自调谐NCO的频率不同：第一路调谐NCO的频率控制字为6f,第二路调谐NCO的频率控制字为4f,第三路调谐NCO的频率控制字为2f。其中，f为数字锁相环的输出频率。
该数字锁相环从左到右包括ADC，两个乘法器、两个低通滤波器、鉴相器PD、环路滤波器LF；该ADC用于把基准信号采样并从模拟信号变成数字信号；该两个乘法器用于把ADC和NCO的输出相乘形成I、Q两路信号；该两个低通滤波器用于滤除两个乘法器输出的I、Q信号中的高频分量；该滤波后的I、Q信号输入到鉴相器PD，该鉴相器用于鉴别两路输入信号的相位差；该相位差为5.89MHz基准信号和锁相环本地NCO这两个信号的相位差；所述鉴相器PD的输出经过环路滤波器LF，LF的输出经过倍频后，作为三条主体幅相控制分支的调谐NCO的频率，实现对各个调谐NCO频率的动态调节。
所述数字锁相环的输出频率f的计算方法为：
假设外部相位参考信号可以表示为：
x(t)＝Acos(ωrt)
锁相环本地NCO的输出表示为：
Figure GDA0002789651770000041
二者相乘的混频结果为：
Figure GDA0002789651770000042
经过低通滤波器后，该结果可以表示为：
Figure GDA0002789651770000043
经过鉴相器后，输出结果为：
φe(t)＝A/8sin[2(ωr-ω)t-2φ(t)]
当频差很小时，式(12)可以表示为：
φe(t)＝A/8[2(ωr-ω)t-2φ(t)]
上式表明，鉴相器的输出与相位参考信号和本振信号的相位差成正比例。
相位误差信号经过环路滤波器后，其输出结果如下：
Δf＝kpφe(t)+ki∫φe(t)
最终输入NCO的频率字为:
f＝f0+Δf
在计算得出所述数字锁相环的输出频率f后，通过进一步计算得出三个频率分量对应的调谐NCO的频率，计算方法如下：
Figure GDA0002789651770000051
当本地NCO锁定到外部相位参考信号后，满足上式的三个频率分量信号将自动锁定相位到外部相位参考信号。
本发明的优点效果
1.本发明解决了锁定多个信号的相位到同一个信号源的问题，通过采用数字锁相环，单一通道ADC和DAC调制解调多通道信号等技术，减少了系统接口，降低了系统复杂度，提高了系统可靠性。
2.本发明解决了传统正交IQ采样系统采样时钟随被采样信号频率变化而变化的问题。本发明采用的技术方案，采样时钟不受被采样信号频率的影响，大大提升了系统的灵活性和应用范围。
3.本发明提出了一种新型的低电平系统构建方式，尤其对于在设计初期未考虑未来时钟树扩展需求的系统，可以采用本发明的设计原理，采用模块化接入方式，实现增加子系统并锁定相位到原有系统。
4.本发明相较传统系统，极大节省了硬件资源，提升了集成度，提高了系统的可靠性。
附图说明
图1为本发明的系统框图。
具体实施方式
下面结合附图对本发明做出进一步解释：
本发明设计原理
1、最少系统接口设计原理：减少系统接口是针对现有技术而言，现有方法处理三个不同频率信号需要三路不同频率的采样时钟，并且每个采样时钟的频率是被采样信号的四倍；如果按照传统方法处理，需要的接口数量比现在这种方式额外多至少多两个采样时钟信号；如果需要相位锁定到外部，还需要额外至少多两个相位参考信号输入，而本发明只需要一个外部相位参考信号输入就可以了，节省了两个采样时钟和两个相位参考信号。
2、模块化设计原理。模块化好处是接入系统的方法更加灵活，对系统的要求和特定信号的依赖很弱，只需要一个相位参考和一路时钟即可。由于系统自身是个整体，对外部信号依赖少，所以更加简单可靠，因为故障率在接插件方面概率是很大的，而接口少则这方面的故障率就降低了；模块化好处还在于系统设计时对时钟和被采样信号关系要求没有那么苛刻，而传统方法必须是四倍这是非常苛刻的要求，这对于大多数器件而言是达不到这种速率的，所以本发明可以把性能没有那么强劲的芯片用在要求比较苛刻的场合。
3、预留未来扩展需求的设计原理。本发明只需要一个采样信号和一个外部参考就可以工作了，而不受实际有多少个分支的限制，这对于设计初期没有考虑或者无法预料将来实际使用需要多少个分支和多少个采样时钟的情况而言，本系统预留未来扩展需求的设计能够满足设计初期的需求。
4、系统容错性设计原理。如果系统设计中时钟搞错了不是完整的四倍，由于本发明的时钟并不依赖于四倍的采样关系，因此系统具有一定的容错性。
基于以上原理，本发明设计了一种基于数字锁相环的全数字低电平系统。
一种基于数字锁相环的全数字低电平系统如图1所示，
其特点是：该全数字低电平系统整体上为一个闭环回路，用于控制高频信号u0(t)＝A0(t)cos[ω0t+φ0(t)]+A1(t)cos[ω1t+φ1(t)]+A2(t)cos[ω2t+φ2(t)]的幅度相位信息；该闭环回路从加速器腔体两端拆开由三条并联的主体幅相控制分支组成，分别控制ω0，ω1，ω2三个频率分量的幅度相位信息；每条主体幅相控制分支又细分为两条并联的幅度控制分支和相位控制分支；该三条并联的主体幅相控制分支共用一个输入端ADC和一个输出端DAC；该ADC输入端从加速器腔体取样数据、该DAC将数字信号转换为模拟信号后输出给功率放大器，经过功率放大器馈入到加速器腔体，ADC再从加速器腔体取样，从而形成闭环回路；该闭环回路还连接有一个将整个系统所有信号的相位锁定到外部参考信号源上的数字锁相环，该数字锁相环用于实时动态追踪5.89MHz基准信号和锁相环本地NCO的相位差，使得二者的频率相差无几。
所述每条主体幅相控制分支的幅度控制分支从ADC引出后，其信号从左到右经过乘法器、调谐NCO、低通滤波器、幅相转换器CODRIC模块、相位设定比较器Aset、PID控制器、末级NCO，多路信号加法器；信号从ADC引出后，首先经过两个乘法器，每个乘法器的输入有两路，一路是ADC采样数据，另外一路来自调谐NCO；调谐NCO为数控振荡器，用于对它编程产生任意频率的两路正交信号，以ω0频率分量通道的调谐NCO为例，表示为：
Figure GDA0002789651770000071
该调谐NCO输出的信号和ADC信号相乘后得到I、Q两路信号，表示为：
Figure GDA0002789651770000072
此二路信号再通过低通滤波器，形成低频信号，可表示为：
Figure GDA0002789651770000073
I、Q两路信号再输入CODRIC模块，该CODRIC模块用于将信号从I、Q坐标系变换到幅相坐标系内，具体变换方法为：
Figure GDA0002789651770000074
Figure GDA0002789651770000075
CODRIC模块变换后有两个输出信号R、Theta，其中R对应高频信号的幅度信号，该幅度信号R再和Aset幅度设置点的信息作减法运算，将差值输入PID控制器；PID控制器根据反馈的信号和希望信号的差值做一个闭环控制，该闭环控制输出到末级NCO的幅度控制变量里面。
所述每条主体幅相控制分支的相位控制分支从ADC引出后，经过乘法器、低通滤波器分成I、Q两路信号，I、Q两路信号再输入CODRIC模块，CODRIC模块变换后留两个输出信号R、Theta，其中的Theta对应高频信号的相位信息，该Theta信号再和希望的相位值Pset作减法运算，将比较后误差值输入到PID模块，PID输出到末级NCO的相位控制变量里。
所述多路信号加法器布设在三路末级NCO输出端和DAC之间，用于将三路数据在多路信号加法器进行统一求和，再输入到DAC。
所述三路主体幅相控制分支每条分支各个框图相同，唯一的不同的是三路分支各自调谐NCO的频率不同：第一路调谐NCO的频率控制字为6f,第二路调谐NCO的频率控制字为4f,第三路调谐NCO的频率控制字为2f。其中，f为数字锁相环的输出频率。
该数字锁相环从左到右包括ADC，两个乘法器、两个低通滤波器、鉴相器PD、环路滤波器LF；该ADC用于把基准信号采样并从模拟信号变成数字信号；该两个乘法器用于把ADC和NCO的输出相乘形成I、Q两路信号；该两个低通滤波器用于滤除两个乘法器输出的I、Q信号中的高频分量；该滤波后的I、Q信号输入到鉴相器PD，该鉴相器用于鉴别两路输入信号的相位差；该相位差为5.89MHz基准信号和锁相环本地NCO这两个信号的相位差；所述鉴相器PD的输出经过环路滤波器LF，LF的输出经过倍频后，作为三条主体幅相控制分支的调谐NCO的频率，实现对各个调谐NCO频率的动态调节。
所述数字锁相环的输出频率f的计算方法为：
假设外部相位参考信号可以表示为：
x(t)＝Acos(ωrt)
锁相环本地NCO的输出表示为：
Figure GDA0002789651770000081
二者相乘的混频结果为：
Figure GDA0002789651770000082
经过低通滤波器后，该结果可以表示为：
Figure GDA0002789651770000091
经过鉴相器后，输出结果为：
φe(t)＝A/8sin[2(ωr-ω)t-2φ(t)]
当频差很小时，式(12)可以表示为：
φe(t)＝A/8[2(ωr-ω)t-2φ(t)]
上式表明，鉴相器的输出与相位参考信号和本振信号的相位差成正比例。
相位误差信号经过环路滤波器后，其输出结果如下：
Δf＝kpφe(t)+ki∫φe(t)
最终输入NCO的频率字为:
f＝f0+Δf
在计算得出所述数字锁相环的输出频率f后，通过进一步计算得出三个频率分量对应的调谐NCO的频率，计算方法如下：
Figure GDA0002789651770000092
当本地NCO锁定到外部相位参考信号后，满足上式的三个频率分量信号将自动锁定相位到外部相位参考信号。
实施例
在某加速器的聚束器幅相控制系统中，基波频率为11.786662MHz，二次谐波频率为23.573324MHz，三次谐波频率为35.359986MHz，外部相位参考信号可以从5.893331MHz，11.786662MHz，23.573324MHz，35.359986MHz等频率中选择。设计选取5.893331MHz作为相位参考信号，其余三个频率分量全部锁定到该信号，从而实现与加速器LLRF系统的相位同步。系统采用一路ADC采集三个频率分量，采用另一个ADC采集相位参考信号，并使用一路DAC输出合成后的锯齿波。本实施例实现了用最少的硬件实现了对三路信号的幅度相位控制，测试显示频率控制精度达0.02Hz，相位控制精度达0.038度。
需要强调的是，本发明所述的实施例是说明性的，而不是限定性的，因此本发明包括并不限于具体实施方式中所述的实施例。

Claims (8)

1.一种基于数字锁相环的全数字低电平系统，
其特征在于：该全数字低电平系统整体上为一个闭环回路，用于控制高频信号u0(t)＝A0(t)cos[ω0t+φ0(t)]+A1(t)cos[ω1t+φ1(t)]+A2(t)cos[ω2t+φ2(t)]的幅度相位信息；该闭环回路从加速器腔体两端拆开由三条并联的主体幅相控制分支组成，分别控制ω0，ω1，ω2三个频率分量的幅度相位信息；每条主体幅相控制分支又细分为两条并联的幅度控制分支和相位控制分支；该三条并联的主体幅相控制分支共用一个输入端ADC和一个输出端DAC；该ADC输入端从加速器腔体取样数据、该DAC将数字信号转换为模拟信号后输出给功率放大器，经过功率放大器馈入到加速器腔体，ADC再从加速器腔体取样，从而形成闭环回路；该闭环回路还连接有一个将整个系统所有信号的相位锁定到外部参考信号源上的数字锁相环，该数字锁相环用于实时动态追踪5.89MHz基准信号和锁相环本地NCO的相位差，使得二者的频率相差无几。
2.根据权利要求1所述一种基于数字锁相环的全数字低电平系统，其特征在于：所述每条主体幅相控制分支的幅度控制分支从ADC引出后，其信号从左到右经过乘法器、调谐NCO、低通滤波器、幅相转换器CODRIC模块、相位设定比较器Aset、PID控制器、末级NCO，多路信号加法器；信号从ADC引出后，首先经过两个乘法器，每个乘法器的输入有两路，一路是ADC采样数据，另外一路来自调谐NCO；调谐NCO为数控振荡器，用于对它编程产生任意频率的两路正交信号，以ω0频率分量通道的调谐NCO为例，表示为：
Figure FDA0002803165420000011
该调谐NCO输出的信号和ADC信号相乘后得到I、Q两路信号，表示为：
Figure FDA0002803165420000012
此二路信号再通过低通滤波器，形成低频信号，表示为：
Figure FDA0002803165420000021
I、Q两路信号再输入CODRIC模块，该CODRIC模块用于将信号从I、Q坐标系变换到幅相坐标系内，具体变换方法为：
Figure FDA0002803165420000022
Figure FDA0002803165420000023
CODRIC模块变换后有两个输出信号R、Theta，其中R对应高频信号的幅度信号，该幅度信号R再和Aset幅度设置点的信息作减法运算，将差值输入PID控制器；PID控制器根据反馈的信号和希望信号的差值做一个闭环控制，该闭环控制输出到末级NCO的幅度控制变量里面。
3.根据权利要求1所述一种基于数字锁相环的全数字低电平系统，其特征在于：所述每条主体幅相控制分支的相位控制分支从ADC引出后，经过乘法器、低通滤波器分成I、Q两路信号，I、Q两路信号再输入CODRIC模块，CODRIC模块变换后留两个输出信号R、Theta，其中的Theta对应高频信号的相位信息，该Theta信号再和希望的相位值Pset作减法运算，将比较后误差值输入到PID模块，PID输出到末级NCO的相位控制变量里。
4.根据权利要求2所述一种基于数字锁相环的全数字低电平系统，其特征在于：所述多路信号加法器布设在三路末级NCO输出端和DAC之间，用于将三路数据在多路信号加法器进行统一求和，再输入到DAC。
5.根据权利要求1所述一种基于数字锁相环的全数字低电平系统，其特征在于：所述三路主体幅相控制分支每条分支各个框图相同，唯一的不同的是三路分支各自调谐NCO的频率不同：第一路调谐NCO的频率控制字为6f,第二路调谐NCO的频率控制字为4f,第三路调谐NCO的频率控制字为2f，其中，f为数字锁相环的输出频率。
6.根据权利要求1所述一种基于数字锁相环的全数字低电平系统，其特征在于：该数字锁相环从左到右包括ADC，两个乘法器、两个低通滤波器、鉴相器PD、环路滤波器LF；该ADC用于把基准信号采样并从模拟信号变成数字信号；该两个乘法器用于把ADC和NCO的输出相乘形成I、Q两路信号；该两个低通滤波器用于滤除两个乘法器输出的I、Q信号中的高频分量；该滤波后的I、Q信号输入到鉴相器PD，该鉴相器用于鉴别两路输入信号的相位差；该相位差为5.89MHz基准信号和锁相环本地NCO这两个信号的相位差；所述鉴相器PD的输出经过环路滤波器LF，LF的输出经过倍频后，作为三条主体幅相控制分支的调谐NCO的频率，实现对各个调谐NCO频率的动态调节。
7.根据权利要求5所述一种基于数字锁相环的全数字低电平系统，其特征在于：所述数字锁相环的输出频率f的计算方法为：
假设外部相位参考信号表示为：
x(t)＝Acos(ωrt)
锁相环本地NCO的输出表示为：
Figure FDA0002803165420000031
二者相乘的混频结果为：
Figure FDA0002803165420000032
经过低通滤波器后，该结果表示为：
Figure FDA0002803165420000033
经过鉴相器后，输出结果为：
φe(t)＝A/8sin[2(ωr-ω)t-2φ(t)]
当频差很小时，式(12)表示为：
φe(t)＝A/8[2(ωr-ω)t-2φ(t)]
上式表明，鉴相器的输出与相位参考信号和本振信号的相位差成正比例；
相位误差信号经过环路滤波器后，其输出结果如下：
Δf＝kpφe(t)+ki∫φe(t)
最终输入NCO的频率字为:
f＝f0+Δf。
8.根据权利要求7所述一种基于数字锁相环的全数字低电平系统，其特征在于：在计算得出所述数字锁相环的输出频率f后，通过进一步计算得出三个频率分量对应的调谐NCO的频率，计算方法如下：
Figure FDA0002803165420000041
当本地NCO锁定到外部相位参考信号后，满足上式的三个频率分量信号将自动锁定相位到外部相位参考信号。
CN201910828189.6A 2019-09-03 2019-09-03 一种基于数字锁相环的全数字低电平系统 Active CN110545102B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910828189.6A CN110545102B (zh) 2019-09-03 2019-09-03 一种基于数字锁相环的全数字低电平系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910828189.6A CN110545102B (zh) 2019-09-03 2019-09-03 一种基于数字锁相环的全数字低电平系统

Publications (2)

Publication Number Publication Date
CN110545102A CN110545102A (zh) 2019-12-06
CN110545102B true CN110545102B (zh) 2021-03-26

Family

ID=68712450

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910828189.6A Active CN110545102B (zh) 2019-09-03 2019-09-03 一种基于数字锁相环的全数字低电平系统

Country Status (1)

Country Link
CN (1) CN110545102B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112583360B (zh) * 2021-02-25 2021-05-04 成都市克莱微波科技有限公司 一种功放幅相一致性调试装置及方法
CN113260133B (zh) * 2021-04-21 2022-10-28 中国原子能科学研究院 一种用于bnct回旋加速器的低电平系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102045062A (zh) * 2011-01-27 2011-05-04 中山大学 一种基于Cordic算法的数字锁相环
CN104181577A (zh) * 2014-09-01 2014-12-03 中国科学技术大学 一种基于全数字化技术的束流位置和相位测量系统及方法
CN104301052A (zh) * 2014-10-20 2015-01-21 中国电子科技集团公司第四十一研究所 一种基于fpga的无缝采集及实时频谱监测的实现方法
CN104811143A (zh) * 2015-03-17 2015-07-29 华为技术有限公司 一种信号变频电路以及信号变频方法
EP3121709A1 (en) * 2015-07-24 2017-01-25 Universität Basel Algorithm for phase computation in lock-in technique

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9800292B2 (en) * 2014-12-10 2017-10-24 Pixart Imaging Inc Capacitive communication system and Bluetooth pairing method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102045062A (zh) * 2011-01-27 2011-05-04 中山大学 一种基于Cordic算法的数字锁相环
CN104181577A (zh) * 2014-09-01 2014-12-03 中国科学技术大学 一种基于全数字化技术的束流位置和相位测量系统及方法
CN104301052A (zh) * 2014-10-20 2015-01-21 中国电子科技集团公司第四十一研究所 一种基于fpga的无缝采集及实时频谱监测的实现方法
CN104811143A (zh) * 2015-03-17 2015-07-29 华为技术有限公司 一种信号变频电路以及信号变频方法
EP3121709A1 (en) * 2015-07-24 2017-01-25 Universität Basel Algorithm for phase computation in lock-in technique

Also Published As

Publication number Publication date
CN110545102A (zh) 2019-12-06

Similar Documents

Publication Publication Date Title
Kumm et al. An FPGA-based linear all-digital phase-locked loop
CN110545102B (zh) 一种基于数字锁相环的全数字低电平系统
CN110798212B (zh) 一种时域交织波形合成时序失配校准装置及方法
CA2617006C (en) Broadband low noise complex regenerative frequency dividers
Picardi et al. A simple and low-cost PLL structure for single-phase grid-connected inverters
Sumathi et al. Phase locking scheme based on look-up-table-assisted sliding discrete Fourier transform for low-frequency power and acoustic signals
Bertoluzzo et al. Design and experimentation of a single-phase PLL with novel OSG method
CN117081588A (zh) 一种宽带低相噪捷变频率合成器及其信号合成方法
CN112468148A (zh) 一种多采样率的低功耗微机械陀螺数字信号处理方法
CN110933006B (zh) 一种fm调制信号的并行数字合成方法及其电路
CN113162617B (zh) 一种低相噪x波段频率源及其调制方法
CN110708065B (zh) 一种时频信号数字化锁相与传递装置
CN114069656A (zh) 一种并网三相变换器电网电压锁相方法
Badillo et al. Pxie-based llrf architecture and versatile test bench for heavy ion linear acceleration
CN116700125B (zh) 一种重离子直线加速器数字低电平控制系统及方法
Matakas et al. Positive sequence tracking Phase Locked Loops: A unified graphical explanation
van Rooyen et al. A quadrature baseband approach to direct digital FM synthesis
Hui et al. Design of an rf power generator for microwave power transmission system
Kunjir et al. FRIB AND UEM LLRF CONTROLLER UPGRADE
US9112522B2 (en) Delta conversion analog to digital converter providing direct and quadrature output
RU214526U1 (ru) Гибридный синтезатор частот на основе быстродействующего цифроаналогового преобразователя в специальных режимах работы
Yin et al. Enhanced signal processing through FPGA-based digital downconversion via the CORDIC algorithm
Hassanzadegan et al. Analogue and Digital Low Level RF for the ALBA Synchro tron
CN102427365B (zh) 时钟变换与锁定方法及其电路
Yeh et al. Low level RF system development for the superconducting RF cavity in NSRRC

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant