KR101841169B1 - 다중-대역 발진기를 갖는 위상-고정 루프, 및 이를 교정하기 위한 방법 - Google Patents

다중-대역 발진기를 갖는 위상-고정 루프, 및 이를 교정하기 위한 방법 Download PDF

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Abstract

다중-대역 발진기와, 발진기에 대한 제어 입력을 저장하도록 구성된 메모리를 포함하는 위상-고정 루프(PLL). PLL은 교정 모드로 동작가능하고, 교정 모드에서 PLL은 발진기의 제 1 대역 상에서의 제 1 제어 입력 임계치에 응답하여 발진기에 의해 생성된 주파수에 대응하는 PLL에 대한 주파수 제어 워드(FCW)를 획득하도록 하고; 상기 제 1 대역에 인접한 발진기의 제 2 대역 상에서 상기 FCW에 대응하는 주파수를 생성하도록 하고; 발진기가 상기 FCW에 대응하는 상기 주파수를 생성하도록 하는 제 2 제어 입력을 식별하고, 상기 제 2 제어 입력을 메모리에 저장하도록 구성된다.

Description

다중-대역 발진기를 갖는 위상-고정 루프, 및 이를 교정하기 위한 방법{PHASE-LOCKED LOOP HAVING A MULTI-BAND OSCILLATOR AND METHOD FOR CALIBRATING SAME}
본 출원은 다중-대역 발진기와, 발진기를 위한 제어 입력을 저장하도록 구성된 메모리를 포함하는 위상-고정 루프(PLL)에 관한 것이다. 본 발명은 또한 다중-대역 발진기를 포함하는 PLL에 대한 주파수 교정 방법에 관한 것이다.
본 출원의 실시예들은 주파수 램프 신호를 생성하기 위한 주파수 램프 생성기와 상기 주파수 램프 신호를 송신 및 수신하기 위한 트랜시버를 포함하는 주파수 변조 연속파(FMCW) 레이더 디바이스의 정황에서 특정 관련을 갖는다.
위상-고정 루프들(PLLs)은 무선 통신 및 레이더와 같은 다양한 응용들에 사용된 집적 회로들의 기본 빌딩 블록이다. 예를 들어, 레이더 응용들에서, PLL은 고주파수 램프들에 의해 변조될 수 있는 출력 캐리어 주파수를 합성하거나 생성하는데 사용된다.
오랫동안 잘 알려진 PLL은 전압 제어 발진기(VCO)를 갖는 충전-펌프 PLL이다. 하지만, 그러한 충전-펌프 PLL과 연관된 다수의 제한들은, 충전-펌프 PLL이 일반적으로 비교적 큰 외부 아날로그 필터를 포함하고, 잡음 디지털 회로들로부터 VCO 튜닝 전압과 같은 민감 아날로그 노드들로의 고유한 결합이 존재하고 구현들이 일반적으로 충전 펌프 및 VCO 튜닝 포트들에 대한 제한된 헤드룸을 갖는다는 점을 포함한다. 다른 결점들은 프로세스, 전압, 온도(PVT) 변동들 및 어려움과, 이에 따라 충전-펌프 PLL의 테스트 비용으로 인해 루프 다이나믹스에서의 변동을 포함한다. 더욱이, 특정 유형들의 집적 회로들이 더 미세한-라인 CMOS 및 충전-펌프 PLL이 제공하는데 실패한 더 많은 디지털 기능으로 이주하는 경향이 존재한다.
디지털 PLL은 디지털-위상 검출기, 필터 및 디지털 제어 발진기를 포함하는 종래 기술에 알려져 있고, VCO를 포함하는 충전-펌프 PLL들과 연관된 전술한 여러 결점들에 대한 해법을 제공한다. 이전의 디지털 PLL은 비교적 광범위한 튜닝 범위 및 비교적 미세한 주파수 해상도를 달성하였다. 하지만, 발진기의 다중 대역들을 스패닝하는 주파수 램프들을 생성하는데 사용될 때, 이들은 느리고 메모리 소모적인 교정 알고리즘들을 요구하였다. 그러므로, 새로운 PLL들, 특히 광대역 및 큰 선형 주파수 램프를 제공하도록 구성된 PLL들에 대한 필요성이 계속해서 존재한다.
이들 및/또는 다른 문제들을 다루기 위해, 다중-대역 발진기 및 발진기를 위한 제어 입력을 저장하도록 구성된 메모리를 포함하는 위상-고정 루프가 본 가르침의 하나의 양상에 따라 제공된다. 본 가르침에 의한 PLL은, PLL이 발진기의 제 1 대역 상의 제 1 제어 입력 임계치에 응답하여 발진기에 의해 생성된 주파수에 대응하는 PLL에 대한 주파수 제어 워드(FCW)를 획득하도록 구성되는 교정 모드로 동작가능하다. 교정 모드에서, PLL은 상기 제 1 대역에 인접한 발진기의 제 2 대역 상에서 상기 FCW에 대응하는 주파수를 생성하도록 추가로 동작가능하다. 교정 모드에서, PLL은, 발진기가 상기 FCW에 대응하는 상기 주파수를 생성하도록 하는 제 2 제어 입력을 식별하고, 상기 제 2 제어 입력을 메모리에 저장하도록 추가로 구성된다.
하나의 양상에서, 본 가르침의 PLL은 PLL의 정상 동작 모드에서 거친(coarse) 제어 입력 및 미세(fine) 제어 입력을 갖는 상기 발진기를 제공하도록 구성된 필터를 더 포함한다.
하나의 양상에서, 필터는 PLL의 상기 교정 모드에서 상기 FCW를 획득하기 위해 PLL의 입력에 연결되도록 추가로 구성된다.
하나의 양상에서, 제 1 제어 입력 임계치는 상기 발진기의 미세 제어 입력이다.
하나의 양상에서, 획득, 생성, 식별 및 저장은 발진기의 각 대역에 대해 연속적으로 수행된다.
하나의 양상에서, FCW의 상기 획득 이전에, PLL은 제어 입력을 상기 제 1 제어 입력 임계치로 설정하도록 추가로 구성된다.
하나의 양상에서, 발진기의 각 대역에 대해, PLL은 발진기의 다른 인접한 대역 상에서 상기 FCW를 생성하는 추가 제어 입력을 상기 테이블에 저장하도록 추가로 구성된다.
하나의 양상에서, 본 가르침의 PLL은 디지털 PLL이다. 그러한 양상에서, PLL의 발진기는 거친 디지털 제어 입력 및 미세 디지털 제어 입력을 수신하도록 구성된 디지털 제어 발진기(DCO)일 수 있고, 제 1 제어 입력 임계치는 미세 디지털 제어 입력이다. 디지털 PLL의 정황에서, 필터는 디지털 필터일 수 있다.
본 가르침의 정황 내에서 디지털 PLL을 포함할 수 있는 그러한 PLL은 주파수 램프 신호를 생성하기 위한 주파수 램프 생성기와 상기 주파수 램프 신호를 송신 및 수신하기 위한 트랜시버를 포함하는 주파수 변조 연속파(FMCW) 레이더 디바이스에 특히 유리하게 이용될 수 있다.
이들 및 다른 특징들은 본 가르침의 이해를 당업자에게 제공하지만, 결코 제한하도록 의도되지 않는 다음의 도면들을 참조하여 더 잘 이해될 것이다.
본 출원은 이제 첨부 도면을 참조하여 설명될 것이다.
도 1은 실시예에 따른 디지털 PLL 회로를 도시한 블록 구조 개략도.
도 2는 실시예에 따라 교정 모드에서의 도 1의 디지털 PLL 회로를 도시한 블록 구조 개략도.
도 3은 실시예에 따른 교정 방법의 도면.
도 4는 실시예에 따라 PLL 회로에서의 발진기 미세 제어 입력의 함수로서 다중 대역 발진기 출력 주파수의 플롯을 도시한 도면.
도 5는 실시예에 따라 PLL 회로에서의 발진기 미세 제어 입력의 함수로서 다중 대역 발진기 출력 주파수의 플롯을 도시한 도면.
도 6은 실시예에 따른 다른 교정 방법을 도시한 도면.
도 7은 다른 실시예에 따른 디지털 PLL 회로를 도시한 블록 구조 개략도.
도 8은 교정 모드에서 도 7의 디지털 PLL 회로를 도시한 블록 구조 개략도.
도 9는 또 다른 실시예에 따른 PLL 회로를 도시한 블록 구조 개략도.
도 10은 교정 모드에서 도 9의 PLL 회로를 도시한 블록 구조 개략도.
도 11은 실시예에 따른 FMCW 레이더 디바이스를 도시한 개략도.
도 12는 실시예에 따른 디지털 PLL 회로에 의해 생성된 주파수 램프를 도시한 도면.
일반적으로, 본 가르침에 따라 제공된 위상-고정 루프는 다중-대역 발진기와, 발진기를 위한 제어 입력을 저장하도록 구성된 메모리를 포함한다. 그러한 PLL은, PLL이 발진기의 제 1 대역 상에서의 제 1 제어 입력 임계치에 응답하여 발진기에 의해 생성된 주파수에 대응하는 PLL에 대한 주파수 제어 워드(FCW)를 획득하고, 상기 제 1 대역에 인접한 발진기에 대한 제 2 대역 상에서 상기 FCW에 대응하는 주파수를 생성하도록 구성되는 교정 모드로 동작가능하다. 그러한 PLL은, 발진기가 상기 FCW에 대응하는 상기 주파수를 생성하도록 하고 상기 제 2 제어 입력을 메모리에 저장하도록 하는 제 2 제어 입력을 식별하기 위해 교정 모드로 추가로 구성된다.
그러한 PLL은 주파수 램프 신호를 생성하기 위한 주파수 램프 생성기와 상기 주파수 램프 신호를 송신 및 수신하기 위한 트랜시버를 포함하는 주파수 변조 연속파(FMCW) 레이더 디바이스에서 특히 유리하게 이용될 수 있다.
본 가르침의 PLL은 비교적 큰 선형 주파수 램프의 생성을 초래하는 주파수 교정을 통해 종래 기술의 문제들을 해결할 수 있다.
인접한 발진기 대역들 사이의 교차점들에서의 주파수 차이들은 통상적으로 생성된 램프에서의 비-선형성을 초래하지만, 여기서 다중-대역 발진기의 제어 입력을 조정함으로써 정정된다. 제어 입력의 조정을 허용하기 위해, 다중-대역 발진기에서의 대역들 사이의 등가 주파수의 교차점들 또는 점들에서의 발진기 출력의 주파수 값은 발견되고, 본 가르침에 따른 PLL을 이용하여, 인접한 발진기 대역 교차점들에서 발진기 출력 주파수를 효율적으로 발견하는 것이 가능하다.
유리하게, 본 가르침에 따른 PLL은 비교적 빠르고 강력하고 정밀한 방식으로 다중-대역 발진기에서의 대역들 사이의 교차점들을 계산하고 저장할 수 있는 가능성을 제공한다. 본 가르침에 의해, 주파수 램프 생성에서의 선형성을 개선하기 위해 교차점들을 이용하는 것이 가능하다. 따라서, 주파수 생성에서의 선형성은 개선될 수 있고, 대역 전이들에서의 램프 선형성은 각 대역 내부만큼 양호할 수 있고, 이것은 특히 자동 레이더들에서의 램프 생성에 대한 큰 장점이다.
특히, 제어 값들이 교정 모드에서 발견될 때까지 지점간 검색을 행하는 것 대신에, 본 가르침에 의한 PLL은, 발진기의 미리 결정된 제 1 제어 입력에 대해, PLL 루프가 주파수 제어 워드에 걸쳐 로킹(locks)하도록 구성될 수 있다. 인접한 대역들의 각 쌍에 대해 동일한 주파수를 생성하는 발진기 제어 입력들은 룩업 테이블에 저장된다. 그 결과, 본 가르침에 따라, 램프가 생성될 때, 2개의 인접한 대역들 사이의 전이가 존재하고, 전류 발진기 제어 입력은 전이를 선형화하기 위해 다음의 대역의 등가 저장된 값으로 교체된다. 따라서, 본 가르침에 따라, 교정 이후의 PLL의 출력은, 발진기 대역들이 교차될 때 상당한 주파수 불연속성 없이 전체 발진기 튜닝 범위에 걸쳐 유리하게 스윕(sweep)할 수 있다.
유리하게, 본 가르침에 따라 제공된 PLL은 낮은 복잡도의 교정 회로를 갖고, 대역당 단일 제어 입력의 메모리 저장 능력만을 갖는 메모리를 포함할 수 있다. 더욱이, 교정은 즉각적인(on-the-fly) 교정이 온도 및 전압 변동들을 보상하도록 하는데 충분히 빠를 수 있다.
유리하게, 본 가르침에 따라 제공된 PLL은 디지털 PLL이다. 그러한 구성에서, 발진기는 또한 유리하게 디지털 제어 발진기(DCO)일 수 있다. DCO를 갖는 디지털 PLL의 이러한 특정 경우에, DCO에 대한 제어 입력들은 메모리에 직접 저장될 수 있는 디지털 워드들(words)이고, 디지털 PLL에 대한 FCW와 DCO에 대한 디지털 제어 입력들의 획득은 더 간단하다. 그러한 디지털 PLL은 디지털 제어와 주파수 교정의 조합에 의해 종래 기술의 구현들과 연관된 문제들을 해결할 수 있고, 이것은 또한 비교적 큰 선형 주파수 램프의 생성을 초래한다.
본 가르침에 따라, 다중-대역 발진기를 포함하는 위상-고정 루프에 대한 주파수 교정 방법이 또한 제공되고, 방법은 발진기에 대한 적어도 하나의 제어 입력을 저장하기 위해 PLL의 메모리에서의 룩업 테이블을 제공하는 단계; 발진기의 제 1 대역 상에서의 제 1 제어 입력 임계치에 응답하여 발진기에 의해 생성된 주파수에 대응하는 PLL에 대한 주파수 제어 워드(FCW)를 획득하는 단계; 상기 제 1 대역에 인접한 발진기의 제 2 대역 상에서 상기 FCW에 대응하는 주파수를 생성하는 단계; 발진기가 상기 FCW에 대응하는 상기 주파수를 생성하도록 하는 제 2 제어 입력을 식별하는 단계, 및 상기 제 2 제어 입력을 상기 룩업 테이블에 저장하는 단계를 포함한다.
하나의 양상에서, 본 가르침에 따른 주파수 교정 방법은 상기 FCW를 획득하기 위해 PLL의 입력을 PLL의 필터의 출력과 연결시키는 단계를 포함한다.
하나의 양상에서, 발진기는 거친 제어 입력 및 미세 제어 입력을 수신하도록 구성되고, 제 1 제어 입력 임계치는 미세 제어 입력이다.
하나의 양상에서, 주파수 교정 방법은 FCW의 상기 획득 이전에 제어 입력을 상기 제 1 제어 입력 임계치로 설정하는 단계를 포함한다.
하나의 양상에서, 획득, 생성, 식별 및 저장은 발진기의 각 대역에 대해 연속적으로 수행된다.
하나의 양상에서, 본 가르침에 따른 주파수 교정 방법은 발진기의 각 대역에 대해, 발진기의 다른 인접한 대역 상에서 상기 FCW를 생성하는 추가 제어 입력을 상기 테이블에 저장하는 단계를 더 포함한다.
본 가르침에 따라 제공된 주파수 교정 방법은 유리하게 디지털 제어 발진기를 갖는 디지털 PLL을 통해 구현될 수 있다.
PLL 또는 디지털 PLL은 유리하게 주파수 램프 신호를 생성하기 위한 주파수 램프 생성기와, 상기 주파수 램프 신호를 송신 및 수신하기 위한 트랜시버를 포함하는 주파수 변조 연속파(FMCW) 레이더 디바이스의 정황에서 이용될 수 있다. 밀리미터-파(mm-파) 주파수 방식으로 동작하는 주파수-변조 연속파(FMCW) 레이더들은 고해상도에서 물체들의 속도 및 위치를 검출하기 위해 많은 응용들에서 사용된다. 레이더 해상도는 송신된 파의 주파수와 램프 신호의 선형성에 직접 의존한다. 광대역 및 큰 선형 주파수 램프들을 갖는 레이더 시스템들은 이에 따라 정밀한 범위 정보를 제공할 수 있다.
일례로, 1 GHz 대역폭을 갖는 77 GHz 시스템들은 수백 미터의 거리에서의 원거리 검출에 대해, 그리고 단거리의 고해상도 레이더 시스템들에 대해 모두 사용될 수 있다. 그러므로, GHz 범위에서 동작하는 FMCW 레이더는, 첨단 운전자 지원 시스템들(ADAS)이 널리 보급되고 있고 곧 가장 큰 안전 등급을 달성하기 위한 요건일 수 있는 자동차 응용들에 대해 매우 적합하다.
레이더 신호를 생성하는데 사용된 VCO를 갖는 PLL의 성능 입력은 일반적으로 비선형이다. 그러므로, VCO에 대한 제어 전압이 원하는 선형 변조 램프 출력 경사를 생성하는 것을 보장하기 위해 특별한 노력이 취해져야 한다. 본 가르침에 의한 다중 대역 발진기를 갖는 PLL 또는 디지털 PLL은 그러한 정황에서 특정한 유리한 응용을 갖는다.
본 가르침에 따라, 또한 주파수 램프 신호를 생성하기 위한 주파수 램프 생성기와, 상기 주파수 램프 신호를 송신 및 수신하기 위한 트랜시버를 포함하는 주파수 변조 연속파(FMCW) 레이더 디바이스가 제공되고, PLL을 갖는 주파수 램프 생성기는 다중-대역 제어 발진기, 및 발진기에 대한 제어 입력을 저장하도록 구성된 메모리를 포함하고, PLL은, PLL이 발진기의 제 1 대역 상에서의 제 1 제어 입력 임계치에 응답하여 발진기에 의해 생성된 주파수에 대응하는 PLL에 대해, 주파수 제어 워드를 획득하고; 상기 제 1 대역에 인접한 발진기의 제 2 대역 상에서의 상기 FCW에 대응하는 주파수를 생성하고; 발진기가 상기 FCW에 대응하는 상기 주파수를 생성하도록 하는 제 2 제어 입력을 식별하고 상기 제 2 제어 입력을 메모리에 저장하도록 구성되는 교정 모드로 동작가능하다.
PLL은 PLL의 정상 동작에서 거친 제어 입력 및 미세 제어 입력을 상기 발진기에 제공하도록 구성된 필터를 더 포함할 수 있다.
하나의 양상에서, 필터는 PLL의 상기 교정 모드에서 상기 FCW를 획득하기 위해 PLL의 입력에 연결되도록 추가로 구성된다.
하나의 양상에서, 제 1 제어 입력 임계치는 상기 발진기의 미세 제어 입력이다.
하나의 양상에서, 획득, 생성, 식별 및 저장은 발진기의 각 대역에 대해 연속적으로 수행된다.
하나의 양상에서, FCW의 상기 획득 이전에, PLL은 발진기의 제어 입력을 상기 제 1 제어 입력 임계치로 설정하도록 추가로 구성된다.
또 다른 양상에서, 발진기의 각 대역에 대해, PLL은 발진기의 다른 인접한 대역 상에서 상기 FCW를 생성하는 추가 제어 입력을 상기 테이블에 저장하도록 추가로 구성된다.
유리하게, 다른 양상에서, PLL은 디지털 PLL이고, 발진기는 거친 디지털 제어 입력 및 미세 디지털 제어 입력을 수신하도록 구성된 디지털 제어 발진기(DCO)이고, 제 1 디지털 제어 입력 임계치는 미세 디지털 제어 입력이다.
따라서, 본 가르침은 또한 주파수 램프 신호를 생성하기 위한 주파수 램프 생성기와, 상기 주파수 램프 신호를 송신 및 수신하기 위한 트랜시버와, 전술한 PLL 또는 디지털 PLL을 포함하는 주파수 변조 연속파(FMCW) 레이더 디바이스를 포함하는 차량을 제공하도록 연장한다.
디지털 PLL들이 일반적으로 본 가르침의 방법을 수행하도록 하는 다양한 회로 구조들을 가질 수 있고, 디지털 PLL들의 2가지 예들은 E. Temporiti, C. Wu, D. Baldi, R. Tonietto, 및 F. Svelto의 2009년 3월, IEEE JSSC, “A 3 GHz fractional all-digital PLL with a 1.8 MHz bandwidth implementing spur reduction techniques”에 기재되어 있다.
도 1은 본 가르침에 따른 예시적인 디지털 PLL(1)의 블록 구조 개략도를 도시하고, 이것은 전형적으로 부딪히는 많은 램프 비선형성 효과를 해결한다.
도 1에 도시된 바와 같이, 디지털 PLL(1) 회로는 일반적으로 다중-대역 디지털 제어 발진기(DCO)(2)와, DCO에 대한 디지털 제어 입력(4)을 저장하도록 구성된 메모리(3)를 포함한다.
다중-대역 발진기는 일반적으로 발진기에 의해 생성된 출력 신호의 주파수 대역을 결정하는 적어도 하나의 입력을 포함한다. 다중-대역 발진기는 일반적으로 동작 파라미터의 각 파라미터 값들에 응답하여 주파수 범위들 내에서 조정가능한 주파수를 갖는 출력 신호를 생성하도록 구성된다. 출력 신호 주파수는 일반적으로 미리 결정된 제어 범위 내에서 입력 제어 신호에 응답하여 각 주파수 범위 내에서 생성된다. 다중-대역 디지털 제어 발진기의 일례는 W. Wu, X. Bai, R. B. Staszewski 및 J. R. Long의, 2013년 IEEE 무선 주파수 집적 회로 심포지엄 회보, pp 107-1102013의 "A mm-wave FMCW radar transmitter based on a multirate ADPLL"에 기재되어 있다.
더 구체적으로, 도 1에서 알 수 있듯이, 디지털 PLL(1) 회로는 기준 주파수 클록(CKR)(7)의 모든 상승 에지를 갖는 디지털 PLL(1) 회로의 입력(6)에서 주파수 명령 워드(FCW)을 축적하도록 구성된 위상 축적기(5)를 더 포함한다. 이러한 방식으로, 기준 위상 신호(8)를 생성하는 것이 가능하다. 기준 위상 신호(8)와 피드백 신호(10) 사이의 주파수 차이 및 위상 차이를 검출하기 위한 위상 주파수 검출기(PD)(9)는 이를 통해 디지털 위상 에러 신호(11)를 생성하기 위해 제공될 수 있다. 회로는 디지털 위상 에러 신호(11)에 따라 DCO(2)로의 디지털 제어 입력(13, 14)을 생성하기 위한 디지털 필터 루프(12)를 더 포함할 수 있다. DCO(2)는 디지털 필터(12)에 결합되고, 디지털 제어 입력(4A, 13, 14)에 응답하여 DCO 출력 신호(15)를 생성하도록 구성된다. 유리하게, DCO(2)는 다중-대역 온-칩 DCO, 예를 들어, 디지털 회전 이동-파 발진기(RTWO)일 수 있다.
디지털 PLL(1) 회로는 축적기(16B)와, DCO(2)로부터의 출력 신호(17)의 상승 에지들의 수를 계수함으로써 피드백 신호(10)를 생성하기 위한 래치(16A)를 포함하는 위상 축적기와; 기준 위상 신호(8)로부터 피드백 신호(10)로 감산된 분수 정정 신호{ε[k]}를 DCO 출력 신호들(19)로부터 결정하도록 구성된 시간-디지털 변환기(TDC)(18)를 더 포함할 수 있다.
더 특히, 본 가르침에 따라, 디지털 PLL(1)의 정상 동작에서, 디지털 위상 에러 신호(11)는 이후에 더 구체적으로 기재되는 바와 같이, DCO(2)가 원하는 주파수로 튜닝하도록 하는 거친 디지털 제어 입력(13) 및 미세 디지털 제어 입력(14)을 생성하기 위해 디지털 루프 필터(12)에 의해 디지털 방식으로 필터링된다.
도 2는, 디지털 PLL의 입력(6)이 정상 동작 모드 동안 제공된 FCW를 대체하기 위해 루프(20)를 통해 디지털 필터(12)의 미세 출력(14)과 연결되도록 스위칭되는 교정 모드 동안 본 가르침에 따른 디지털 PLL(1)을 도시한다.
본 가르침에 따른 디지털 PLL(1)의 교정 알고리즘은 이제 도 3 및 도 4를 참조하여 더 구체적으로 기재될 것이다.
디지털 제어 입력의 조정을 허용하기 위해, 디지털 PLL(1)의 교정 알고리즘은 교차점들에서 DCO 출력 주파수 값을 먼저 발견하도록 구성된다. 거친 디지털 제어 입력(13)의 제 1 값(n), 즉 예를 들어 도 4에 도시된 바와 같이 DCO(2)의 제 1 대역(n)에 대해, DCO 미세 디지털 제어 입력(14)은 먼저 동작(30)에서 상부 미리 결정된 제 1 디지털 제어 입력 임계치로 설정된다. 디지털 PLL(1)은 이 후 도 2에 도시된 바와 같이 루프(20)를 통해 디지털 필터(12)를 디지털 PLL 입력(6)에 연결함으로써 동작(31)에서 재구성되어, 그러한 DCO 대역(n)에 대한 상부 미리 결정된 제 1 디지털 제어 입력 임계치를 가지고 디지털 PLL 루프를 로킹하는 FCWn을 동작(32)에서 획득한다. 즉, 획득된 FCWn은 DCO(2)의 대역(n) 상에서의 상부 미리 결정된 디지털 제어 입력 임계치에 응답하여 DCO(2)에 의해 생성된 주파수에 대응한다.
FCWn이 DCO(2)의 제 1 대역(n)에 대해 획득된 후에, 디지털 PLL(1)은 도 1에 도시된 바와 같이, 즉 디지털 필터(12)가 디지털 PLL 입력(6)에 연결되지 않고도, 동작(33)에서 정상 동작으로 다시 설정된다. DCO 대역은 거친 디지털 제어 입력(13)의 값을 조정함으로써 동작(34)에서 상부 제 2 대역(n+1)으로 증분되고, 디지털 PLL(1)로의 주파수 입력(FCW)은 동작(35)에서 이전에 획득된 값(FCWn)으로 고정되어, 디지털 PLL(1)이 DCO(2) 미세 n+1의 대응하는 미세 디지털 제어 입력(14)에 로킹하도록 한다. 디지털 제어 입력(미세 n+1)은 대응하는 DCO 대역과 연관하는 디지털 PLL(1)의 메모리(3)의 룩업 테이블(3A)에 동작(36)에서 저장된다. FCWn의 획득 및 미세 디지털 제어 입력(미세 n+1)의 저장은 DCO(2)의 각 대역에 대해 연속적으로 수행되어, 이를 통해 디지털 PLL(1)의 전체 주파수 범위를 커버한다.
그러므로, 도 4에서 더 잘 알 수 있듯이, 대역(n)에서의 상부 제 1 디지털 제어 입력 임계치는 인접 대역(n+1)에서의 디지털 제어 입력(미세 n+1)과 동일한 주파수를 생성한다. 즉, 디지털 제어 입력(미세 n+1)은, DCO(2)가 대역(n)에 인접한 DCO의 대역(n+1) 상에서 FCWn에 대응하는 주파수를 생성하도록 한다. FCWn은 2개의 인접한 DCO 대역들(n 및 n+1) 사이의 교차점의 주파수에 대응한다.
유리하게, 제 1 디지털 제어 입력 임계치가 단일 고정된 프로그래밍가능 값이기 때문에, DCO(2)의 각 대역당 하나의 미세 디지털 제어 입력(미세 n+1)이 저장되어, 본 가르침의 디지털 PLL(1)의 교정을 수행하기 위해 메모리의 양을 감소한다.
본 가르침의 디지털 PLL(1)의 정상 동작 모드에서, 교정 모드 동안 획득된 미세 디지털 제어 입력(미세 n+1)은 대역 전이들에서 DCO(2)의 미세 디지털 제어 입력(14)을 조정하는데 사용되므로, 선형 램프를 생성하고, 이것은 주파수가 시간에 따라 선형으로 증가하거나 감소하는 신호이다.
램프 신호를 생성하는 디지털 PLL(1)의 정상 동작에서, DCO 대역(n)에 대응하는 거친 디지털 제어 입력(13)의 값에 대해, 현재 미세 디지털 제어 입력(14)이 제 1 디지털 제어 입력 임계치보다 더 높으면, 현재 미세 디지털 제어 입력(14)은 제 1 디지털 제어 입력 임계치와 메모리 저장 미세 디지털 제어 입력(미세 n+1) 사이의 차이만큼 감소되고, 거친 디지털 제어 입력(13)은 상부 인접 DCO 대역(n+1)에 대응하는 n+1로 1만큼 증가된다. 따라서, 대역(n)에서의 제 1 디지털 제어 입력 임계치가 인접 대역(n+1)에서의 디지털 제어 입력(미세 n+1)와 동일한 주파수를 생성할 때, 램프의 주파수에서의 연속성은 DCO의 대역을 변화시킬 때 보장된다.
다른 한 편으로, DCO 대역(n+1)에 대응하는 거친 디지털 제어 입력(13)의 값(n+1)에 대해, 현재 미세 디지털 제어 입력(14)이 메모리(3)에 저장된 미세 디지털 제어 입력(미세 n+1)보다 낮으면, 현재 미세 디지털 제어 입력(14)은 제 1 디지털 제어 입력 임계치와 메모리 저장 미세 디지털 제어 입력(미세 n+1) 사이의 차이만큼 증가될 것이고, 거친 디지털 제어 입력(13)은 하부 인접 DCO 대역(n)에 대응하는 n으로 1만큼 감소된다. 이전과 같이, 램프의 주파수에서의 연속성은 DCO의 대역을 변화시킬 때 보장될 수 있다.
미세 디지털 제어 입력(미세 n+1)이 각 DCO 대역에 대해 저장되는 구현들에서, 주파수 생성을 위한 몇몇 범위는 미세 디지털 제어 입력(14)이 일반적으로 제 1 디지털 제어 입력 임계치를 초과하지 않기 때문에 손실된다는 것이 인식될 것이다. 이러한 범위는 상부 및 하부 대역들 모두에 대해 미세 디지털 제어 입력을 계산 및 저장함으로써 동일한 원리를 이용하여 증가될 수 있어서, 이를 통해 메모리 소비 및 교정 시간 모두를 2배로 한다. 그러한 목적을 위해, FCWn을 획득하고 미세 디지털 제어 입력을 저장하는 프로세스는 각 대역 상에서, 본 명세서에서 전술한 바와 같이 상부 디지털 제어 입력 임계치와 대조적으로 하부 디지털 제어 입력 임계치를 설정함으로써 반복될 수 있고, 후속하여 하부 대역으로의 변화는 이러한 하부 대역에서 동일한 주파수를 생성하는 미세 디지털 제어 입력을 획득한다.
더 구체적으로, DCO(2)의 각 대역에 대해, DCO 미세 디지털 제어 입력(14)은 도 5에 도시된 바와 같이, 이에 따라 동작(30)에서 하부 미리 결정된 제 1 디지털 제어 입력 임계치로 설정된다. 디지털 PLL(1)은 그러한 DCO 대역(n)에 대한 하부 미리 결정된 제 1 디지털 제어 입력 임계치를 가지고 디지털 PLL 루프를 로킹하는 FCWn을 동작(32)에서 획득하도록 루프(20)를 통해 디지털 필터(12)를 디지털 PLL 입력(6)에 연결함으로써 동작(31)에서 재구성된다. 그 후에, 디지털 PLL(1)은 동작(33)에서 정상 동작으로 다시 설정되고, DCO 대역은 거친 디지털 제어 입력(13)의 값을 조정함으로써 동작(34)에서 하부 제 2 대역(n-1)으로 감축되고, 디지털 PLL(1)로의 주파수 입력(FCW)은 동작(35)에서 이전에 획득된 값(FCWn)으로 고정되어, 디지털 PLL(1)이 DCO(2 미세 n-1)의 대응하는 미세 디지털 제어 입력(14)으로 로킹하도록 한다. 디지털 제어 입력(미세 n-1)은 디지털 PLL(1)의 메모리(3)의 룩업 테이블(3A)에 동작(36)에서 저장된다. FCWn의 획득 및 미세 디지털 제어 입력(미세 n-1)의 저장은 DCO(2)의 각 대역에 대해 연속적으로 수행되어, 디지털 PLL(1)의 전체 주파수 범위를 커버한다. 그러므로, 도 5에 도시된 바와 같이, 대역(n)에서의 하부 제 1 디지털 제어 입력 임계치는 상부 제 1 디지털 제어 입력 임계치에 관해 위에서 설명된 것과 대응하는 방식으로 인접 대역(n-1)에서 디지털 제어 입력(미세 n-1)과 동일한 주파수를 생성한다. 디지털 제어 입력(미세 n-1)은 DCO(2)가 대역(n)에 인접한 DCO의 대역(n-1) 상에서 FCWn에 대응하는 주파수를 생성하도록 한다. FCWn은 2개의 인접 DCO 대역들(n 및 n-1) 사이의 교차점의 주파수에 대응한다.
본 가르침의 디지털 PLL(1)의 다른 교정 모드에서, PVT에 걸친 교정이 제공될 수 있다. PVT 대역들에 걸친 교정은 이전에 기재된 거친 대역 교정과 유사하다. PVT 교정에 대해, 제 1 거친 대역 임계치가 설정되고, 미세 제어는 일정하게 유지되는 한편, FCWn은 이전에 기재된 재구성된 디지털 PLL 교정 모드로 획득된다. 그런 후에, 디지털 PLL(1)은 정상 동작 모드로 다시 설정되고, PVT 대역은 증분되거나 감축된다. FCW는 저장되는 제 2 거친 대역 값을 획득하도록 FCWn으로 설정된다. 이 경우에, 제 1 PVT 대역에서의 제 1 거친 대역 값은 제 2 PVT 대역에서의 제 2 거친 값과 동일한 주파수를 생성한다.
도 6은 본 가르침에 의한 PLL의 PVT에 걸친 교정 방법을 도시한다. PVT 교정은 이전에 기재된 디지털 PLL(1)을 참조하여 기재될 것이지만, PVT 교정 방법이 본 가르침에 의해 다른 PLL들에 유사하게 적용된다는 것이 인식될 것이다. DCO(2)의 각 PVT 대역에 대해, DCO 거친 디지털 제어 입력(14)은 동작(600)에서 미리 결정된 제 1 디지털 제어 입력 임계치로 설정된다. 디지털 PLL(1)은 DCO(2)의 그러한 PVT 대역(m)에 대한 미리 결정된 제 1 디지털 제어 입력 임계치를 가지고 디지털 PLL 루프를 로킹하는 FCWm을 동작(602)에서 획득하도록 루프(20)를 통해 디지털 필터(12)를 디지털 PLL 입력(6)에 연결함으로써 동작(601)에서 재구성된다. 그 후에, 디지털 PLL(1)은 동작(603)에서 정상 구성으로 다시 설정되고, DCO(2)의 PVT 대역은 동작(604)에서 하부 제 2 대역(m-1)으로 감축된다. DCO(2)의 PVT 대역이 이러한 스테이지에서 동작(604)에서 상부 제 2 대역(m+1)으로 증분될 수 있다. 디지털 PLL(1)로의 주파수 입력(FCW)은 동작(605)에서 이전에 획득된 값(FCWm)에 고정되어, 디지털 PLL(1)이 디지털 PLL(1)의 메모리(3)의 룩업 테이블(3A)에 동작(606)에서 저장되는 DCO(2)의 대응하는 거친 디지털 제어 입력으로 로킹하도록 한다. FCWm의 획득 및 거친 디지털 제어 입력의 저장은 DCO(2)의 각 PVT 대역(m)에 대해 연속적으로 수행되어, 상부 및 하부 제 1 디지털 제어 입력 임계치에 관해 위에서 설명된 것에 대응하는 방식으로 디지털 PLL(1)의 전체 PVT 범위를 커버한다. 이러한 PVT 교정 동안, 미세 제어 입력은 일정한 값으로 설정된다.
도 7은 본 가르침에 따른 다른 예시적인 디지털 PLL(41) 회로의 블록 구조 개략도를 도시하고, 이것은 또한 전형적으로 부딪히는 많은 램프 비선형성 효과들을 해결한다.
도 7 상에 도시된 바와 같이, 디지털 PLL(41) 회로는 일반적으로 다중-대역 디지털 제어 발진기(DCO)(42)와, DCO에 대한 디지털 제어 입력(44A)을 저장하도록 구성된 메모리(43)를 포함한다.
도 7 상에서 알 수 있듯이, 디지털 PLL(41) 회로는 시그마-델타 변조기(47)에서 이전에 처리된 디지털 PLL(41) 회로의 입력(46a)에서 주파수 명령 워드(FCWf)를 축적하고, 축적된 신호를 주파수 분리기(48)에 제공하도록 구성된 위상 축적기(45)를 더 포함한다. 주파수 분리기(48)는 DCO(42)로부터 출력 신호(50B)를 분리함으로써 위상 주파수 검출기(PD/TDC)(49)에 대한 위상 신호(50A)를 추가로 생성할 수 있다.
위상 주파수 검출기(49)는 기준 위상 신호(50A)와 입력 아날로그 주파수 기준(fref)(46B) 사이의 주파수 차이 및 위상 차이를 검출하도록 구성되어, 이를 통해 디지털 위상 에러 신호(51)를 생성한다. 회로는 디지털 위상 에러 신호(51)에 따라 DCO(42)로의 디지털 미세 및 거친 제어 입력(53, 54)을 생성하기 위한 디지털 저역 통과 필터(LPF)(52)를 더 포함할 수 있다. DCO(42)는 필터(52)에 결합되고, 제어 입력(53, 54)에 응답하여 주파수(fout)의 DCO 입력 신호(55)를 생성하도록 구성된다.
본 가르침의 디지털 PLL(41)의 정상 동작에서, 디지털 위상 에러 신호(51)는 도 1의 디지털 PLL(1)에 대해 초기에 기재된 것과 유사한 방식으로, DCO(42)를 원하는 주파수로 튜닝하도록 하는 거친 디지털 제어 입력(53) 및 미세 디지털 제어 입력(54)을 생성하기 위해 디지털 루프 필터(52)에 의해 디지털 방식으로 필터링된다.
도 8은, 디지털 PLL(41)의 입력(46A)이 정상 동작 모드 동안 제공된 FCWf를 대체하기 위해 루프(56)를 통해 디지털 필터(52)의 미세 출력(54)에 연결되도록 스위칭되는 교정 모드 동안 본 가르침에 따라 도 7의 디지털 PLL(41)을 도시한다.
당업자에 의해 이해되는 바와 같이, 본 가르침에 따른 디지털 PLL(41)의 교정 알고리즘은 도 3 및 도 4를 참조하여 본 명세서에서 위에 기재된 디지털 PLL(1)의 교정 알고리즘과 유사한 방식으로 수행될 수 있다. 본 가르침에 의한 디지털 PLL(41)의 동작 모드가 본 가르침에 의한 디지털 PLL(1)의 동작 모드와 유사하고, 당업자가 유사한 장점들을 인식한다는 것이 인식될 것이다.
디지털 PLL(41)의 교정 알고리즘에서, DCO(42)의 거친 디지털 제어 입력(53)의 제 1 값(n)에 대해, DCO 미세 디지털 제어 입력(54)은 상부 미리 결정된 제 1 디지털 제어 입력 임계치로 먼저 설정된다. 디지털 PLL(41)은 도 8에 도시된 바와 같이, 루프(56)를 통해 디지털 필터(52)를 디지털 PLL 입력(46A)에 연결함으로써 재구성되어, 그러한 DCO 대역(n)에 대한 상부 미리 결정된 제 1 디지털 제어 입력 임계치를 가지고 디지털 PLL 루프를 로킹하는 FCW를 획득한다.
FCW가 DCO(42)의 제 1 대역(n)에 대해 획득된 후에, 디지털 PLL(41)은 도 7에 도시된 바와 같이, 즉 디지털 필터(52)가 디지털 PLL 입력(46A)에 연결되지 않고도, 정상 구성으로 다시 설정된다. DCO 대역은 거친 디지털 제어 입력(53)의 값을 조정함으로써 상부 제 2 대역(n+1)으로 증분되고, 디지털 PLL(41)로의 주파수 입력(FCW)은 이전에 획득된 값(FCW)에 고정되어, 디지털 PLL(41)이 DCO(42)(미세 n+1)의 대응하는 미세 디지털 제어 입력(54)에 로킹하도록 한다. 디지털 제어 입력(미세 n+1)은 대응하는 DCO 대역과 연관하여 디지털 PLL(41)의 메모리(43)의 룩업 테이블(43A)에 저장된다. FCW의 획득 및 미세 디지털 제어 입력(미세 n+1)의 저장은 DCO(42)의 각 대역에 대해 연속적으로 수행되고, 이를 통해 디지털 PLL(41)의 전체 주파수 범위를 커버한다.
본 가르침의 디지털 PLL(41)의 정상 동작 모드에서, 교정 모드 동안 획득된 미세 디지털 제어 입력(미세 n+1)은 대역 전이들에서 DCO(42)의 미세 디지털 제어 입력(54)을 조정하는데 사용되므로, 선형 주파수 램프를 생성한다.
도 9는 본 가르침에 따른 예시적인 충전-펌프 PLL(61)의 블록 구조 개략도를 도시하고, 이것은 또한 전형적으로 부딪히는 많은 램프 비선형성 효과들을 해결한다.
도 9 상에 도시된 바와 같이, PLL(61) 회로는 일반적으로 다중-대역 전압 제어 발진기(62)와, 발진기(62)에 대한 제어 입력(64A)을 저장하도록 구성된 메모리(63)를 포함한다. 디지털 아날로그 변환기 요소(64B)는 메모리(63)와 발진기(62) 사이에 삽입되어, 메모리(63)에 저장된 디지털 제어 입력을 변환하고, 적절한 아날로그 제어 입력을 발진기(62)에 제공한다.
다중-대역 DCO의 경우에 이전에 언급된 바와 같이, 다중-대역 발진기는 발진기에 의해 생성된 출력 신호의 주파수 대역을 결정하는 적어도 하나의 입력을 포함한다.
더 구체적으로, 도 9 상에 도시된 바와 같이, PLL(61) 회로는 PLL(61) 회로의 입력에서 정수 부분(FCWint 76A) 및 분수 부분(FCWf 76B)을 갖는 주파수 명령 워드(FCW)를 축적하도록 구성된 위상 축적기(67)를 더 포함하고, 분수 부분(FCWf 76B)은 시그마-델타 변조기(65)에서 이전에 처리되고, 위상 축적기(67)는 축적된 신호(79)를 주파수 분리기(68)에 제공한다. 주파수 분리기(68)는 발진기(62)로부터 출력 신호(77)를 분리함으로써 기준 위상 신호(70)를 추가로 생성할 수 있다.
기준 위상 신호(70)와 입력 주파수 기준(ωref)(66) 사이의 주파수 차이 및 위상 차이를 검출하기 위한 위상 주파수 검출기(PD)(69)는 이를 통해 위상 에러 신호(71)를 생성하기 위해 제공될 수 있다. 회로는 위상 에러 신호(71)에 따라 발진기(62)로의 제어 입력(73, 74)을 생성하기 위한 필터 루프(72)를 더 포함할 수 있다. 발진기(62)는 필터(72)에 결합될 수 있고, 제어 입력(64A, 73, 74)에 응답하여 주파수(ωout)의 발진기 입력 신호(75)를 생성하도록 구성된다.
본 가르침에 따라, PLL(61)의 정상 동작에서, 위상 에러 신호(71)는 이후에 더 구체적으로 기재된 바와 같이, 발진기(62)를 원하는 주파수로 튜닝하도록 하는, 발진기(62)에 대한 디지털 워드로서 거친 제어 입력(73) 및 발진기(62)에 대한 아날로그 전압 입력으로서 미세 제어 입력(74)을 생성하기 위해 루프 필터(72)에 의해 필터링된다.
도 10은, PLL(61)이 정상 동작 모드 동안 제공된 FCW(FCWint 및 FCWf)를 대체하기 위해 루프(80)를 통해 필터(72)의 미세 출력(74)에 연결되도록 스위칭되는 교정 모드 동안 본 가르침에 따른 PLL(61)을 도시한다. 유리하게, 아날로그 디지털 변환기 요소(78)는 아날로그 전압 미세 출력(74)을 위상 축적기(67)에 들어가는 디지털 신호로 변환하도록 삽입될 수 있다.
본 가르침에 따른 PLL(61)의 교정 알고리즘은 도 3 및 도 4를 참조하여 이전에 기재되고 당업자에 의해 쉽게 구현될 디지털 PLL(1) 회로의 교정 알고리즘과 유사하다.
요약하면, PLL(61)의 교정 알고리즘은 교차점들에서 발진기 출력 주파수 값을 먼저 발견하도록 구성된다. 거친 제어 입력(73)의 제 1 값(n)에 대해, 발진기 미세 제어 입력(74)은 동작(30)에서 상부 미리 결정된 제 1 입력 임계치로 먼저 설정된다. PLL(61)은 도 10에 도시된 바와 같이 아날로그 디지털 변환기 요소(78) 및 루프(80)를 통해 필터(72)를 PLL 입력(76A, 76B)에 연결함으로써 동작(31)에서 재구성되어, 그러한 발진기 대역(n)에 대한 미리 결정된 제 1 제어 입력 임계치를 가지고 PLL 루프를 로킹하는 FCWn을 동작(32)에서 획득한다.
FCWn이 발진기(62)의 제 1 대역(n)에 대해 획득된 후에, PLL(61)은 도 9에 도시된 바와 같이, 즉 필터(72)가 PLL 입력(76A, 76B)에 연결되지 않고도, 동작(33)에서 정상 구성으로 다시 설정된다. 발진기 대역은 거친 제어 입력(73)의 값을 조정함으로써 동작(34)에서 상부 제 2 대역(n+1)으로 증분되고, PLL(61)로의 주파수 입력(FCW)은 동작(35)에서 이전에 획득된 값(FCWn)에 고정되어, PLL(61)이 발진기(62)(미세 n+1)의 대응하는 미세 제어 입력(74)에 로킹하도록 한다. 제어 입력(미세 n+1)은 PLL(61)의 메모리(63)의 룩업 테이블(63A)에서 동작(36)에 저장된다. FCWn의 획득 및 미세 제어 입력(미세 n+1)의 저장은 발진기(62)의 각 대역에 대해 연속적으로 수행되고, 이를 통해 PLL(61)의 전체 주파수 범위를 커버한다.
유리하게, 이전에 기재된 디지털 PLL의 교정과 유사한 방식으로, 발진기(62)의 각 대역당 하나의 미세 제어 입력(미세 n+1)이 저장되어, 본 가르침의 PLL(61)의 교정을 수행하기 위해 메모리의 양을 감소한다.
본 가르침의 PLL(61)의 정상 동작 모드에서, 교정 모드 동안 획득된 미세 제어 입력(미세 n+1)은 대역 전이들에서 발진기(62)의 미세 제어 입력(74)을 조정하는데 사용되므로, 선형 램프를 생성한다.
본 가르침에 의한 PLL(61)의 동작 모드가 본 가르침에 의한 디지털 PLL(1)의 동작 모드와 유사하고, 당업자가 유사한 장점들을 인식한다는 것이 인식될 것이다.
일반적으로 PLL들은 루프 필터 유형에 따라 2가지 모드들로 동작할 수 있다. 유형 I 모드에서의 PLL은 루프 필터 상의 적분기를 갖지 않아, 주파수에서 더 빠른 응답을 허용하지만, 출력 주파수에서 잡음을 증가시킨다. 다른 한 편으로, 유형 II에서의 PLL은 더 양호한 신호를 허용하지만, 목표 주파수로의 로킹 및 변화들의 추적을 더 느리게 한다. 하나의 양상에서, 전술한 FCW의 PLL 획득은 FCW를 빠르고 정밀하게 발견하기 위해 유형 I 모드에서 디지털 PLL들(1, 14) 또는 PLL(61)을 통해 이루어진다.
본 가르침에 따라 제공된 디지털 PLL 또는 PLL이 다수의 장점들을 제공할 수 있다는 것이 인식될 것이다. PLL 메모리에 저장된 교정 알고리즘 및 디지털 제어 입력을 이용하여 발진기 대역 전이들에서의 주파수 불연속성들을 조정함으로써, 더 높은 선형 램프는 PLL에 의해 생성될 수 있다.
본 가르침의 교정 알고리즘이 거친 발진기 대역들 상에 적용될 때, 그리고 뱅크당 PVT가 실질적으로 고정되면, 교정 알고리즘은 대역당 단일 디지털 제어 입력의 메모리 저장 용량을 통해서만 구현될 수 있다.
더욱이, 본 PLL의 교정은, 즉각적인 교정이 온도 및 전압 변동들을 보상하도록 하는데 충분히 빠를 수 있다.
예를 들어, 본 가르침에 따른 디지털 PLL(1)의 구현에서, 교정 데이터는 DCO 대역당 메모리의 16비트, 또는 16 대역당 총 256 비트로 룩업 테이블에 저장되었고, 교정을 위한 시간은 뱅크당 5 ms, 또는 총 640 ms이었다.
도 11은 본 출원에 따라 디지털 PLL(110)을 병합하는 FMCW 레이더 시스템(100)을 개략적으로 도시한다. 디지털 PLL(110)은 본 명세서에 논의된 디지털 PLL들의 임의의 원리들 및 장점들에 따라 구현될 수 있다. FMCW 레이더 시스템(100)이 본 가르침에 의한 다중-대역 발진기를 갖는 PLL을 대안적으로 병합할 수 있고, 유사한 목적들을 달성할 수 있다.
레이더 시스템(100)은, 주파수 램프 신호를 생성하고 디지털 PLL(110)을 포함하기 위한 주파수 램프 생성기(101)를 포함한다. 주파수 램프 생성기(101)는 상기 주파수 램프 신호를 송신 및 수신하기 위한 트랜시버(102)에 연결된다. 레이더 시스템(100)은 또한 수신된 102에 의해 송신되고 수신된 신호들을 비교하기 위한 비교기(103)를 포함한다. 송신된 신호(105)는 물체(104)에 의해 다시 반사되고, 반사된 신호(106)로서 트랜시버(102)로 되돌아가고, 양쪽 신호들(105, 106)은 물체(104)와 레이더 시스템(100) 사이의 거리(d)를 결정하는데 사용된다.
특정 실시예에서, 본 가르침의 FMCW 레이더 시스템(100)은 예를 들어 첨단 운전자 지원 시스템의 부분으로서 차량에 포함될 수 있다.
도 12는 FMCW 레이더 시스템(100)의 디지털 PLL(110)에 의해 생성된 램프(107)의 형태로 변조된 송신된 신호(105)의 주파수(f)를 도시한 주파수 대 시간 그래프를 도시한다. 도 12에 추가로 도시된 바와 같다. 수신된 신호(106)는 물체(104)(도 11)와 레이더 시스템(100)(도 11) 사이의 거리(d)(도 11)를 앞뒤로 이동하는 신호의 진행 시간과 동일한 시간 기간(td)만큼 시프트된 송신된 신호(105)와 동일한 변조를 갖는다. 램프(107)의 주파수는 주파수 하한계(f0)와 주파수 상한계(fm)를 한정하는 스윕 주파수(fs)로 또한 불리는 특정 주파수 대역 또는 대역폭(108) 내에서 변한다. 예를 들어, 본 레이더 시스템의 구현에서, 하한계(f0)는 77 GHz일 수 있고, 대역폭은 4 GHz일 수 있다.
유리하게, 본 출원에 따른 디지털 PLL(110)은 선형 램프(107)를 생성하는데, 선형 램프(107)는, 또한 비트(beat) 주파수로 불리는 송신된 신호(105)와 반사된 신호(106) 사이의 주파수 차이(fb)가 시간에 따라 일정하게 유지한다는 것을 암시한다. 비트 주파수(fb)와 거리(d) 사이의 직접 관계를 다시 허용하고, 수학식 1에 표현된 바와 같이, c는 광속이고 ts는 램프(107)의 스윕 시간이다:
Figure 112016061668716-pat00001
주파수 램프에서의 비선형성들이 비트 주파수(fb)의 에러 측정들을 초래하고, 불량한 레이더 해상도를 초래한다는 것이 쉽게 인식된다. 본 출원에 기재된 교정 알고리즘으로 인해, 본 가르침의 출력 디지털 PLL은, 대역들이 교차될 때 상당한 주파수 불연속성들 없이 DCO 튜닝 범위에 걸쳐 스윕할 수 있어서, 크게 선형 램프를 제공하고, 이에 따라 물체(103)의 위치의 정밀한 결정 및 높은 레이더 해상도를 제공한다.
하지만, 본 가르침의 사상 및 또는 범주에서 벗어나지 않고도 변형들이 이루어질 수 있기 때문에 본 가르침을 장점들 또는 특징들의 임의의 하나의 세트에 한정하도록 의도되지 않는다.
본 가르침에 따른 디지털 PLL 또는 PLL은 다양한 전자 디바이스들에서 구현될 수 있다. 전자 디바이스들의 예들은 가전 제품들, 가전 제품들의 부분들, 차량용 전자 시스템, 전자 레이더 시스템, 전자 테스트 기기, 무선 통신 인프라구조 뿐 아니라, 광학 네트워크 또는 다른 통신 네트워크의 회로, 및 디스크 드라이버 회로를 포함하지만, 여기에 한정되지 않는다.
정황이 명백하게 달리 요구하지 않으면, 설명 및 청구항 전체에, “포함하다(comprise)”, “포함하는(comprising)”, “포함하다(include)”, “포함하는(including)” 등의 단어들은 배타적인 또는 포괄적인 관점과 대조적으로 포함 관점으로 해석된다; 즉, “포함하지만, 여기에 한정되지 않는”의 관점으로 해석된다. 본 명세서에 일반적으로 사용된 “결합된”또는 “연결된”이라는 단어들은 직접 연결되거나 하나 이상의 중간 요소들에 의해 연결될 수 있는 2개 이상의 요소들을 언급한다. 추가적으로, “본 명세서에서”, “위”, “아래”의 단어들 및 유사한 중요 단어들은 본 명세서에 사용될 때, 본 출원의 임의의 특정 부분들이 아니라 전체적으로 본 출원을 언급한다. 정황이 허용되는 경우, 단일 또는 복수를 이용하는 단어들은 또한 각각 복수 또는 단수를 포함할 수 있다. 2개 이상의 항목들의 목록에 대한 단어들 “또는” “기준은 단어의 모든 다음의 해석들을 커버하도록 의도된다: 목록에서의 임의의 항목들, 목록에서의 모든 항목들, 및 목록에서의 항목들의 임의의 조합. 본 명세서에 제공된 모든 수치 값들은 측정 에러 내의 유사한 값들을 포함하도록 의도된다.
본 명세서에 제공된 가르침들은 전술한 회로들일 필요는 없고 다른 시스템들에 적용될 수 있다. 전술한 다양한 실시예들 또는 양상들의 요소들 및 작용들은 추가 실시예들 또는 양상들을 제공하도록 조합될 수 있다. 본 명세서에 개시된 방법들의 작용은 적절한 경우 임의의 순서로 수행될 수 있다. 더욱이, 본 명세서에 논의된 방법들의 작용들은 적절한 경우 일렬로 또는 병렬로 수행될 수 있다.
특정 실시예들 또는 양상들이 기재되었지만, 이들 실시예들 또는 양상들은 단지 예로서 제공되었고, 본 개시의 범주를 한정하도록 의도되지 않는다. 더욱이, 본 명세서에 기재된 새로운 방법들 및 회로들은 다양한 다른 형태들로 구현될 수 있다. 더욱이, 본 명세서에 기재된 방법들 및 회로들의 형태에서의 다양한 생략, 교체 및 변화는 본 개시의 사상에서 벗어나지 않고도 이루어질 수 있다. 첨부된 청구항들 및 그 등가물들은 본 개시의 사상 및 범주 내에 있는 그러한 형태들 또는 변형들을 커버하도록 의도된다. 따라서, 본 발명의 범주는 청구항들을 참조하여 한정된다.

Claims (27)

  1. 다중-대역 발진기와, 상기 다중-대역 발진기에 대한 제어 입력 값을 저장하도록 구성된 메모리를 포함하는 위상-고정 루프(PLL)로서,
    상기 PLL은 루프 필터로부터의 출력을 상기 다중-대역 발진기에 제공하기 위해 정상 동작 모드로 동작가능하고, 그리고
    상기 PLL은 교정 모드로 동작가능하고, 상기 교정 모드에서 상기 PLL은 :
    상기 PLL을 재구성하여 상기 루프 필터로부터의 출력을 상기 PLL의 입력에 제공하도록 구성되며;
    상기 루프 필터의 출력에 기초하여, 상기 다중-대역 발진기의 제 1 대역에 대해 제어 입력에 제공되는 제 1 제어 입력 임계치에 응답하여 상기 다중-대역 발진기에 의해 생성된 주파수에 대응하는 상기 PLL에 대한 주파수 제어 워드(FCW)를 획득하도록 구성되며;
    상기 제 1 대역에 인접한 상기 다중-대역 발진기의 제 2 대역 상에서 상기 FCW에 대응하는 주파수를 생성하도록 구성되고;
    상기 다중-대역 발진기가 상기 FCW에 대응하는 상기 주파수를 생성하도록 하는 제 2 제어 입력 값을 식별하도록 구성되고; 그리고
    상기 제 2 제어 입력 값을 상기 메모리에 저장하도록 구성되는, 위상-고정 루프.
  2. 청구항 1에 있어서, 상기 루프 필터는 상기 PLL의 상기 정상 동작 모드에서 상기 출력을 상기 다중-대역 발진기의 미세 제어 입력에 제공하고 제2 출력을 상기 다중-대역 발진기의 거친(coarse) 제어 입력에 제공하도록 구성되는, 위상-고정 루프.
  3. 삭제
  4. 청구항 2에 있어서, 상기 제 1 제어 입력 임계치는 상기 교정 모드에서 상기 다중-대역 발진기의 상기 미세 제어 입력에 제공되는, 위상-고정 루프.
  5. 청구항 1에 있어서, 상기 PLL은 상기 다중-대역 발진기의 각 대역에 대한 상기 획득, 상기 생성, 상기 식별 및 상기 저장을 연속적으로 수행하도록 구성되는, 위상-고정 루프.
  6. 청구항 1에 있어서, 상기 FCW의 상기 획득 이전에, 상기 PLL은 상기 다중-대역 발진기의 상기 제어 입력을 상기 제 1 제어 입력 임계치로 설정하도록 추가로 구성되는, 위상-고정 루프.
  7. 청구항 1에 있어서, 상기 다중-대역 발진기의 각 대역에 대해, 상기 PLL은 각 제어 입력 값을 상기 메모리에 저장하도록 추가로 구성되며, 상기 각 제어 입력 값은, 상기 다중-대역 발진기에 제공될 때, 상기 다중-대역 발진기가 상기 다중-대역 발진기의 다른 인접 대역 상에서 각 FCW를 생성하게 하는, 위상-고정 루프.
  8. 청구항 1에 있어서, 상기 PLL이 디지털 PLL이고, 상기 다중-대역 발진기는 거친 디지털 제어 입력 및 미세 디지털 제어 입력을 수신하도록 구성된 디지털 제어 발진기(DCO)이고, 상기 제 1 제어 입력 임계치는 상기 미세 디지털 제어 입력을 위해 제공되는, 위상-고정 루프.
  9. 주파수 램프 신호를 생성하도록 구성된 주파수 램프 생성기와, 상기 주파수 램프 신호를 송신 및 수신하도록 구성된 트랜시버를 포함하는 주파수 변조 연속파(FMCW) 레이더 기기로서,
    상기 주파수 램프 생성기는 다중-대역 발진기와, 상기 다중-대역 발진기에 대한 제어 입력에 제공하기 위한 값들을 저장하도록 구성된 메모리를 포함하는 위상-고정 루프(PLL)를 갖고,
    상기 PLL은 정상 모드에서 동작가능하며, 상기 정상 모드에서 상기 PLL은 필터로부터의 출력을 상기 다중-대역 발진기에 제공하도록 구성되며,
    상기 PLL은 교정 모드에서 동작가능하고, 상기 교정 모드에서 상기 PLL은 :
    상기 필터로부터의 상기 출력을 상기 PLL의 입력에 제공하도록 구성되며;
    상기 다중-대역 발진기의 제 1 대역에 대해 상기 제어 입력에 제공되는 제 1 제어 입력 임계치에 응답하여 상기 다중-대역 발진기에 의해 생성된 주파수에 대응하는 상기 PLL에 대한 주파수 제어 워드(FCW)를 획득하도록 구성되고;
    상기 제 1 대역에 인접한 상기 다중-대역 발진기의 제 2 대역 상에서 상기 FCW에 대응하는 주파수를 생성하도록 구성되고;
    상기 다중-대역 발진기가 상기 FCW에 대응하는 상기 주파수를 생성하도록 하는 제 2 제어 입력 값을 식별하도록 구성되고; 그리고
    상기 제 2 제어 입력 값을 상기 메모리에 저장하도록 구성되는, 주파수 변조 연속파 레이더 기기.
  10. 청구항 9에 있어서, 상기 필터는 상기 다중-대역 발진기의 거친 제어 입력에 제2 출력을 제공하도록 추가로 구성되는, 주파수 변조 연속파 레이더 기기.
  11. 삭제
  12. 청구항 10에 있어서, 상기 제어 입력은 상기 다중-대역 발진기의 미세 제어 입력인, 주파수 변조 연속파 레이더 기기.
  13. 청구항 9에 있어서, 상기 PLL은 상기 다중-대역 발진기의 각 대역에 대한 상기 획득, 상기 생성, 상기 식별 및 상기 저장을 연속적으로 수행하도록 구성되는, 주파수 변조 연속파 레이더 기기.
  14. 청구항 9에 있어서, 상기 FCW의 상기 획득 이전에, 상기 PLL은 상기 제 1 제어 입력 임계치를 갖도록 상기 다중-대역 발진기의 상기 제어 입력을 설정하도록 추가로 구성되는, 주파수 변조 연속파 레이더 기기.
  15. 청구항 9에 있어서, 상기 다중-대역 발진기의 각 대역에 대해, 상기 PLL은 상기 다중-대역 발진기의 각 인접 대역 상에서 상기 FCW를 생성하는 각 제어 입력을 상기 메모리에 저장하도록 구성되는, 주파수 변조 연속파 레이더 기기.
  16. 청구항 9에 있어서, 상기 PLL이 디지털 PLL이고, 상기 다중-대역 발진기는 거친 디지털 제어 입력 및 미세 디지털 제어 입력을 수신하도록 구성된 디지털 제어 발진기(DCO)이고, 상기 제 1 제어 입력 임계치는 상기 미세 디지털 제어 입력으로서 제공되는, 주파수 변조 연속파 레이더 기기.
  17. 청구항 9의 주파수 변조 연속파(FMCW) 레이더 디바이스를 포함하는 차량.
  18. 다중-대역 발진기를 포함하는 위상-고정 루프(PLL)에 대한 주파수 교정 방법으로서,
    상기 다중-대역 발진기의 미세 제어 입력에 제공하기 위한 제어 입력 값들을 저장하기 위해 상기 PLL의 메모리에서의 룩업 테이블을 제공하는 단계;
    상기 PLL의 입력에 상기 PLL의 필터의 출력을 연결하는 단계;
    상기 다중-대역 발진기의 제 1 대역에 대해 상기 미세 제어 입력으로서 제공되는 제 1 제어 입력 임계치에 응답하여 상기 다중-대역 발진기에 의해 생성된 주파수에 대응하는 상기 PLL에 대한 주파수 제어 워드(FCW)를 획득하는 단계;
    상기 제 1 대역에 인접한 상기 다중-대역 발진기의 제 2 대역 상에서 상기 FCW에 대응하는 주파수를 생성하는 단계; 및
    제 2 제어 입력을 식별하는 단계로서, 상기 제 2 제어 입력은 상기 미세 제어 입력으로서 제공될 때, 상기 다중-대역 발진기가 상기 FCW에 대응하는 상기 주파수를 생성하도록 하는, 단계; 및
    상기 제 2 제어 입력을 상기 메모리에 저장하는 단계를 포함하는, 다중-대역 발진기를 포함하는 위상-고정 루프에 대한 주파수 교정 방법.
  19. 삭제
  20. 청구항 18에 있어서, 상기 다중-대역 발진기는 거친 제어 입력을 수신하도록 추가로 구성되는, 다중-대역 발진기를 포함하는 위상-고정 루프에 대한 주파수 교정 방법.
  21. 청구항 18에 있어서, 상기 FCW의 상기 획득 단계 이전에, 상기 제 1 제어 입력 임계치를 갖도록 상기 미세 제어 입력을 설정하는 단계를 더 포함하는, 다중-대역 발진기를 포함하는 위상-고정 루프에 대한 주파수 교정 방법.
  22. 청구항 18에 있어서, 상기 획득 단계, 상기 생성 단계, 상기 식별 단계 및 상기 저장 단계는 상기 다중-대역 발진기의 각 대역에 대해 수행되는, 다중-대역 발진기를 포함하는 위상-고정 루프에 대한 주파수 교정 방법.
  23. 청구항 18에 있어서, 상기 다중-대역 발진기의 각 대역에 대해, 상기 다중-대역 발진기의 다른 인접 대역 상에서 상기 FCW를 생성하도록 상기 발진기를 유발하는 추가 제어 입력을 상기 룩업 테이블에 저장하는 단계를 더 포함하는, 다중-대역 발진기를 포함하는 위상-고정 루프에 대한 주파수 교정 방법.
  24. 청구항 18에 있어서, 상기 PLL은 디지털 PLL이고, 상기 다중-대역 발진기는 디지털 제어 발진기(DCO)이고, 상기 방법은 거친 디지털 제어 입력 및 미세 디지털 제어 입력을 수신하는 단계를 포함하고, 상기 미세 디지털 제어 입력은 상기 미세 제어 입력인, 다중-대역 발진기를 포함하는 위상-고정 루프에 대한 주파수 교정 방법.
  25. 청구항 1에 있어서, 상기 PLL은 위상 축적기를 포함하며, 상기 PLL의 입력은 상기 위상 축적기의 입력인, 위상-고정 루프.
  26. 청구항 9에 있어서, 상기 PLL은 위상 축적기를 포함하며, 상기 PLL의 입력은 상기 위상 축적기의 입력인, 주파수 변조 연속파 레이더 기기.
  27. 청구항 18에 있어서, 상기 연결 단계는 상기 필터의 출력을 상기 PLL의 위상 축적기의 입력에 연결하는 단계를 포함하는, 다중-대역 발진기를 포함하는 위상-고정 루프에 대한 주파수 교정 방법.
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