CN106341122B - 具有多频段振荡器的锁相环以及校准其的方法 - Google Patents

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Abstract

本公开涉及具有多频段振荡器的锁相环以及校准其的方法。公开锁相回路(PLL)，其包含多频带振荡器和配置为存储振荡器的控制输入的存储器。该PLL是在校准模式下可操作的，其中所述PLL被配置为响应振荡器的第一频带的第一控制输入阈值，获取对应于由振荡器产生的频率的PLL的频率控制字(FCW)；在相邻第一频带的振荡器的第二频带产生对应于所述FCW的频率；识别第二控制输入，使振荡器产生对应于所述FCW的频率，并在所述存储器中存储所述第二控制输入。

Description

具有多频段振荡器的锁相环以及校准其的方法
技术领域
本申请涉及一种锁相环(PLL)，其包含多频带振荡器和配置为存储控制输入振荡器的存储器。它还涉及一种包括多频段振荡器的PLL的频率校准方法。
本申请的实施例在包括频率斜坡发生器和收发器的调制连续波(FMCW)雷达设备的上下文具有特定的相关性，所述频率斜坡发生器用于产生频率斜波信号，以及所述收发器用于发送和接收所述频斜波信号。
背景技术
锁相环(PLL)是用于不同应用的集成电路的基本组成部分，例如无线通信和雷达。在雷达应用中，例如，PLL用于合成或产生可通过高频斜坡被调制的输出载波频率。
长期众所周知的PLL是具有压控振荡器(VCO)的电荷泵锁相环。然而，和该电荷泵锁相环相关的许多限制包括事实：电荷泵PLL通常包括相对大的外部模拟滤波器，从嘈杂数字电路到敏感模拟节点具有固有耦合，诸如VCO调谐电压，以及实现通常有电荷泵和VCO调谐端口的有限空间。其它缺点包括环路动态由于工艺、电压、温度(PVT)变化和难度的变化，因此电荷泵锁相环的测试成本。此外，对于某些类型的集成电路，存在迁移到更细的线CMOS和多个数字功能的趋势，这是电荷泵PLL不能提供的。
数字PLL在本领域是公知的，其包括数字相位检测器、过滤器和数字控制振荡器，并提供了解决具有VCO的电荷泵PLL相关的上述缺点的方案。之前的数字PLL配置已经取得了比较广泛的调整范围和比较精细的频率分辨率。然而，当用于产生跨越振荡器的多个频段的频率斜坡时，他们已经要求过慢、消耗内存的校准算法。因此，继续存在需要新的PLL，尤其是PLL被配置为提供宽带和高线性频率斜坡。
发明内容
为了解决这些和/或其他问题，根据本教导的一方面，提供锁相环，包括多频带振荡器以及配置为存储控制输入振荡器的存储器。根据本教导的PLL可操作在校准模式，其中，PLL被配置为响应振荡器的第一频带的第一控制输入阈值，获取对应于由振荡器产生的频率的PLL的频率控制字(FCW)。在校准模式下，PLL进一步可操作以在相邻第一频带的振荡器的第二频带产生对应于所述FCW的频率。在校准模式下，PLL被进一步配置以识别第二控制输入，使振荡器产生对应于所述FCW的频率，并在所述存储器中存储所述第二控制输入。
在一方面，本教导的PLL进一步包括滤波器，被配置以在PLL的操作的正常模式中提供具有粗控制输入和精细控制输入的振荡器。
在一方面，所述过滤器进一步被配置为连接PLL的输入，以在所述PLL的校准模式中获得所述FCW。
在一方面，第一控制输入阈值是所述振荡器的精细控制输入。
在一方面，对振荡器的每个频带依次执行获取、生成、识别和存储。
在一方面，在获取所述FCW之前，PLL被进一步配置以设置所述控制输入为第一控制输入阈值。
在一方面，对于振荡器的每个频带的PLL被进一步配置为在所述表格中存储另外的控制输入，在振荡器的另一相邻带产生FCW。
在一方面，本教导的PLL是数字PLL。在这样的方面，PLL的振荡器可被配置成接收粗数字控制输入和细数字控制输入，以及所述第一控制输入阈值的数字控制振荡器(DCO)是细数字控制输入。在数字PLL的情况下，过滤器可以是数字滤波器。
这样的PLL(其在本教导的范围内)可包括数字PLL，可特别有利地用于频率调制连续波(FMCW)雷达设备，包括频率斜坡发生器用于产生频率斜波信号，以及收发器用于发送和接收所述频率斜波信号。
这些和其它特征将参照以下附图而提供，附图向本应于技术人员提供本教导的理解，但决不是意欲进行限制。
附图说明
现在将参考附图描述本申请：
图1是示出根据实施例的数字PLL电路的方框结构示意图；
图2是示出根据实施例的校准模式的图1的数字PLL电路的方框结构示意图；
图3示出根据实施例的校准方法的图；
图4示出根据一个实施例的PLL电路中的多频带振荡器输出频率为振荡器精细控制输入的函数的曲线图；
图5示出按照本发明教导的一个方面的多频带振荡器输出频率为PLL电路的振荡器精细控制输入的函数的曲线图；
图6示出根据实施例的另一校准方法的图。
图7是示出根据另一实施例的数字PLL电路的方框结构示意图；
图8是示出在校准模式图7的数字PLL电路的方框结构示意图；
图9是示出根据另一个实施例的PLL电路的方框结构图；
图10是示出图9中的校准模式的PLL电路的方框结构示意图；
图11是示出了根据实施例的FMCW雷达设备的示意图；
图12示出通过根据实施例的数字PLL电路中产生的频率斜坡。
具体实施方式
一般地，根据本教导提供了一种锁相环，包括多频带振荡器和配置为存储用于所述振荡器的控制输入端的存储器。该PLL可操作在校准模式，其中，PLL被配置为响应振荡器的第一频带的第一控制输入阈值，获取对应于由振荡器产生的频率的PLL的频率控制字(FCW)。在校准模式下，PLL进一步可操作以在相邻第一频带的振荡器的第二频带产生对应于所述FCW的频率。在校准模式下，PLL被进一步配置以识别第二控制输入，使振荡器产生对应于所述FCW的频率，并在所述存储器中存储所述第二控制输入。
这样，该PLL可以特别有利地用于频率调制连续波(FMCW)雷达设备，包括用于产生频率斜波信号的频率斜坡发生器，和用于发送和接收所述频斜波信号的收发器。
本教导的PLL可以使用频率校准克服现有技术的问题，这导致产生相对高的线性频率斜坡。
在相邻振荡器带之间的交叉点的频率差通常会导致所产生斜坡的非线性，但在本文通过调节多频带振荡器的控制输入端进行校正。为了允许控制输入的调整，在交叉点或在多频带振荡器频带之间等效频率的分振荡器输出的频率的值被发现，根据本教导使用的PLL就可以有效地找到相邻振荡器带交叉点振荡器的输出频率。
有利的是，按照本发明教导的PLL以相对快速、鲁棒和准确的方式提供计算和存储在多频段振荡器带之间的交叉点的可能性。根据本教导，可以使用交叉点，以改进在频率斜坡生成的线性。因此，在该频率产生的线性可以改善，并带跃迁斜坡的线性度可以和在每个频带内一样好，这特别在汽车雷达中对于斜坡生成是很大的优势。
具体地，并非逐点搜索直到在校准模式中找到控制值，根据本教导的PLL可以被配置为使得，对于振荡器的预定第一控制输入，PLL环路锁定在频率控制字。对于每对相邻频带产生相同频率的振荡器控制输入被存储在查找表中。结果，并根据本教导，当生成斜坡时，两个相邻的带之间存在过渡，和当前的振荡器控制输入由下一个频带的对等存储值替换，以线性化转变。因此，根据本教导，在PLL校准后的输出可有利扫过整个振荡器的调谐范围，而没有振荡器频带交叉的显著频率不连续性。
有利的是，按照本发明教导提供的PLL具有低的复杂校准电路，并且可以包括存储器，只有每个频带的单个控制输入的存储器存储能力。此外，校准可以足够快以允许即时校准，以补偿温度和电压变化。
有利的是，按照本发明教导提供的PLL是数字PLL。在这样的结构中，振荡器可有利地是数字控制振荡器(DCO)。在具有DCO的数字锁相环的这种特殊情况下，DCO的控制输入是可以直接存储在存储器的数字字，和获取数字PLL的FCW和DCO的数字控制输入是简单的。该数字PLL能够通过数字控制和频率校准的组合克服与现有技术的实施方式相关的问题，这也导致产生相对高线性频率斜坡。
根据本教导，还提供了一种用于包含多频带振荡器的锁相环(PLL)的频率校正方法，该方法包括：在PLL的存储器提供查找表，以存储振荡器的控制输入；响应于对振荡器的第一频带的第一控制输入端阈值，获取对应于由振荡器产生的频率的PLL的频率控制字(FCW)；和在相邻第一频带的振荡器的第二频带上，产生对应于所述FCW的频率；和识别第二控制输入，使得振荡器产生对应于所述FCW的频率，并在所述存储器存储第二控制输入。
在一方面，根据本教导的频率校准方法包括连接PLL的输入与PLL的滤波器的输出，以获得所述FCW。
在一方面，该振荡器被配置为接收粗调控制输入和细控制输入端，所述第一控制输入端阈值是精细控制输入。
在一方面，频率校准方法包括在获取所述FCW之前，控制输入设定为所述第一控制输入阈值。
在一方面，对于振荡器的每个频带依次执行获取、生成、识别和存储。
在一方面，根据本教导的频率校准方法还包括：对于振荡器的每个频带，在所述查找表存储另一控制输入，在所述振荡器的另一相邻带产生FCW。
根据本教导提供的频率校正方法可有利地由具有数控振荡器的数字锁相环实现。
PLL或数字锁相环可以有利地在调制连续波(FMCW)雷达设备的情况下使用，包括频率斜坡发生器用于产生频率斜波信号，和用于发送和接收所述频率斜波信号的收发器。在毫米波操作的频率调制连续波(FMCW)雷达(毫米波)在许多应用中用于检测分辨率对象的速度和位置。雷达分辨率直接依赖于发射波的频率和斜坡信号的线性度。具有宽带和高线性频率斜坡的雷达系统因此能提供准确的距离信息。
作为一个例子，具有1GHz带宽的77GHz系统可用于几百米的距离，以及用于短距离，高分辨率雷达系统的远距离检测。因此，在GHz范围内工作的FMCW雷达很好地适应于汽车应用，其中，高级驾驶员辅助系统(ADAS)正变得普遍，而且可很快会达到最高的安全等级要求。
具有用于产生雷达信号的VCO的PLL的性能输出通常是非线性的。因此，应采取特别的努力以确保VCO的控制电压产生所需的线性调制斜坡输出斜率。根据本教导，多波段振荡器锁相环或数字PLL在这样的背景下具有特别有利的应用。
根据本教导，还提供了调制连续波(FMCW)雷达设备，其包括配置为产生频率斜波信号的频率斜波发生器，以及被配置为发送和接收的收发器，所述频率斜波信号具有包括多频段振荡器的锁相环(PLL)的频率斜坡发生器，以及配置为存储振荡器的控制输入的存储器，其中，所述PLL是在校准模式下可操作的，其中所述PLL被配置为：响应振荡器的第一频带的第一控制输入阈值，获取对应于由振荡器产生的频率的PLL的频率控制字(FCW)；在相邻第一频带的振荡器的第二频带产生对应于所述FCW的频率；识别第二控制输入，使振荡器产生对应于所述FCW的频率，并在所述存储器中存储所述第二控制输入。
PLL可以进一步包括过滤器，被配置以在PLL的操作的正常模式中提供具有粗控制输入和精细控制输入的振荡器。
在一方面，过滤器进一步被配置为连接PLL的输入，以在所述PLL的校准模式中获得所述FCW。
在一方面，第一控制输入阈值是所述振荡器的精细控制输入。
在一方面，对振荡器的每个频带依次执行获取、生成、识别和存储。
在一方面，在所述获取FCW之前，PLL被进一步配置为设置于所述第一控制输入阈振荡器的控制输入端。
在又一个方面，对于振荡器的每个频带，在所述查找表存储另一控制输入，在所述振荡器的另一相邻带产生FCW。
有利地，在另一个方面中，PLL是数字锁相环，和振荡器是数控振荡器(DCO)，其配置成接收粗数字控制输入和细数字控制输入，所述第一数字控制输入阈值是细数字控制输入。
因此，本教导还扩展到提供包括调制连续波(FMCW)雷达设备的车辆，包括用于产生频率斜波信号的频率斜坡发生器，用于发送和接收所述频斜波信号的收发器的频率，和如前所述的PLL或数字PLL。
应该理解，数字PLL通常可具有各种电路结构，允许以执行本教导的方法，和数字PLL的两个例子描述在E.Temporiti，C.Wu，D.Baldi，R Tonietto和F Svelto，“A 3GHzfractional all-digital PLL with a 1.8MHz bandwidth implementing spurreduction techniques,”IEEE JSSC,Mar.2009
图1示出了根据本教导的示例性数字PLL 1电路的块结构图，其克服传统上遇到的许多斜坡非线性效应。
如图1中所示，数字PLL 1电路通常包括多频带数字控制振荡器(DCO)2和配置为存储用于所述DCO的数字控制输入4A的存储器3。
多频带振荡器通常包括至少一个输入，它确定由振荡器产生的输出信号的频带。多频带振荡器通常被配置为生成与是频率范围内的可调节的响应于操作参数的各参数值的频率的输出信号。输出信号的频率通常在预定的控制范围内，响应于输入控制信号的每个频率范围内生成的。多带数控振荡器的例子描述在W.Wu,X.Bai,R.B.Staszewski andJ.R.Long"A mm-wave FMCW radar transmitter based on a multirate ADPLL",Proc.IEEE Radio Frequency Integr.Circuits Symp.,pp.107-110 2013。
更确切地，如图1中所见，数字PLL 1电路进一步包括相位累加器5，被配置为累加在数字PLL 1电路的输入端6的频率命令字FCW，参考频率时钟的每个上升沿CKR 7。以这种方式，可产生参考相位信号8。可以提供相频检测器(PD)11，用于检测所述参考相位信号8和反馈信号10之间的频率差和相位差，从而生成数字相位误差信号11，该电路可以进一步包括数字滤波器回路12，用于根据该数字相位误差信号11产生数字控制输入端13，14到DCO2。DCO 2被耦合到数字滤波器12，并经配置以响应于所述数字控制输入4A，13，14产生DCO输出信号15。有利地，所述DCO 2可以是多频带的片DCO，例如，数字旋转行波振荡器(RTWO)。
数字PLL 1电路还包括相位累加器包括累加器16B和闩锁16A，用于通过计数从DCO2的输出信号17的上升沿的数目生成所述反馈信号10；和时间-数字转换器(TDC)18，配置成从DCO输出信号19确定从基准相位信号8减去反馈信号10的的分数修正信号ε[k]。
更具体地，根据本发明的教导，在数字PLL 1的正常操作中，数字相位误差信号11被数字地由数字环路滤波器12滤波，以创建粗数字控制输入端13和细数字控制输入端14，使所述DCO 2调谐到期望的频率，如将在下文更详细地描述。
图2示出在校准模式中根据本教导在校准模式期间的数字PLL 1，其中数字PLL的输入端6被切换以经由环20连接到数字滤波器12的微细输出14，以取代在正常模式下提供的FCW。
根据本教导的数字PLL 1的校准算法现在将参照图3和4更加详细地描述。
为了允许数字控制输入的调整，数字PLL 1的校准算法被配置为首先找到在交叉点的DCO输出频率值。对于粗数字控制输入端13的第一值n，即，DCO 2的第一频带n作为在图4所示的示例，DCO细数字控制输入14首先在操作30设置到上部预定的第一数字控制输入阈值。数字PLL 1则在操作31重新配置成通过经由所述环20的数字滤波器12连接到数字PLL输入6，如图2所示，从而在操作32获取FCWn，其使用上部预定的第一数字控制输入阈值锁定数字PLL环路，对于DCO段n。换句话说，响应于对所述DCO 2的频带n的上预定数字控制输入阈值，所获得的FCWn对应于由所述DCO 2产生的频率。
在FCWn获取对所述DCO 2的第一频带n之后，数字PLL 1在操作33被设置回到其正常配置，如图1所示，即没有连接到数字PLL输入6的数字滤波器12。DCO频带则在操作34递增到上部第二频带n+1，通过调整粗数字控制输入端13的值，和到数字PLL 1的频率输入FCW在操作35固定到先前获得的值FCWn，以允许数字PLL 1锁定到DCO 2精细n+1个的相应的细数字控制输入端14。然后，数字控制输入精细的n+1在操作36被存储在与相应的DCO频带关联的数字PLL 1的存储器3的查找表3A中。获取FCWn和存储细数字控制输入精细的n+1然后依次为所述DCO 2的每个频带执行的，从而覆盖数字PLL 1的整个频率范围。
因此，如在图4中更好地看到地，在频带n上部的第一数字控制输入阈值可产生相同的频率在相邻的频带n+1中的数字控制输入精细n+1个。换言之，所述数字控制输入精细n+1使所述DCO 2产生对应于该FCWn在带n+1个DCO的邻近频带n的频率。该FCWn对应于交叉点的两个相邻的DCO带n和n+1之间的频率。
有利的是，由于第一数字控制输入阈值是单一固定的可编程值，DCO2的相应频带的仅一个细数字控制输入精细n+1被存储，减少内存量以执行校准本教导的数字PLL 1。
在本教导的数字PLL 1的正常操作模式中，校准模式期间获得的精细数字控制输入精细n+1用于在频带转换调整所述DCO 2的精细数字控制输入端14，因此产生线性斜坡，这是其频率随时间线性增加或减小的信号。
在产生斜波信号的数字PLL 1的正常操作中，对应于DCO频带n的粗数字控制输入13的值，如果当前的精细数字控制输入14高于第一数字控制输入阈值，当前精细数字控制输入端14减少在第一数字控制输入阈值和存储器存储的精细数字控制输入精细n+1之间的差，和粗数字控制输入端13增加1至对应于该上相邻的DCO带n+1的n+1。因此，如在频带n的第一个数字控制输入阈值产生和相邻的频带n+1中的数字控制输入精细n+1的相同频率，当改变DCO的频带时，确保斜坡频率的连续性。
另一方面，对于对应于DCO频带n+1的粗数字控制输入端13的值n+1，如果当前的精细数字控制输入端14低于存储在存储器3中的精细数字控制输入精细n+1，当前细数字控制输入端14将增加第一数字控制输入阈值和存储器存储的精细数字控制输入精细n+1之间的差，和粗数字控制输入13下降1到n对应于较低的邻接DCO频带n。和以前一样，当改变DCO的频带时，斜坡的频率的连续性可以得到保证。
应该理解，在由此对于每个DCO频带存储仅一个精细数字控制输入精细n+1的实施方式中，某些范围产生频率丢失，因为精细数字控制输入14通常不会超越第一数字控制输入阈值。该范围可以使用相同的原理通过计算和存储为上部和下部带的精细数字控制输入而增加，从而增加了一倍内存消耗和校准时间。为此目的，取得FCWn并存储细数字控制输入的过程中，可以通过重复进行，在每个频带，设置较低的数字控制输入阈值作为相对于上部数字控制输入阈如上所述，改变至低频带以随后获得在该较低频带产生相同频率的精细数字控制输入。
更具体地，对于DCO 2的每个频带n，DCO细数字控制输入14在操作30这样设置到较低的预定的第一数字控制输入阈值，如图5所示。数字PLL 1然后在操作31通过经由环20连接数字滤波器12到数字PLL输入6重新配置，以便在操作32获取FCWn，其为DCO带n锁定数字PLL环路具有较低的预定的第一数字控制输入阈值。此后，数字PLL 1在操作33设置回其正常配置，和DCO频带然后通过调节粗数字控制输入端13的值在操作34递减到较低的第二频带n-1，和到数字PLL 1的频率输入FCW在操作35固定到先前获得的值FCWn，以允许数字PLL1锁定到DCO 2精细n-1的相应的精细数字控制输入14。然后，数字控制输入精细n-1在操作36被存储在数字PLL 1的存储器3的查表3A。然后先后为DCO 2的每个频带获取FCWn并存储精细数字控制输入精细n-1，从而覆盖数字PLL 1的整个频率范围。因此，如图5所示，在频带n的较低第一数字控制输入阈值产生和在相邻频带n-1的数字控制输入精细n-1的相同频率，在如上述关于较上第一数字控制输入阈值说明的相应方式。数字控制输入精细n-1使所述DCO 2产生对应于邻近频带n的DCO的频带n-1的FCWn的频率。FCWn对应于两个相邻DCO带n和n-1之间的交叉点的频率。
在本教导的数字PLL 1的另一个校准模式下，也可以设置对PVT频带的校准。对PVT频带的校准类似于前面所描述的粗带校准。对于PVT校准，第一粗频带阈值被设置，和精细控制是保持不变，而在先前描述的重新配置数字PLL校准模式下获得FCWn。然后数字PLL 1被设置回其正常操作模式，和PVT频带被递增或递减。FCW设为FCWn以便获得其上存储的第二粗频带值。在这种情况下，第一PVT频带中的第一粗频带值产生和在第二PVT频带的第二粗值的相同频率。
图6示出根据本教导的PLL的PVT频带的校准方法。PVT校准将参考之前描述的数字PLL 1进行描述，然而，应该理解，PVT校准方法同样适用于每本教导的其他的PLL。对所述DCO 2的每个PVT频带m，DCO粗数字控制输入端14在操作600被设置到预定的第一数字控制输入阈值。数字PLL 1则在操作601通过经由环20将数字滤波器12连接到数字PLL输入6重新配置，以便在操作602获得FCWm，其锁定数字PLL环路具有DCO2的PVT频带m的预定第一数字控制输入阈值。此后，数字PLL 1在操作603设置回其正常配置，和所述DCO 2的PVT频带则在操作604递减到较低的第二频带m-1。应当理解，所述DCO 2的PVT带也可在操作604在此阶段加到较上的第二频带m+1个。到数字PLL 1的频率输入FCW在操作605固定到先前获得的值FCWm，以允许数字PLL 1锁定到DCO 2的相应粗数字控制输入，然后在操作606将其存储在数字PLL 1的存储器3的表3A。-然后依次为所述DCO 2的每个PVT频带m执行FCWm的获取和粗数字控制输入的存储，从而以如上所述关于第一数字控制输入阈值的相应的方式覆盖该数字锁相环1的全PVT范围。在此PVT校准期间，精细控制输入设置为恒定值。
图7示出了根据本教导的另一示例性数字锁相环41的电路的方框结构图，其还克服了在传统上遇到的许多斜坡非线性效应。
如在图7中所示，数字PLL 41电路通常包括多频带数字控制振荡器(DCO)42和配置为存储用于所述DCO的数字控制输入44A的存储器43。
如图7所示，数字锁相环41电路还包括相位累加器45，被配置为累加之前在Σ-Δ处理调制器47处理的数字PLL 41电路的输入46A的频率命令字FCWf，并提供累加信号到分频器48。通过分割从DCO 42的输出信号50B，分频器48可进一步产生用于相位频率检测器(PD/TDC)49的相位信号50A。
该相频检测器49被配置为检测参考相位信号50A和输入模拟频率参考fref 46B之间的频率差和相位差，从而产生数字相位误差信号51。电路还可以包括数字低通滤波器(LPF)52，用于按照所述数字相位误差信号51产生DCO 42的数字细和粗控制输入53、54。DCO42耦合到滤波器52，和被配置为响应于控制输入端53、54生成频率fout的DCO输出信号55。
在本教导的数字PLL 41的正常操作中，数字相位误差信号51进行数字环路滤波器52滤波，以相对于前面描述的图1的数字PLL 1的类似方式产生粗数字控制输入53和细数字控制输入54，使调谐DCO 42到期望的频率。
图8示出根据本教学在校准模式期间的图7的数字锁相环41，其中数字PLL 41的输入46A被切换以通过环56连接到数字滤波器52的微细输出54，以替换在正常工作模式下提供的FCWf。
如将被本领域技术人员所理解的，根据本教导的数字PLL 41的校准算法可以用以上参考图3和4描述的数字PLL 1的校准算法类似的方式所进行。可以理解的是，根据发明的教导的数字PLL 41的操作模式类似于根据本教导的数字PLL 1的操作模式，和本领域技术人员将认识到相似的优点。
在数字PLL 41的校准算法，对于DCO 42的粗数字控制输入53的第一值n，DCO细数字控制输入54被首先设置为较高的预定的第一数字控制输入阈值。数字PLL 41然后经由环56将数字滤波器52连接到数字PLL输入46A而重新配置，如图8所示，以便获取FCW，其为该DCO段n锁定数字PLL环路具有较高的预定的第一数字控制输入阈值。
所述FCW获取对所述DCO 42的第一频带n之后，数字PLL 41被设置回其正常配置，如图7，即不连接到数字PLL输入46A的数字滤波器52。DCO的频带然后通过粗数字控制输入53的值调节递增到上部第二频带n+1，和到数字PLL 41的频率输入FCW被固定到先前获得的值FCW，以允许数字PLL 41锁定到DCO 42精细n+1的相应的细数字控制输入54。然后，数字控制输入精细n+1被存储在与相应的DCO频带关联的数字PLL 41的存储器43的查找表43A。FCW的获取，然后DCO 42的每个频带依次执行细数字控制输入精细n+1的存储，从而覆盖数字PLL 41的整个频率范围。
在本教导的数字PLL 41的正常操作模式中，在校准模式期间获得的精细数字控制输入精细n+1用于在频带转换调整所述DCO 42的细数字控制输入54，因此产生线性频率斜坡。
图9示出了根据本教导的示例性电荷泵锁相环PLL 61的电路的方框结构图，其还克服了传统上遇到的许多斜坡非线性效应。
如在图9中所示时，PLL 61电路通常包括多频带压控振荡器62和配置成存储振荡器62的控制输入64A的存储器63。数字-模拟转换器元件64B被插在存储器63和振荡器62之间，以转换存储在存储器63的数字控制输入，并提供振荡器62的适当的模拟控制输入。
如前在多频带DCO的情况下所述，多频带振荡器包括至少一个输入，它确定由振荡器产生的输出信号的频带。
更确切地说，如图9中所示，PLL 61电路还包括相位累加器67，被配置为在锁相环61电路的输入累加具有整数部分FCWint 76A和小数部分FCWf 76B的频率命令字FCW，小数部分FCWf 76B先前被Σ-Δ调制65处理，并提供累加信号79到分频器68。通过分割振荡器62的输出信号77，分频器68还可以产生参考相位信号70。
可以提供用于检测所述参考相位信号70和输入频率参考ωref 66之间的频率差和相位差的相频检测器(PD)69，从而产生相位误差信号71。电路还可以包括过滤器环72，用于根据相位误差信号71产生振荡器62的控制输入73、74。振荡器62可联接到过滤器72，并且配置成响应于所述控制输入64A、73、74，以产生频率ωout的振荡器输出信号75。
根据本发明的教导，在PLL 61的正常操作中，相位误差信号71由环路滤波器72滤波，以产生粗控制输入73，作为振荡器62的数字字，和精细控制输入端74，作为振荡器62的模拟电压输入，使能振荡器62调谐到所需的频率，这将在更多的细节下文进行说明。
图10示出了在校准模式期间PLL 61根据本教导的PLL 61，其中锁相环61的输入被切换，以经由环80连接到过滤器72的细输出74来取代在正常运行方式提供的FCW(FCWint以及FCWf)。有利地，模拟-数字转换器元件78可以插入，以将模拟电压细输出74转换成输入相位累加器67的数字信号。
根据本教导的锁相环61的校准算法类似于前面参照图3和4的数字PLL 1电路的校准算法，并将由本领域技术人员容易地实现。
很快，PLL 61的校准算法被配置为首先找到在交叉点的振荡器的输出频率值。对于粗调控制输入73的第一值n，振荡器精细控制输入74首先在操作30被设置到较大的预定的第一控制输入端的阈值。该PLL 61则在操作31通过模拟数字转换器元件78和环80由过滤器72连接到PLL输入76A、76B而重新配置，如图10所示，从而在操作32获得FCWn，其用于对于振荡器段n锁定PLL环路具有该预定的第一控制输入阈值。
在对振荡器62的第一频带n获取FCWn之后，PLL 61在操作33被设置回到其正常配置，如图9所示，即没有连接到PLL输入76A、76B的滤波器72。振荡器频带然后在操作34通过调节粗调控制输入73的数值而递增到较高的第二频带n+1，和到PLL 61的频率输入FCW在操作35被固定到先前获得的值FCWn，以允许锁相环61可锁定到振荡器62精细n+1的相应精细控制输入74。然后控制输入精细n+1在操作36被存储在锁相环61的存储器63的查找表63A。对于振荡器62的每个频带连续进行FCWn的获取，并存储细控制输入精细n+1，从而覆盖PLL61的整个频率范围。
有利地，在以如先前所描述的数字PLL的校准类似的方式，只有一个精细控制输入精细的n+1％的振荡器62被存储，从而减少内存量的各带以执行本教导的PLL61的校准。
在本教导的锁相环61的正常操作模式中，在校准模式期间获得的精细控制输入精细n+1用于在频带转换到调整振荡器62的精细控制输入74，因此产生线性斜坡。
应该理解，根据本教导的PLL 61的操作模式类似于根据本教导的数字PLL 1的操作模式，和本领域技术人员将认识到相似的优点。
一般的PLL可根据不同的环路滤波器型具有两种操作模式。在I型模式的PLL不会具有环路滤波器上的积分器，使得频率更快的响应，但是在输出频率增加噪音。另一方面，在II型模式的PLL允许更好的信号，但是更慢跟踪变化和锁定到目标频率。在一方面，如上所述FCW的PLL采集使用在I型模式的数字PLL 1，41或PLL 61，快速和准确地找到FCW。
可以理解的是，根据本教导提供的数字锁相环或PLL可以提供许多优点。通过调整在使用存储在PLL存储器中的校准算法和数字控制输入振荡器带跃迁的频率不连续性，可以由PLL来产生高度线性斜坡。
当根据本教导的校准算法被施加在粗振荡器频段，并且如果每行的PVT基本上固定，校准算法可以用仅在每个频带的单个数字控制输入的存储器存储能力来实现。
此外，本PLL的校准可以足够快以允许即时校准，以补偿温度和电压变化。
例如，在根据本教导的数字PLL 1的实施例中，校准数据存储在查表以每DCO带存储器16位，或在总256位为16条带，且时间校准为每行5微秒，或全部640微秒。
图11示意性地示出根据本申请并入数字PLL 110的FMCW雷达系统100。数字PLL110可以根据任何本文所讨论的原理和数字PLL的优点来实现。应当理解，FMCW雷达系统100可以替代地包含PLL，其具有根据本教导的多频带振荡器和实现类似的目标。
该雷达系统100包括频率斜坡发生器101，用于产生频率斜坡信号和包括数字PLL110。频率斜坡发生器101被连接到用于发送和接收所述频斜波信号的收发器102。雷达系统100还包括比较器103，用于比较由收发器102发送和接收的信号。发送信号105通过物体104并返回到收发器102作为反射信号106，和两个信号105、106被反射回来，用于确定对象104和雷达系统100之间的距离d。
在一个具体的实施例中，本教导的FMCW雷达系统100可以被包括在车辆中，例如作为高级驾驶辅助系统的一部分。
图12示出表示由FMCW雷达系统100的数字PLL 110产生作为一个斜坡107的形式调制的发送信号105的频率f的频率随时间变化的曲线图。如在图12中的进一步说明，所接收的信号106具有和由时间周期Td移位发射信号105的相同调制，等于物体104(图11)和雷达系统100(图11)之间来回行驶的距离d(图11)的信号的飞行时间。斜坡107的频率在特定频带或带宽108(也称为扫描频率fs)内变化，限定频率下限f0和频率上限fm。例如，在本雷达系统的实施的下限f0可以是77千兆赫和带宽4千兆赫。
有利地，根据本申请的数字PLL 110产生线性斜坡107，这意味着fb的所发射信号105和反射信号106(也被称为拍频)之间的频率差，随时间保持常数。它允许反过来该拍频fb和距离d之间的直接关系，以c光速和ts斜坡107的扫描时间，如由公式1表示：
Figure BDA0001043391220000181
很容易想到，在频率斜坡的非线性导致拍频fb的误差测量，并导致雷达分辨率差。由于在本申请中描述的校准算法，本教导的输出数字PLL可以在所述DCO的调谐范围扫而没有当频带交叉时的显著频率不连续性，从而提供高度的线性斜坡，因此精确确定对象103的位置和高雷达分辨率。
然而，不意图将本教导限制于任何一组的优点或特征，因为在不脱离本教导的精神和或范围的情况下可作出修改。
根据本发明的教导所述的数字锁相环或PLL可以在各种电子设备中实现。电子设备的示例可以包括(但不限于)消费电子产品、消费者电子产品的零件，用于车辆的电子系统、电子雷达系统、电子测试设备、无线通信基础设施等，以及光路网络或其它通信网络，和磁盘驱动器电路。
除非上下文清楚地要求，否则遍及说明书和权利要求中，词语“包含”、“正包含”、“包括”、“正包括”等是在包容的意义来解释，而不是的排他性或穷尽感；也就是说，在“包括，但不限于”的意义。如本文一般所用的词语，“耦合”或“连接”指的是可以直接连接，或通过两种或多种元件方式连接的。另外，在本申请中使用时，词语“这里”、“以上”、“以下”以及类似含义的词语，应指本申请的整体，而不是本此申请的任何特定部分。如果上下文允许，使用单数或复数数量也可以分别包括复数或单数词语。在提及的两个或更多个项目的列表，词语“或”意在覆盖所有的单词的以下解释：列表中的任何项目，列表中的所有项目，和列表中的项目的任何组合。本文所提供的所有数值意欲包括测量误差范围内类似的值。
本文所提供的教导可以应用于其它系统，而不一定以上描述的电路。上述的各种实施方式或方面的元件和动作可以被组合以提供进一步的实施例或方面。本文所讨论的方法的动作可以按任何顺序适当地进行。此外，在此所讨论的方法的行为可以被串行或并行地执行。
尽管某些实施例或方面进行了描述，这些实施例或方面已仅以举例的方式提出，并且不旨在限制本公开的范围。的确，这里所描述的新方法和电路可以以各种其它形式来体现。此外，可以在不脱离本公开的精神的情况下作出本文中所描述的方法和电路的形式的变化、省略、替换。所附权利要求及其等同物意在覆盖将落入本公开的范围和精神内的这些形式或修改。因此，本发明的范围通过参照权利要求书限定。

Claims (21)

1.一种锁相环PLL，包括多频带振荡器、环路滤波器以及配置为存储振荡器的控制输入的存储器，其中，PLL可操作在校准模式以将来自环路滤波器的输出提供到PLL的输入，其中，PLL被配置为：
基于环路滤波器的输出获取PLL的频率控制字FCW，环路滤波器的输出基于由振荡器响应于振荡器的第一频带的第一控制输入阈值产生的频率；
在相邻所述第一频带的振荡器的第二频带产生对应于所述FCW的频率；以及
识别第二控制输入，使振荡器产生对应于所述FCW的所述频率，并在所述存储器中存储所述第二控制输入。
2.如权利要求1所述的PLL，其中所述环路滤波器被配置以在PLL的操作的正常模式中为所述振荡器提供粗控制输入和精细控制输入。
3.如权利要求2所述的PLL，其中，第一控制输入阈值是所述振荡器的精细控制输入。
4.如权利要求1所述的PLL，其中，所述PLL被配置为对振荡器的每个频带依次执行获取、产生、识别和存储。
5.如权利要求1所述的PLL，其中，在获取所述FCW之前，PLL被进一步配置以将控制输入设置为所述第一控制输入阈值。
6.如权利要求1所述的PLL，其中，对于振荡器的每个频带，PLL被进一步配置为在所述存储器中存储另外的控制输入，该另外的控制输入在振荡器的另一相邻带产生所述FCW。
7.如权利要求1所述的PLL，其中，所述PLL是数字锁相环，该振荡器是数控振荡器(DCO)，其配置成接收粗数字控制输入和精细数字控制输入，所述第一控制输入阈值是精细数字控制输入。
8.一种频率调制连续波FMCW雷达设备，其包括配置为产生频率斜波信号的频率斜波发生器，以及被配置为发送和接收所述频率斜波信号的收发器，频率斜波发生器具有锁相环PLL，所述PLL包括多频段振荡器、环路滤波器以及配置为存储振荡器的控制输入的存储器，其中，所述PLL可操作在校准模式下以将来自环路滤波器的输出提供到PLL的输入，其中所述PLL被配置为：
基于环路滤波器的输出获取PLL的频率控制字FCW，环路滤波器的输出基于由振荡器响应于振荡器的第一频带的第一控制输入阈值产生的频率；
在相邻所述第一频带的振荡器的第二频带产生对应于所述FCW的频率；
识别第二控制输入，使振荡器产生对应于所述FCW的频率，并在所述存储器中存储所述第二控制输入。
9.如权利要求8所述的FMCW雷达设备，其中，所述环路滤波器被配置以在PLL的操作的正常模式中为所述振荡器提供粗控制输入和精细控制输入。
10.如权利要求9所述的FMCW雷达设备，其中，所述第一控制输入阈值是所述振荡器的精细控制输入。
11.如权利要求8所述的FMCW雷达设备，其中，所述PLL被配置为对于振荡器的每个频带依次执行获取、产生、识别和存储。
12.如权利要求8所述的FMCW雷达设备，其中，在获取所述FCW之前，PLL被进一步配置以将振荡器的控制输入设置为所述第一控制输入阈值。
13.如权利要求8所述的FMCW雷达设备，其中，对于振荡器的每个频带，PLL被进一步配置为在所述存储器中存储另外的控制输入，该另外的控制输入在振荡器的另一相邻带产生所述FCW。
14.如权利要求8所述的FMCW雷达设备，其中，所述PLL是数字PLL，所述振荡器是数控振荡器(DCO)，其构造成接收粗数字控制输入和精细数字控制输入，所述第一控制输入阈值是精细数字控制输入。
15.一种车辆，包括权利要求8的频率调制连续波FMCW雷达设备。
16.一种用于包含多频带振荡器的锁相环PLL的频率校正方法，该方法包括：
在PLL的存储器中提供查找表，以存储振荡器的控制输入；
连接PLL的输入与PLL的环路滤波器的输出；
基于环路滤波器的输出获取PLL的频率控制字FCW，环路滤波器的输出基于由振荡器响应于振荡器的第一频带的第一控制输入阈值产生的频率；和
在相邻所述第一频带的振荡器的第二频带上，产生对应于所述FCW的频率；和
识别第二控制输入，使得振荡器产生对应于所述FCW的所述频率，并在所述存储器中存储所述第二控制输入。
17.如权利要求16所述的方法，其中，所述振荡器被配置为接收粗调控制输入和精细控制输入端，所述第一控制输入阈值是精细控制输入。
18.如权利要求16所述的方法，进一步包括，在所述获取FCW之前，将控制输入设置为所述第一控制输入阈值。
19.如权利要求16所述的方法，其中，对于振荡器的每个频带依次执行所述获取、产生、识别和存储。
20.如权利要求16所述的方法，进一步包括：对于振荡器的每个频带，在所述查找表中存储另外的控制输入，该另外的控制输入在所述振荡器的另一相邻带产生所述FCW。
21.如权利要求16所述的方法，其中，所述PLL是数字锁相环，该振荡器是数控振荡器(DCO)，以及所述方法包括：接收粗数字控制输入和精细数字控制输入，所述第一控制输入阈值是精细数字控制输入。
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