CN101819556A

CN101819556A - 一种信号处理板

Info

Publication number: CN101819556A
Application number: CN201010135630A
Authority: CN
Inventors: 江培华; 赖永青; 陶青长; 王胜勇
Original assignee: Beijing Jingwei Hirain Tech Co Ltd
Current assignee: Beijing Runke General Technology Co Ltd
Priority date: 2010-03-26
Filing date: 2010-03-26
Publication date: 2010-09-01
Anticipated expiration: 2030-03-26
Also published as: CN101819556B

Abstract

本发明提供了一种信号处理板，包括：多个FPGA处理节点，多个FPGA处理节点通过互连总线按全连通的拓扑结构互连，该互连总线用于传输高速数据信号；FPGA主控模块，通过共享总线与多个FPGA处理节点互连，该共享总线用于传输控制信号；PCI接口模块，通过局部总线与FPGA主控模块相连；时钟模块，与FPGA主控模块相连，并由主控模块控制，用于提供信号处理板的工作时钟；电源模块，用于提供信号处理板所需电压。该信号处理板的多个FPGA处理节点的拓扑结构灵活，可以根据具体的应用而进行互联结构重构。

Description

一种信号处理板

技术领域

本发明涉及数字信号处理领域，具体而言，涉及一种信号处理板。

背景技术

在数字信号处理领域，传统的划分方法是：专用的DSP(DigitalSignal Processing，数字信号处理器)芯片成本低、算法灵活、功能强，是一种通用信号处理器，主要用于数据计算；而FPGA(FieldProgrammable Gate Array，现场可编程门阵列)芯片实时性好、时序控制能力强，多用于系统控制。

由于DSP是用软件来实现数据处理的，其在数据吞吐量大、实时性要求高的场合可能满足不了应用的需求。随着FPGA技术的发展，FPGA内接口，算法资源日趋丰富，FPGA向DSP领地逐渐渗透。基于DSP的FPGA(如Xilinx公司的Virtex-5LXT和SXT系列FPGA内部已集成了丰富的数字信号处理软核和硬核，具有强大的数字信号处理能力)在某些信号处理应用中已经显示了巨大的吞吐量优势，随着高级合成工具如Simulink(The MathWorks公司提供的一个用于对动态系统进行多域建模和模型设计的平台)区块图合成的广泛应用，用FPGA实现信号处理已经变得非常方便灵活。

多FPGA系统的关键是如何将多片FPGA按照某种拓扑结构连接在一起以实现预定的功能，使其具有较高的集成度和运算速度。设计多FPGA系统的一个重要步骤是决定FPGA间的互联拓扑结构，这对系统的总体性能有很大影响。常见的FPGA互联结构有以下两种：总线型和星型结构。星型结构具有如下特点：结构和控制简单，便于建网和管理；其缺点是成本高、可靠性较低、资源共享能力较差。总线型结构是将各个FPGA节点均挂在一条总线上，总线结构的特点是：结构简单，可扩充性好，但是维护难，分支节点故障查找难。以上两种互联结构都存在拓扑结构灵活性较差的缺点，不能根据具体的应用而进行互联结构重构。

发明内容

本发明所要解决的技术问题是提供一种信号处理板，该信号处理板的多个FPGA处理节点的拓扑结构灵活，可以根据具体的应用而进行互联结构重构。

为了解决上述技术问题，本发明提供了一种信号处理板，该信号处理板包括：多个FPGA处理节点，多个FPGA处理节点通过互连总线按全连通的拓扑结构互连，该互连总线用于传输数据信号；FPGA主控模块，通过共享总线与多个FPGA处理节点互连，该共享总线用于传输控制信号；PCI(Peripheral Component Interconnect，外设部件互连)接口模块，通过局部总线与FPGA主控模块相连；时钟模块，与FPGA主控模块相连，并由主控模块控制，用于提供信号处理板的工作时钟；电源模块，用于提供信号处理板所需电压。

进一步地，FPGA处理节点通过共享总线仲裁。

进一步地，FPGA处理节点通过基于LVDS(Low-VoltageDifferential Signaling，低压差分信号)差分线的自定义接口进行板内互连，以及与板外实现互连。

进一步地，FPGA处理节点挂载有DDRII-SDRAM(Double DataRate 2 Synchronous Dynamic Random Access Memory，基于第二代双倍速率内存技术的同步动态随机存取存储器)存储器或DDRII-SRAM(Double Data Rate 2 Static Random Access Memory，基于第二代双倍速率内存技术的静态随机存储器)存储器。

进一步地，FPGA处理节点以以下中的一种配置方式进行配置：上位机配置，上位机将FPGA的配置文件经PCI接口模块传送至FPGA主控模块，并由FPGA主控模块对多个FPGA处理节点进行SelectMap(一种FPGA并行配置模式)配置；NOR Flash加载，上位机通过FPGA主控模块将配置数据写入NOR Flash中，上电后由FPGA主控模块读取NOR Flash中的配置数据，并通过多个FPGA处理节点的SelectMap配置接口进行配置；JTAG(Joint Test ActionGroup，联合测试行动小组)加载，用于单板调试模式。

进一步地，FPGA主控模块采用EPROM(Erasable ProgrammableRead-Only Memory，可擦除可编程只读存储器)配置方式。

进一步地，PCI接口模块采用PCI9656芯片。

进一步地，PCI接口模块支持三种传输模式：主模式、从模式和DMA(Direct Memory Access，直接存储器访问)模式。

进一步地，时钟模块可以采用板上晶振提供的时钟，还可以采用通过CPCI(Compact Peripheral Component Interconnect，紧凑型外设组件互连标准)接插件进来的外时钟。

进一步地，多个FPGA处理节点为六个。

本发明具有以下有益效果：

1.本发明FPGA处理节点之间的高速互连总线采用全连通的拓扑连接方式，使得用户可以根据不同任务处理的特点，构成不同的网络结构，实现了多个FPGA处理节点之间拓扑结构的灵活性；同时，用户也可以根据具体的应用配置FPGA系统的大小，以便有效地利用FPGA，降低成本。

2.本发明的信号处理板包括两套总线，即基于全连通拓扑结构的高速互连总线和低速共享总线。这样的设计使得高速数据传输和低速控制信息传输的通道分离，简化了上层通信协议设计的难度，便于系统的开发使用。

3.本发明的信号处理板采用了全FPGA系统架构，即1片FPGA作为主控，其他多片FPGA作为数据处理节点。这样的架构有如下优点：用硬件实现数据处理，实时性好，时序控制能力强，处理能力强，板内和板间的数据传输带宽大，接口形式灵活多样。

4.本发明采用了各节点硬件结构复制技术：多个FPGA处理节点的主要硬件构成基本相同，使得其结构容易扩展，功能配置灵活，具有良好的可维护性，同时，降低了信号板的设计难度。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了根据本发明优选实施例的信号处理板的功能模块原理框图；

图2示出了根据本发明优选实施例的信号处理板的FPGA处理节点间的连接示意图；

图3示出了根据本发明优选实施例的信号处理板的FPGA处理节点主从式拓扑结构的结构框图；

图4示出了根据本发明优选实施例的信号处理板的FPGA处理节点并行式拓扑结构的结构框图；

图5示出了根据本发明优选实施例的信号处理板的共享总线结构示意图；

图6示出了根据本发明优选实施例的信号处理板的FPGA配置示意图。

具体实施方式

下面将参考附图并结合实施例，来详细说明本发明。

图1示出了根据本发明优选实施例的信号处理板的功能模块原理框图，如图1所示，本实施例的信号处理板是采用标准CPCI总线结构的多FPGA高速信号处理板，其包括：一个电源模块、一个时钟模块、六个FPGA处理节点、一个FPGA主控模块和一个PCI接口模块。

信号处理板采用的是全FPGA结构，共采用七片FPGA芯片，其中一片FPGA作为FPGA主控模块，FPGA主控模块是整个信号板的主控设备，它的功能包括：(1)PCI时序接口，实现PCI从模式和PCI主模式访问；(2)各个FPGA处理节点配置接口，实现上位机对各个处理节点FPGA的配置下载；(3)共享总线仲裁；(4)Flash时序接口。另外六片FPGA均作为信号处理节点，6个FPGA处理节点均采用Xilinx公司的高端系列FPGA芯片，FPGA芯片内集成了丰富的乘法器，为雷达、抗干扰等实时、高速信号处理提供可靠保障。由于采用了多片FPGA，使得信号处理板具有强大的计算能力。这种全FPGA的系统架构有如下优点：用硬件实现数据处理，实时性好，处理能力强，时序控制能力强。

六个FPGA处理节点之间的高速互连总线采用全连通的拓扑结构，使得用户可以根据不同任务处理的特点，构成不同的网络结构，如一主多从的星型拓扑系统，又如多FPGA并行系统。用户也可以根据具体的应用配置FPGA系统的大小，以便有效地利用FPGA，降低成本。

信号处理板的板内、板间均通过基于LVDS差分线的高速自定义接口实现大带宽数据传输，单通道可实现800MBps的高速传输速率。FPGA处理节点1和FPGA处理节点6又可作为板间互连的收发节点，分别通过J3和J5实现板间大带宽的数据传输(J1～J5为CPCI接插件，通常J1～J2上是CPCI总线，J3～J5上是自定义总线)。

信号处理板的七片FPGA之间有一条共享总线，使得低速控制信号与高速数据信号通道分离。共享总线将7片FPGA进行互连，用于FPGA之间传输低速率的控制信号，如上位机通过CPCI总线传输过来的控制信息，以及FPGA主控模块下传的低速数据流。

每个FPGA处理节点上挂有用来保存运算数据和参数的大容量存储器，例如，可外挂DDRII-SDRAM存储器或DDRII-SRAM存储器。如图1所示，在本实施例中，FPGA处理节点1外挂有512MB的DDRII-SDRAM存储器，DDRII-SDRAM接口的数据位宽为32位，工作频率可达333MHz，访问速率为5.3GBps；其余的5个FPGA处理节点，每片外接两片DDRII-SRAM存储器，其中每片容量为8MB，最高访问速率达333MHz×2×36bps，完全可以满足高吞吐率的要求。

PCI接口模块采用的是PLX公司的PCI专用接口芯片PCI9656。PCI9656是一款高性能PCI加速器，PCI9656接口支持64bit/66MHz、64bit/33MHz、32bit/66MHz和32bit/33MHz四种模式，局部端为32bit/66MHz总线协议。本PCI接口模块支持3种传输模式：主模式、从模式和DMA模式。

时钟模块用于管理系统工作的时钟，用户根据具体需求可以选择是使用板上晶振提供的时钟，还是通过J3或J5进来的外时钟。

电源模块用于向板上的各功能模块提供工作电压。

本信号处理板可以通过Xilinx公司提供的ISE(Xilinx公司提供的FPGA的设计工具)或者System Generator(Xilinx公司提供的一种系统级建模工具)等开发工具进行FPGA逻辑的开发和调试。

图2示出了根据本发明优选实施例的信号处理板的FPGA处理节点间的连接示意图。如图2所示，信号处理板上FPGA处理节点之间通过基于LVDS差分线的高速自定义接口实现板内的高速互连。FPGA处理节点之间互连的差分信号线共10对，包括8对差分数据线和2对控制信号线。每两个处理节点间的数据传输带宽可达到800MBps。

图3示出了根据本发明优选实施例的信号处理板的FPGA处理节点主从式拓扑结构的结构框图。信号处理板的6个FPGA处理节点之间通过源同步接口实现全连通的网络，该网络能够提供任意两个FPGA处理节点之间的连接，即在某一输入和输出间可以不受影响地实现组合连接。这样用户可以根据不同的应用需求来实现多种拓扑结构。如图3所示，数据经背板总线输入本信号处理板，FPGA处理节点6先对数据进行一级处理，然后通过高速互连接口将数据分发给FPGA处理节点2、3、4、5，FPGA处理节点2、3、4、5对数据进行二级处理，并最终将数据传输给FPGA处理节点1，FPGA处理节点1将对数据进行最后处理，并通过PCI接口将处理结果上传给上位机。FPGA处理节点1和FPGA处理节点6与其它FPGA处理节点之间就形成一种主从关系。

图4示出了根据本发明优选实施例的信号处理板的FPGA处理节点并行式拓扑结构的结构框图。如图4所示，6个FPGA处理节点之间通过高速互连接口进行依次连接，同时，6个FPGA处理节点还共享外围总线，通过外围共享总线，实现与上位机之间的通信。图4所示的6个FPGA处理节点是完全并行的。

图5示出了根据本发明优选实施例的信号处理板的共享总线结构示意图。如图5所示，信号处理板内除高速互连总线外，还有一条共享总线。共享总线采用总线型结构将7片FPGA进行互连。共享总线用于FPGA之间传输低速率的控制信号，这些控制信息包括上位机通过PCI接口传输过来的控制信息以及FPGA控制模块下传的低速数据流等。FPGA控制模块是共享总线的主控者，对共享总线进行仲裁，各个FPGA处理节点在使用共享总线之前，必须先向FPGA主控模块申请总线所有权，操作完成之后，FPGA处理节点必须释放总线所有权。

图6示出了根据本发明优选实施例的信号处理板的FPGA配置示意图。信号处理板各个FPGA的配置方案如下：FPGA主控模块中的FPGA采用标准的EPROM配置方式。而各个FPGA处理节点的FPGA配置电路采用FPGA主控模块+NOR Flash来实现。其具体的配置如图6所示。FPGA处理节点配置方式包括上位机配置、NOR Flash加载和JTAG加载三种方式。上电后默认为NOR Flash加载。用户可以通过上位机配置方式改变其配置数据流，即用户把FPGA的配置文件经PCI接口传送到FPGA主控模块，并由它主控完成对各个FPGA处理节点的SelectMap(一种FPGA并行配置模式)配置。在NOR Flash配置模式下，首先上位机通过FPGA主控模块将配置数据写入NOR Flash中，上电后由FPGA主控模块读取NOR Flash中的配置数据，通过待配置FPGA的SelectMap配置接口完成FPGA程序的配置；JTAG加载用于单板调试模式，JTAG加载还支持JTAG链的板外访问，即板内JTAG链由CPCI的J5引出，这样通过与之相连的板外JTAG口便能找到板内的JTAG链，这样便于系统集成调试。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种信号处理板，其特征在于，包括：

多个FPGA处理节点，所述多个FPGA处理节点通过互连总线按全连通的拓扑结构互连，该互连总线用于传输数据信号；

FPGA主控模块，通过共享总线与所述多个FPGA处理节点互连，该共享总线用于传输控制信号；

PCI接口模块，通过局部总线与所述FPGA主控模块相连；

时钟模块，与所述FPGA主控模块相连，并由主控模块控制，用于提供所述信号处理板的工作时钟；

电源模块，用于提供所述信号处理板所需电压。

2.根据权利要求1所述的信号处理板，其特征在于，所述FPGA处理节点通过所述共享总线仲裁。

3.根据权利要求1所述的信号处理板，其特征在于，所述FPGA处理节点通过基于LVDS差分线的自定义接口进行互连。

4.根据权利要求1所述的信号处理板，其特征在于，所述FPGA处理节点挂载有DDRII-SDRAM存储器或DDRII-SRAM存储器。

5.根据权利要求1所述的信号处理板，其特征在于，所述FPGA处理节点以以下中的一种配置方式进行配置：

上位机配置，上位机将FPGA的配置文件经PCI接口模块传送至所述FPGA主控模块，并由所述FPGA主控模块对所述多个FPGA处理节点进行SelectMap配置；

NOR Flash加载，所述上位机通过所述FPGA主控模块将配置数据写入NOR Flash中，上电后由所述FPGA主控模块读取所述NOR Flash中的所述配置数据，并通过所述多个FPGA处理节点的SelectMap配置接口进行配置；JTAG加载，用于单板调试模式。

6.根据权利要求1所述的信号处理板，其特征在于，所述FPGA主控模块采用EPROM配置方式。

7.根据权利要求1所述的信号处理板，其特征在于，所述PCI接口模块采用PCI9656芯片。

8.根据权利要求7所述的信号处理板，其特征在于，所述PCI接口模块支持三种传输模式：主模式、从模式和DMA模式。

9.根据权利要求1所述的信号处理板，其特征在于，所述时钟模块可以采用板上晶振提供的时钟，还可以采用通过CPCI接插件提供的外时钟。

10.根据权利要求1所述的信号处理板，其特征在于，所述多个FPGA处理节点为六个。