CN102622191B - 一种高速海量存储板 - Google Patents
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Abstract
本发明实施例公开了一种高速海量存储板，包括存储板单板，存储板单板上设置有：现场可编程门阵列FPGA主控节点、FPGA传输节点、FPGA控制节点以及NAND Flash芯片阵列组；其中：FPGA主控节点、FPGA传输节点以及FPGA控制节点之间均通过SERDES高速互连总线相连；FPGA控制节点的数量为多个，每一个FPGA控制节点连接多组NAND Flash芯片阵列组；每组NAND Flash芯片阵列组包含多片NAND Flash芯片；FPGA主控节点通过外部周边元件扩展PCI接口与外部PCI设备连接。本发明的存储板能够满足对存储板高速，大容量的需求。
Description
技术领域
本发明涉及数字信号处理领域，尤其涉及一种高速海量存储板。
背景技术
随着数据存储技术的发展，对存储板高速，大容量的需求越来越急迫。目前市场上存在基于NAND Flash芯片的存储板，但由于其拓扑结构、传输方式及控制芯片等技术制约了单板容量和存储带宽，因此研制一种高速海量的存储板，以满足对存储板高速，大容量的需求成为本领域技术人员亟需完成的任务。
发明内容
有鉴于此，本发明目的在于提供一种高速海量存储板，以满足对存储板高速，大容量的需求。
为实现上述目的，本发明提供如下技术方案：
一种高速海量存储板，包括存储板单板，所述存储板单板上设置有：
现场可编程门阵列FPGA主控节点、FPGA传输节点、FPGA控制节点以及NAND Flash芯片阵列组；
其中：
所述FPGA主控节点、所述FPGA传输节点以及所述FPGA控制节点之间均通过SERDES高速互连总线相连；
所述FPGA控制节点的数量为多个，每一个所述FPGA控制节点连接多组所述NAND Flash芯片阵列组；
每组所述NAND Flash芯片阵列组包含多片NAND Flash芯片；
所述FPGA主控节点通过外部周边元件扩展PCI接口与外部PCI设备连接。
优选的，在上述存储板中，所述FPGA主控节点的数量为1个，所述FPGA传输节点的数量为1个，所述FPGA控制节点的数量为2个，其中：
每1个所述FPGA控制节点与8组所述NAND Flash芯片阵列组相连；
每组所述NAND Flash芯片阵列组包含8片NAND Flash芯片。
优选的，在上述存储板中，所述FPGA主控节点与每个所述FPGA控制节点通过1路SERDES高速互连总线相连；
所述FPGA传输节点与每个所述FPGA控制节点通过5路SERDES高速互连总线相连；
所述FPGA主控节点至少通过2路SERDES高速互连总线与所述FPGA传输节点相连。
优选的，在上述存储板中，每组所述NAND Flash芯片阵列组中的多片NAND Flash芯片共享控制总线和按位扩展数据总线。
优选的，在上述存储板中，所述FPGA传输节点挂载有基于四倍数据率内存技术的静态存取存储器QDR-SRAM以及基于第三代双倍速率内存技术的同步动态随机存取存储器DDR 3SDRAM。
优选的，在上述存储板中，所述FPGA主控节点采用可擦除可编程只读存储器EPROM配置方式。
优选的，在上述存储板中，所述FPGA传输节点与每个所述FPGA控制节点通过5路SERDES高速互连总线相连，其中：
连接所述FPGA传输节点与每个所述FPGA控制节点的所述5路SERDES高速互连总线中的4路SERDES高速互连总线用于传输所述外部PCI设备与所述NAND Flash芯片之间待传输的数据，另外1路SERDES高速互连总线用于传输NAND Flash芯片的命令字以及状态信息。
优选的，在上述存储板中，连接所述FPGA主控节点与所述FPGA传输节点的所述2路SERDES高速互连总线中的1路SERDES高速互连总线用于传输所述PCI与所述NAND Flash芯片之间待传输的数据，另外1路SERDES高速互连总线用于传输2个所述FPGA控制节点命令字以及状态信息。
优选的，在上述存储板中，每个所述FPGA控制节点均挂载有串行外设接口SPI Flash。
优选的，在上述存储板中，所述FPGA主控节点还通过COM BUS总线与所述FPGA传输节点相连。
本发明各FPGA节点之间通过SERDES高速互连总线进行通信，SERDES技术有以下优点：其线速范围为1Gbps～12Gbps，有效负载范围为0.8～10Gb，适用于高速，大容量数据的传输系统。本发明通过PCI接口以及各FPGA节点之间的SERDES高速互连总线实现大带宽数据的传输。
本发明包含多组NAND Flash芯片阵列组，NAND Flash芯片阵列组由FPGA控制节点控制，每组NAND Flash芯片阵列组包含多片NAND Flash芯片。Flash是一种新兴的半导体存储器件，其具有非易失性，掉电数据不丢失，可靠性高，功耗小，寿命长，密度大，成本低等一系列优良特点，NAND Flash类型的存储器具有极高的单元密度，且写入擦除速度快，另外它还具有扩展性强、低成本、低功耗等优点。本发明的存储板载有多片NAND Flash芯片，其可以兼容多种容量的NAND Flash芯片，因此，本发明的存储板可达到存储大容量数据的目的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例所提供的存储板的第一结构示意图；
图2为本发明实施例所提供的存储板的第二结构示意图；
图3为本发明实施例所提供的存储板FPGA节点之间的互连结构示意图；
图4为本发明实施例所提供的存储板FPGA控制节点与NAND Flash芯片阵列组内接口示意图；
图5为本发明实施例所提供的存储板FPGA控制节点与NAND Flash芯片的引脚连接示意图；
图6为本发明实施例所提供的存储板NAND Flash芯片阵列组按die划分的拓扑图。
具体实施方式
为了引用和清楚起见，下文中使用的简写或缩写总结如下：
FPGA：Field Programmable Gate Array，现场可编程门阵列；
LVDS：Low Voltage Differential Signaling，低压差分信号；
QDR-SRAM：Quad Data Rate Static Random Access Memory，基于四倍数据率内存技术的静态存取存储器；
DDR3 SDRAM：Double Data Rate 3 Synchronous Dynamic Random AccessMemory，基于第三代双倍速率内存技术的同步动态随机存取存储器；
Flash：闪存；
SPI Flash：Serial Peripheral Interface Flash，串行接口闪存；
JTAG：Joint Test Action Group，联合测试行动小组；
EPROM：Erasable Programmable Read-Only Memory，可擦除可编程只读存储器；
DMA：Direct Memory Access，直接存储器访问；
SERDES：高速互连总线；
PCI：Peripheral Component Interconnect，外部周边元件扩展；
CPCI：Compact Peripheral Component Interconnect，紧凑型PCI。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例公开了一种高速海量存储板，以满足对存储板高速，大容量的需求。
图1示出了上述存储板的第一结构示意图，包括存储板单板，存储板单板上设置有：
现场可编程门阵列FPGA主控节点、FPGA传输节点、FPGA控制节点以及NAND Flash芯片阵列组；
其中：
FPGA主控节点、FPGA传输节点以及FPGA控制节点之间均通过SERDES高速互连总线相连；
FPGA控制节点的数量为多个，每一个所述FPGA控制节点连接多组NAND Flash芯片阵列组；
每组NAND Flash芯片阵列组包含多片NAND Flash芯片；
FPGA主控节点通过外部周边元件扩展PCI接口与外部PCI设备连接。
本发明各FPGA节点之间通过SERDES高速互连总线进行通信，SERDES技术有以下优点：其线速范围为1Gbps～12Gbps，有效负载范围为0.8～10Gb，适用于高速，大容量数据的传输系统。本发明通过各FPGA节点之间的SERDES高速互连总线、以及PCI接口实现大带宽数据的传输。
本发明包含多组NAND Flash芯片阵列组，NAND Flash芯片阵列组由FPGA控制节点控制，每组NAND Flash芯片阵列组包含多片NAND Flash芯片。Flash是一种新兴的半导体存储器件，其具有非易失性，掉电数据不丢失，可靠性高，功耗小，寿命长，密度大，成本低等一系列优良特点，NAND Flash类型的存储器具有极高的单元密度，且写入擦除速度快，另外它还具有扩展性强、低成本、低功耗等优点，因此NAND Flash芯片常应用于大容量的存储系统中。本发明的存储板载有多片NAND Flash芯片，其可以兼容多种容量的NAND Flash芯片，因此，本发明的存储板可达到存储大容量数据的目的。
另外，本发明的存储板单板的结构还有以下优点：第一，它既能够进行完全并行操作，实现超大带宽读写，又能根据实际情况进行交错读写，在满足带宽需求的情况下灵活配置，节省资源。第二，有利于布线及电气功能的实现，还不易出现信号不完整性问题。
参考图2，图2示出了上述存储板的第二结构示意图。
存储板单板包含1个FPGA主控节点、1个FPGA传输节点、2个FPGA控制节点，以及16组NAND Flash芯片阵列组。2个FPGA控制节点分别为第一FPGA控制节点与第二FPGA控制节点。其中第一FPGA控制节点与第二FPGA控制节点分别与8组NAND Flash芯片阵列组相连。每组NAND Flash芯片阵列组包含8片NAND Flash芯片。本发明的存储板载有128片NANDFlash芯片，其可以兼容单片容量为1GB、2GB、4GB、8GB或16GB的NANDFlash芯片，因此，本发明的存储板最高可达到2T的存储容量。
FPGA主控节点与每个FPGA控制节点通过1路SERDES高速互连总线相连；FPGA传输节点与每个FPGA控制节点通过5路SERDES高速互连总线相连；FPGA主控节点至少通过2路SERDES高速互连总线与FPGA传输节点相连。
FPGA传输节点挂载有四倍数据率内存技术的静态存取存储器QDR-SRAM以及基于第三代双倍速率内存技术的同步动态随机存取存储器DDR 3SDRAM。QDR-SRAM与DDR 3SDRAM用于高速数据的缓存，其中，QDR-SRAM的访问速度可以达到2.4Gbps；DDR 3SDRAM的数据位宽为16位，工作频率为333MHz，访问速度为2.6Gbps。
FPGA主控节点采用可擦除可编程只读存储器EPROM配置方式。PCI接口模块由FPGA主控节点实现，PCI接口模块支持3种传输模式，分别为主模式、从模式和DMA模式。
本发明存储板单板上J1～J5为CPCI接插件，通常J1～J2上是CPCI总线，J3～J5上是自定义总线。本实施例在J3和J5上共设计了4组基于低压差分信号LVDS差分线的接口，J3和J5上分别有2组，其中每组接口的速度能达到1.6Gbps；在J4上设计了8路SERDES总线，其中单路传输速率能达到3.125Gbps。
该存储板的工作方式如下：
该存储板的FPGA控制节点和传输节点可以用以下三种配置方式中的一种进行配置：
第一种配置方式：上位机配置，上位机可以为外部PCI设备，上位机将FPGA的配置文件经CPCI总线传送至FPGA主控节点，并由FPGA主控节点对2个FPGA控制节点及1个FPGA传输节点进行配置。
第二种配置方式：NOR Flash配置，上位机通过FPGA主控节点将配置数据写入NOR Flash中，上电后由FPGA主控模块读取NOR Flash中的配置数据，对2个FPGA控制节点及1个FPGA传输节点进行配置。
第三种配置方式：JTAG配置，用于存储板单板调试模式，单板调试用于存储板单板的自测试。
参考图3，图3示出了上述存储板FPGA节点之间的互连结构示意图。
FPGA传输节点通过5路SERDES高速互连总线与FPGA控制节点相连，其中：5路SERDES高速互连总线中的4路SERDES高速互连总线用于传输传输PCI与NAND Flash芯片阵列组之间待传输的数据，另外1路SERDES高速互连总线用于传输NAND Flash芯片的命令字以及NAND Flash芯片的状态信息。
连接FPGA主控节点与FPGA传输节点的2路SERDES高速互连总线中的1路SERDES高速互连总线用于传输PCI与NAND Flash芯片之间待传输的数据，另外1路SERDES高速互连总线用于传输2个所述FPGA控制节点命令字以及状态信息。
具体的，存储板单板上的FPGA传输节点与2个FPGA控制节点之间分别设计5路SERDES高速互连总线，单路SERDES总线传输速率为3.125Gbps。其中4路SERDES总线用于传输外部PCI设备与NAND Flash芯片之间待传输的数据，其传输速率为3.125×4Gbps；另外1路SERDES高速互连总线用于传输NAND Flash芯片的命令字以及状态信息。
FPGA主控节点与2个FPGA控制节点之间分别设计有1路SERDES高速互连总线，其用来传输PCI命令字和FPGA控制节点的状态信息。
FPGA传输节点与2个FPGA控制节点间还分别设计了4路LVDS差分线，其中的2路LVDS差分线为冗余设计，用于备份；另外2路LVDS差分线中的1路用于传输参考时钟，1路用于传输全局复位信号。4路LVDS差分线极大的方便了系统的同步设计。
本发明存储板上FPGA节点之间的采用SERDES高速互连总线进行互连，基于多路SERDES高速互连总线，数据传输通道以及命令字、状态传输通道互相独立，命令字和数据能够分别传输，命令字和数据分别传输的结构能够提高传输效率。另外，本发明存储板的各FPGA节点提供有用于SERDES高速互连总线传输的专用引脚，因此FPGA节点芯片占用的引脚数少，能够节省通用I/O资源。
参考图4，图4示出了上述存储板FPGA控制节点与NAND Flash芯片阵列组内接口示意图。组内8片NAND Flash共享控制总线，数据总线按位扩展成64bit。
参考图5，图5示出了上述存储板FPGA控制节点与NAND Flash芯片的引脚连接示意图。
参考图6，图6示出了上述存储板NAND Flash芯片阵列组按die划分的拓扑图。
每片NAND Flash芯片具有4个片选信号，每个片选信号控制一个die，即每片NAND Flash芯片可划分为4个die，die为每个片选信号控制的NANDFlash芯片的区间。由图5可知组内8片NAND Flash芯片共享控制总线，即FPGA控制节点的一条数据线同时连接到8片NAND Flash芯片的控制管脚上，也即一条数据线同时控制8片NAND Flash芯片，也就是说一个片选信号控制同时控制8片NAND Flash芯片的同一个die。这样的结构使得并行结构最大化，同时实现NAND Flash芯片阵列组内的并行和组间的并行，易于交织操作的实现，大幅度地提高了NAND Flash芯片阵列的写和擦除操作的访问带宽。
在本发明的上述存储板的所有实施例中，每个FPGA控制节点均挂载有串行外设接口SPI Flash，SPI Flash用于管理NAND Flash芯片的坏块。
坏块的管理是NAND Flash芯片控制的一大难点，本发明采用外挂SPIFlash，其存储NAND Flash芯片的地址信息，可以节省FPGA控制节点的RAM资源，同时SPI Flash与FPGA控制节点的接口形式简单，交互方便，便于NAND Flash芯片地址信息的加载与更新。
另外，在本发明的上述存储板的所有实施例中，FPGA主控节点与FPGA传输节点之间还设计了COM_BUS总线，用于上电自检或作为其他信息交互的接口。
在本发明的上述存储板的所有实施例中，高速海量存储板中的存储板单板可以采用标准6U的CPCI版型，其为一款基于CPCI协议标准的通用数据存储板单板，FPGA芯片可以采用Xilinx公司的高端系列FPGA芯片。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (9)
1.一种高速海量存储板，包括存储板单板，其特征在于，所述存储板单板上设置有：
现场可编程门阵列FPGA主控节点、FPGA传输节点、FPGA控制节点以及NAND Flash芯片阵列组；
其中：
所述FPGA主控节点、所述FPGA传输节点以及所述FPGA控制节点之间均通过SERDES高速互连总线相连；
所述FPGA控制节点的数量为多个，每一个所述FPGA控制节点连接多组所述NAND Flash芯片阵列组；
每组所述NAND Flash芯片阵列组包含多片NAND Flash芯片；
所述FPGA主控节点通过外部周边元件扩展PCI接口与外部PCI设备连接；
所述FPGA主控节点的数量为1个，所述FPGA传输节点的数量为1个，所述FPGA控制节点的数量为2个，其中：
每1个所述FPGA控制节点与8组所述NAND Flash芯片阵列组相连；
每组所述NAND Flash芯片阵列组包含8片NAND Flash芯片，每组所述NAND Flash芯片阵列组内8片NAND Flash芯片共享控制总线。
2.如权利要求1所述的存储板，其特征在于，所述FPGA主控节点与每个所述FPGA控制节点通过1路SERDES高速互连总线相连；
所述FPGA传输节点与每个所述FPGA控制节点通过5路SERDES高速互连总线相连；
所述FPGA主控节点至少通过2路SERDES高速互连总线与所述FPGA传输节点相连。
3.如权利要求1所述的存储板，其特征在于，每组所述NAND Flash芯片阵列组中的多片NAND Flash芯片共享控制总线和按位扩展数据总线。
4.如权利要求1所述的存储板，其特征在于，所述FPGA传输节点挂载有基于四倍数据率内存技术的静态存取存储器QDR-SRAM以及基于第三代双倍速率内存技术的同步动态随机存取存储器DDR 3 SDRAM。
5.如权利要求1所述的存储板，其特征在于，所述FPGA主控节点采用可擦除可编程只读存储器EPROM配置方式。
6.如权利要求2所述的存储板，其特征在于，所述FPGA传输节点与每个所述FPGA控制节点通过5路SERDES高速互连总线相连，其中：
连接所述FPGA传输节点与每个所述FPGA控制节点的所述5路SERDES高速互连总线中的4路SERDES高速互连总线用于传输所述外部PCI设备与所述NAND Flash芯片之间待传输的数据，另外1路SERDES高速互连总线用于传输NAND Flash芯片的命令字以及状态信息。
7.如权利要求2所述的存储板，其特征在于，连接所述FPGA主控节点与所述FPGA传输节点的所述2路SERDES高速互连总线中的1路SERDES高速互连总线用于传输所述PCI与所述NAND Flash芯片之间待传输的数据，另外1路SERDES高速互连总线用于传输2个所述FPGA控制节点命令字以及状态信息。
8.如权利要求1-7任一项所述的存储板，其特征在于，每个所述FPGA控制节点均挂载有串行外设接口SPI Flash。
9.如权利要求8所述的存储板，其特征在于，所述FPGA主控节点还通过COM_BUS总线与所述FPGA传输节点相连。
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