CN201751899U - 一种基于闪存的高速大容量存储器 - Google Patents

Abstract

本实用新型涉及一种基于闪存的高速大容量存储器，包括主控板和设置在该主控板两侧的第一存储板和第二存储板，第一存储板和主控板、主控板和第二存储板之间分别通过第一板极连接器和第二板极连接器连接，以叠层的方式互联；本实用新型具有接口传输速度快、大大提高了用户使用时的数据实时交互性、纠错能力强，闪存使用寿命长、具有数据加密功能。对写入数据进行加密，增加数据的安全性及具有快速数据销毁功能的优点。

Description

一种基于闪存的高速大容量存储器 

技术领域

本实用新型涉及一种高速大容量存储器，尤其是一种基于闪存的高速大容量存储器。 

背景技术

随着半导体技术的发展，闪存芯片的生产制造技术越来越成熟，单芯片的容量也越来越大。由于闪存本身所具有的抗振性好、功耗低、质量轻、耐高低温恶劣环境等优点，越来越多的产品选用闪存作为存储介质。比如U盘、数码产品、硬盘等。在工业测控和军工及航天领域，由于闪存所具备的各种优点，决定了它更适合作为存储介质。目前，有基于闪存为存储介质的电子硬盘。标准尺寸的电子硬盘受结构和接口限制，速度和容量都不高。在速度上，目前最快的能做到100MByte/S的读取速度，80MByte/S的写入速度；在容量方面，受单颗芯片的容量和体积尺寸的限制，目前最大能做到128G。 

在卫星和机载的存储应用中，往往需要大容量高速的存储器。这类存储器的使用特点是顺序记录文件，不需要实现标准的文件系统，接口一般采用定制的或者标准接口，协议自定义。而且由于这些工作平台的环境很恶劣，比如振动很大，温度环境很恶劣，对存储系统要求很高。传统的存储介质采用磁存储，比如磁带。但是这类磁存储产品有着存储速度慢，容量低的缺点。尤其是现代随着微电子技术的发展，半导体器件工作速度越来越快，需要存储的数据量越来越大，传统的磁存储器已经无法满足应用的需求，即使是现在的电子硬盘，也无法满足要求，而基于闪存为介质的高速大容量存储器将会很好的解决这个问题。 

在国内，目前也出现有一些基于闪存为存储介质的大容量存储器，但是，这类产品目前存在容量低、速度慢的特点，接口速度一般不超过100MB/S，为了扩展容量，往往体积庞大，功耗很高。而且，这类产品没有或者有很简单的ECC校验功能，不能保证数据的可靠性。更重要的是，这类产品没有数据加密和快速自毁功能，这就使得用户数据的安全性无法得到保障。 

实用新型内容

本实用新型的目的为解决现有军工及工业恶劣环境中需求的大容量、高速读数据存储器的问题，采取全新的设计方法，大大提高了数据读写速度，更重要的是，具备了数据的加密和快速自毁功能，具有了更好的保密性。 

本实用新型的技术解决方案为：一种基于闪存的高速大容量存储器，其特征在于，该存储器包括主控板和设置在该主控板两侧的第一存储板和第二存储板，第一存储板和主控板、主控板和第二存储板之间分别通过第一板极连接器和第二板极连接器连接，以叠层的方式互联； 

所述主控板包括： 

PCIe通信接口管理模块，用于负责对外通信管理；该模块实现了PCIe接口的物理层、数据链路层和应用层的协议； 

以FIFO方式工作的读、写接口高速缓存模块，分别对应用户的读写操作通道； 

数据管理单元，在数据写入时把写高速缓存中的数据分配到各个通道缓存中；在数据读出时，负责向各个通道发送读取数据命令，并把数据从各个通道缓存中读出并写入到读高速缓存中；负责逻辑地址到物理地址的转换及均衡磨损调整算法； 

内部高速总线，包括一对独立的数据总线和一对独立的地址总线。数据总线包括数据写入总线和数据读出总线；地址总线包括读操作地址总线和写操作地址总线；采用这种读写分开的地址和数据总线，可以保证系统能够以全双工的方式进行数据传输，极大的提高了数据传输速率； 

板级通信接口管理单元，主要负责主控板和存储板之间的数据通信管理，包括命令交互和数据交换；物理接口采用低压差分信号LVDS进行数据传输，保证数据在通道间的高速传输；板级通信接口管理单元又分为HOST端和DEVICE端，在主控板上所实现的是HOST端； 

所述PCIe通信接口管理模块通过读、写高速缓存模块接入数据管理单元FPGA；所述数据管理单元FPGA通过内部高速总线与多个并行的通道缓存模块连接；所述通道缓存模块与板级通信接口管理单元连接； 

所述第一存储板或第二存储板包括： 

板级通信接口管理单元Device端，负责主控板的通信管理； 

接口通信管理单元LVDS负责对主控板的通信管理； 

地址管理单元，负责坏块管理，及坏块地址的地址重映射； 

命令解析单元，负责命令的解析，并向下一级单元传递新的控制命令，并监控下级模块命令执行状态； 

ECC纠检错单元，负责数据流的编解码； 

数据操作管理单元，负责数据的读写操作，并与ECC纠检错单元进行通信； 

闪存读写控制单元，负责具体每个通道的闪存阵列的管理，并产生闪存各种操作的控制时序； 

所述接口通信管理单元LVDS分别通过地址管理单元、命令解析单元和数据缓存模块接入数据操作管理单元；数据操作管理单元分别接入ECC纠检错单元和通过多个并行的阵列通道数据缓存模块接入闪存读写控制单元。 

一种芯片数据管理方法，其特殊之处在于，该方法等分芯片的操作时间周期，并以每一等分的时间作为芯片的读或写时间，在完成该一芯片的读或写操作后，立即对下一芯片进行读或写操作，依次进行，直到完成芯片的操作时间周期时，完成在该操作时间周期内的每一芯片的读或写操作，并以该操作时间周期为周期依次轮流完成对每一芯片进行读或写操作。 

一种快速的数据销毁管理方法，其特殊之处在于，该方法采用芯片所支持的交叉并行擦除命令，配合多通道并行管理方法，使所有通道内的所有芯片几乎同时执行擦除操作。 

本实用新型具有如下优点： 

1、接口传输速度快。采用高速的PCIe接口，配合内部高效的闪存读写管理方法，保证数据读写速度可达到300MB/S以上。 

2、数据读写全双工进行。独特的系统管理方法，保证用户在进行数据高速写入的同时进行高速读取，大大提高了用户使用时的数据实时交互性。 

3、纠错能力强，闪存使用寿命长。在纠解错能力上，本实用新型采用独特的编解码方法，可以对512个字节数据检查8位的随机错误，纠正4位的随机错误。配合高效独特的均衡磨损调整算法，大大的提高了闪存的使用寿命。 

4、具有数据加密功能。对写入数据进行加密，增加数据的安全性。 

5、具有快速数据销毁功能。无论多大容量，数据擦除时间不超过5S。 

附图说明

图1为本实用新型结构示意图。 

图2为本实用新型主控板设计框图。 

图3为本实用新型存储板设计框图。 

图4为闪存阵列的组织结构示意图。 

具体实施方式

由图1可看出，本实用新型由一块主控板1和两块存储板2构成，三块电路板采用板极连接器3连接，采用叠层的方式互联。其中主控板1处在中间，两块存储板2分别处在主控板1的两边。 

参见图2，主控板1由以下几个单元构成：PCIe通信接口管理模块、读写高速缓存、数据管理单元、内部高速数据总线、通道缓存和板级通信接口管理单元。 

PCIe通信接口管理模块负责对外通信管理，读写高速缓存分别对应用户的读写操作通道。数据管理单元负责在写入时，把写高速缓存的数据分配到各个通道缓存中；在数据读取时，负责向各个通道发送读取数据命令，并把数据从各个通道缓存中读出并写入到读高速缓存中。此外，数据管理单元还负责逻辑地址到物理地址的转换及均衡磨损调整算法。 

参见图3，存储板2由以下几个单元组成：板级通信接口管理单元Device端、接口通信管理单元、地址管理单元、命令解析单元、数据操作管理单元、ECC纠检错单元和闪存读写控制单元。 

接口通信管理单元负责数据对主控板1的通信管理。地址管理单元负责坏块管理，及坏块地址的地址重映射。命令解析单元负责命令的解析，并向下一级单元传递新的控制命令，并监控下级模块命令执行状态。数据操作管理单元负责数据的读写操作，并与ECC纠检错单元进行通信。ECC纠检错单元负责数据流的编解码。闪存读写控制单元负责具体每个通道的闪存阵列的管理，并产生闪存各种操作的控制时序。 

当执行读操作时，主控板1根据逻辑地址计算出实际的物理地址，这个物理地址包含存储板2的板号通道信息和存储板2内物理通道的通道号信息。主控板1命令和地址信息传递给相应的存储板2，存储板2接收到信息后，进行地址 和命令的解析。在解析地址时，有可能会发现目标地址为坏块区，这就需要重新对物理地址进行重映射。存储板2的命令解析单元就负责进行命令的解析，并向下传递解析后的时序操作命令。当相应通道的闪存读写控制单元执行完读操作，把数据写入到通道缓存中后，向数据操作管理单元反馈反馈信号。收到返回信号后，数据操作管理单元开始把通道缓存中的数据向接口高速缓存中搬移，在这个过程中，同时进行ECC的解码工作。读写接口高速缓存以FIFO方式工作，一旦里面有数据，接口管理单元开始读取数据向主控板传递数据。主控板同时可是启动外部接口管理单元向外传递数据。 

当执行读操作时，同样的，主控板1把命令传、地址和数据一起传到相应的存储板2中，存储板2收到命令后，解析成闪存读操作命令，并把命令和地址传递到相应的闪存读写控制单元，同时管理单元启动ECC纠解错单元，进行数据的编码，编码后的数据写入到通道缓存中。由闪存读写控制单元负责把数据写入到闪存芯片中去。 

需要说明的是，无论读写操作，整个数据流程都是以流水线的工作模式进行操作，这样提高整个系统的数据吞吐速度。 

在对闪存阵列内的芯片进行读写和擦除操作时，也是采用流水线操作的思路。单个闪存的写入和擦除都需要一个很长的等待时间，写入最大等待时间为700us，擦除的最大等待时间为2ms。如果在这段时间一直等待，对总线是一种极大的浪费，写入速度无法满足接口要求。因此，本实用新型也应用了一项创新的闪存流水线管理技术。 

参见图4，当对一个芯片操作完成后，立即转入下一个闪存芯片的操作，等到轮询操作完一圈回到第一次操作的闪存芯片时，该芯片上次操作的等待时间已经满足。这样依次类推，既保证每个闪存芯片的操作等待时间都满足，又保证了总线一直处于繁忙状态，极大的提高了数据吞吐速度。该方法的具体过程是：等分芯片的操作时间周期，并以每一等分的时间作为芯片的读或写时间，在完成该一芯片的读或写操作后，立即对下一芯片进行读或写操作，依次进行，直到完成芯片的操作时间周期时，完成在该操作时间周期内的每一芯片的读或写操作，并以该操作时间周期为周期依次轮流完成对每一芯片进行读或写操作。 

在执行数据销毁时，在每个通道内也是基于以上流水线处理的思路进行擦除 操作，但是由于擦除命令的写入时间非常短，所以每个通道内芯片几乎可以认为是同时执行擦除操作。而对各个通道，则完全并行擦除操作。这样从整个系统来看，所有芯片可以认为同时进行擦除操作。这样，无论有多少个芯片，所执行的擦除时间都和一个芯片的擦除时间一样。而一个闪存芯片的擦除时间是固定可计算的，不超过5s。因此，物理存储器容量有多大，全盘擦除时间都不超过5s。 

本实用新型的基于闪存为存储介质的高速大容量存储器，按照3U尺寸，容量可做到512G~4T，接口采用PCIe，数据读写速度可达300MByte/S。整个系统采用FPGA作为核心管理器件，实现了闪存的动态磨损调整算法、ECC/EDC纠错算法和坏块管理算法。支持数据读写的全双工进行，真正实现了可靠、高速和高性能。更重要的是，具有快速自毁功能，无论多大容量，全盘数据销毁时间不超过5s，具有极好的保密性。 

Claims (1)

1.一种基于闪存的高速大容量存储器，其特征在于：该存储器包括主控板和设置在该主控板两侧的第一存储板和第二存储板，第一存储板和主控板、主控板和第二存储板之间分别通过第一板极连接器和第二板极连接器连接，以叠层的方式互联；

所述主控板包括：

PCIe通信接口管理模块，用于负责对外通信管理；该模块实现了PCIe接口的物理层、数据链路层和应用层的协议；

以FIFO方式工作的读、写接口高速缓存，分别对应用户的读写操作通道；

数据管理单元，在数据写入时把写高速缓存中的数据分配到各个通道缓存中；在数据读出时，负责向各个通道发送读取数据命令，并把数据从各个通道缓存中读出并写入到读高速缓存中；负责逻辑地址到物理地址的转换及均衡磨损调整算法；

内部高速总线，包括一对独立的数据总线和一对独立的地址总线；数据总线包括数据写入总线和数据读出总线；地址总线包括读操作地址总线和写操作地址总线；采用这种读写分开的地址和数据总线，可以保证系统能够以全双工的方式进行数据传输；

板级通信接口管理单元，主要负责主控板和存储板之间的数据通信管理，包括命令交互和数据交换；其物理接口采用低压差分信号(LVDS)进行数据传输，板级通信接口管理单元又分为HOST端和DEVICE端，在主控板上所实现的是HOST端；

所述PCIe通信接口管理模块通过读、写高速缓存模块接入数据管理单元FPGA；所述数据管理单元FPGA通过内部高速总线与多个并行的通道缓存模块连接；所述通道缓存模块与板级通信接口管理单元连接；

所述第一存储板或第二存储板包括：

板级通信接口管理单元Device端，负责主控板的通信管理；

接口通信管理单元LVDS负责对主控板的通信管理；

地址管理单元，负责坏块管理，及坏块地址的地址重映射；

命令解析单元，负责命令的解析，并向下一级单元传递新的控制命令，并 监控下级模块命令执行状态；

ECC纠检错单元，负责数据流的编解码；

数据操作管理单元，负责数据的读写操作，并与ECC纠检错单元进行通信；

闪存读写控制单元，负责具体每个通道的闪存阵列的管理，并产生闪存各种操作的控制时序；

所述接口通信管理单元LVDS分别通过地址管理单元、命令解析单元和数据缓存模块接入数据操作管理单元；数据操作管理单元分别接入ECC纠检错单元和通过多个并行的阵列通道数据缓存模块接入闪存读写控制单元。 

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