CN103207819A

CN103207819A - 一种存储装置及其混合存储装置

Info

Publication number: CN103207819A
Application number: CN2013101033900A
Authority: CN
Inventors: H·F·黄; 吴郎
Original assignee: WUXI YUNDONG TECHNOLOGY DEVELOPMENT Co Ltd
Current assignee: WUXI YUNDONG TECHNOLOGY DEVELOPMENT Co Ltd
Priority date: 2013-03-29
Filing date: 2013-03-29
Publication date: 2013-07-17
Anticipated expiration: 2033-03-29
Also published as: CN103207819B

Abstract

本发明涉及一种存储装置及其混合存储装置。本发明属于计算机存储技术领域。在本发明中，当控制电路中的存储器控制器监测到存储器中数据写入/读取的异常情况时，通过旁路切换模块向仲裁器发送中断命令，用以中断第一选择器与第二选择器的连接，转而在旁路切换模块与第二选择器之间建立连接，从而可通过系统总线将需要写入/读取的数据通过第二选择器直接写入至存储器中或从存储器中读取数据，从而有效地提高了数据访问的可靠性。

Description

一种存储装置及其混合存储装置

技术领域

本发明涉及计算机存储技术领域，尤其涉及一种存储装置及其基于易失性存储器及非易失性存储器的一种混合存储装置。

背景技术

随着计算机硬件技术的不断发展，传统的机械式硬盘已逐渐成为数据输入/输出(I/O)的瓶颈。因此基于闪存(Flash Memory)技术的NAND正在逐渐取代机械式硬盘而成为大容量数据的存储介质。

在现有技术中，通常采用将若干个快闪存储器集成在PC机的主板上，并通过主板的系统总线进行数据的写入/读取(Write/Read)。但是，随着CPU与内存制造工艺的提高，CPU与内存的运算速度与时钟频率也大幅提高，从而在现有的主板总线架构下，在CPU、内存与快闪存储器之间进行相互访问的数据量非常大，因此现有技术中的主板总线架构的带宽(Band Width)已不能满足实际需求。

然而，重新设计并制造更高带宽的主板又非常昂贵，因此目前通常采用将内存与快闪存储器集成在一块PCB上，并通过现有的PCB中的系统总线与CPU进行数据访问，并不需要通过主板总线而实现将数据直接写入快闪存储器中。

同时，基于快闪存储器(Flash Memory)技术的NAND闪存本身固有的技术缺陷导致NAND闪存在写入/读取的速率、性能可扩展性、闪存的寿命等多个方面有一定的局限性。

再者，当数据写入到NAND闪存中时，如果发生数据阻塞或需要对重要文件(例如系统文件)优先写入到NAND闪存中，或者从NAND闪存中将重要文件(例如系统文件)优先读取到内存中时，往往会发生数据冲突，从而导致现有的系统总线中发生数据阻塞，从而降低了内存与NAND闪存之间数据交换的可靠性。

有鉴于此，有必要对现有技术中的计算机的存储装置予以改进，以解决上述问题。

发明内容

本发明的第一个目的在于提供一种可有效提高数据访问可靠性的存储装置。

为实现上述发明目的，本发明公开了一种存储装置，包括：

若干并列匹配设置的存储器与存储器控制器，还包括控制电路，所述控制电路包括：

设置在所述存储器和存储器控制器之间呈级联结构的第一选择器、第二选择器、旁路切换模块以及一仲裁器；其中，

所述存储器控制器接收各个存储器的数据访问请求并发送至仲裁器；所述仲裁器接收各个数据访问请求并判断优先级的顺序；所述第一选择器根据优先级的顺序，依次与存储器控制器建立多个连接通道，并通过第二选择器与多个并列设置的存储器进行数据的写入/读取；

当存储器控制器监测到存储器中数据写入/读取的异常情况时，通过旁路切换模块向仲裁器发送中断命令，用以中断第一选择器与第二选择器的连接，转而在旁路切换模块与第二选择器之间建立连接。

作为本发明的进一步改进，所述第一选择器为设置两个或两个以上输入端口的多路选择器。

作为本发明的进一步改进，所述第二选择器为双路选择器。

作为本发明的进一步改进，所述控制电路还包括与所述第一选择器相连的寄存器，用以记录各个存储器控制器与第一选择器之间建立连接通道的次数。

作为本发明的进一步改进，所述仲裁器根据寄存器记录的各个存储器控制器与第一选择器之间建立连接通道的次数，平均分配所述多个存储器控制器与第一选择器之间建立连接通道的次数。

作为本发明的进一步改进，所述存储器是非易失性存储器或者易失性存储器。

作为本发明的进一步改进，所述非易失性存储器由快闪存储器(Flashmemory)、相变存储器(FCM)、强介电体存储器(FeRAM)、磁记录式随时写入读出存储器(MRAM)、双向统一存储器(OUM)、电阻RAM(RRAM)之一构成。

作为本发明的进一步改进，所述快闪存储器(Flash memory)由NAND闪存、NOR闪存之一构成。

作为本发明的进一步改进，所述易失性存储器由静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)之一构成。

本发明的第二发明目的在于，克服现有技术中的不足，提供一种可有效提高数据访问可靠性的混合存储装置。

为实现上述发明目的，本发明提供了一种混合存储装置，包括：

由至少一个第一存储器及至少一个第一存储器控制器并列匹配设置所组成的若干第一存储模组，由至少一个第二存储器及至少一个第二存储器控制器并列匹配设置所组成的若干第二存储模组，所述第一存储模组与第二存储模组形成互连结构；并且，至少在第二存储模组中的第二存储器与第二存储器控制器之间设有一控制电路，所述控制电路包括：

设置在所述第二存储器和第二存储器控制器之间呈级联结构的第一选择器、第二选择器、旁路切换模块以及一仲裁器；其中，

所述第二存储器控制器接收各个第二存储器的数据访问请求并发送至仲裁器；所述仲裁器接收各个数据访问请求并判断优先级的顺序；所述第一选择器根据优先级的顺序，依次与第二存储器控制器建立多个连接通道，并通过第二选择器与多个并列设置的第二存储器进行数据的写入/读取；

当第二存储器控制器监测到第二存储器中数据写入/读取的异常情况时，通过旁路切换模块向仲裁器发送中断命令，用以中断第一选择器与第二选择器的连接，转而在旁路切换模块与第二选择器之间建立连接。

作为本发明的进一步改进，所述第二选择器为双路选择器。

作为本发明的进一步改进，所述控制电路还包括与所述第一选择器相连的寄存器，用以记录各个第二存储器控制器与第一选择器之间建立连接通道的次数。

作为本发明的进一步改进，所述仲裁器根据寄存器记录的各个第二存储器控制器与第一选择器之间建立连接通道的次数，平均分配所述多个第二存储器控制器与第一选择器之间建立连接通道的次数。

作为本发明的进一步改进，所述第一存储器与第二存储器互为不同类型的存储器。

作为本发明的进一步改进，所述第一存储器为易失性存储器，所述第二存储器为非易失性存储器。

作为本发明的进一步改进，所述第一存储器为非易失性存储器，所述第二存储器为易失性存储器。

作为本发明的进一步改进，所述非易失性存储器的存储空间大于或者等于易失性存储器的存储空间。

与现有技术相比，本发明的有益效果是：在本发明中，当控制电路中的存储器控制器监测到存储器中数据写入/读取的异常情况时，通过旁路切换模块向仲裁器发送中断命令，用以中断第一选择器与第二选择器的连接，转而在旁路切换模块与第二选择器之间建立连接，从而可通过系统总线将需要写入/读取的数据通过第二选择器直接写入至存储器中或从存储器中读取数据，从而有效地提高了数据访问的可靠性。

附图说明

图1为实施例一中本发明一种存储装置的结构图；

图1a为图1中第一选择器与第二选择器形成正常数据传输通道的结构图；

图1b为单个NAND闪存执行数据写入/读取周期的时序图；

图1c为三个NAND闪存执行数据写入周期的时序图；

图1d为三个NAND闪存执行数据读取周期的时序图；

图2为实施例二中本发明一种存储装置的结构图；

图3为实施例三中本发明一种混合存储装置的模块示意图；

图4为图3中的第一存储模组的模块示意图；

图5为图3中的第二存储模组的模块示意图；

图6为图5中的第二存储模组的结构图；

图7为实施例四中本发明一种混合存储装置中的第二存储模组的结构图。

具体实施方式

下面结合附图所示的各实施方式对本发明进行详细说明，但应当说明的是，这些实施方式并非对本发明的限制，本领域普通技术人员根据这些实施方式所作的功能、方法、或者结构上的等效变换或替代，均属于本发明的保护范围之内。

(实施例一)

请参图1所示的本发明一种存储装置的一种具体实施方式。

一种存储装置100，包括：

若干并列匹配设置的存储器20与存储器控制器10，具体的，该存储器20与存储器控制器10的数量相等。

在本实施方式中，该存储装置100还包括控制电路30，所述控制电路30包括：

设置在所述存储器20和存储器控制器10之间呈级联结构的第一选择器301、第二选择器302、旁路切换模块303以及一仲裁器304。

所述存储器控制器10接收各个存储器20的数据访问请求101a、101b并发送至仲裁器304；所述仲裁器304接收各个数据访问请求101a、101b并判断优先级的顺序；所述第一选择器301根据优先级的顺序，依次与存储器控制器10建立多个连接通道102a、102b，并通过第二选择器302与多个并列设置的存储器20所建立的正常数据通道312进行数据的写入/读取。

在本实施方式中，优先级排序采用如下的排序策略：

第一优先级：存储器20的管理数据；

第二优先级：系统状态数据；

第三优先级：需要写入存储器20或从存储器20中读取的一般数据。

具体的，在本实施方式中，仲裁器304根据数据访问请求101a、101b所包含数据的重要性，判断优先级的顺序。即图1中，数据访问请求101a、101b哪一个存储器控制器10会与第一选择器301优先建立数据连接通道102a、102b。

当存储器控制器10监测到存储器20中数据写入/读取的异常情况时，通过旁路切换模块303向仲裁器304发送中断命令3041，用以中断第一选择器301与第二选择器302的连接，转而在旁路切换模块303与第二选择器302之间建立连接，即图1中的连接通道313。

具体的，所述存储器控制器10通过接口总线305与系统总线40连接。所述接口总线305包括I²C或者SMBUS，并优选为SMBUS。SMBUS(SystemManagement Bus)是一种二线制串行总线。其抛弃了传统的中央处理器中控制总线和数据总线的形式，因此通过接口总线305可传输数据信号、时钟信号、地址信号。

所述存储器20是非易失性存储器或者易失性存储器，并优选为非易失性存储器。所述非易失性存储器由快闪存储器(Flash memory)、相变存储器(FCM)、强介电体存储器(FeRAM)、磁记录式随时写入读出存储器(MRAM)、双向统一存储器(OUM)、电阻RAM(RRAM)之一构成。

进一步的，所述快闪存储器(Flash memory)由NAND闪存、NOR闪存之一构成；所述易失性存储器由静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)之一构成，并优选为动态随机存取存储器(DRAM)。

在本实施方式中，该存储器20为NAND闪存，该存储器控制器10为NAND控制器。由于NAND闪存与NAND控制器为非常成熟的现有技术，在此不再累述。

由于NAND闪存的固有特性，每个NAND闪存都具有其设定的写入/读取周期，因此可将多个NAND闪存并列设置，并与多个NAND控制器并列匹配设置。

在图1b中，A代表数据写入NAND闪存的命令，B代表数据从NAND控制器写入NAND闪存所需的传输时间，C代表NAND闪存完成写入命令所需的时间内NAND闪存为忙碌状态(busy)。D代表数据从NAND闪存中读取的命令，E代表NAND闪存完成读取命令所需的时间内NAND闪存为忙碌状态(busy)，F代表从NAND控制器读取数据并传输数据至NAND闪存的传输时间。

结合参照图1b与图1c所示，该存储装置100包括三个存储器20，每个存储器20为NAND闪存(即图1c中的NAND闪存1、NAND闪存2、NAND闪存3)。按照图1b中单个NAND闪存执行数据写入/读取的操作时序，NAND闪存1会将较长时间花费在C代表的忙碌状态(busy)中。此时，系统总线40依次释放给NAND闪存2与NAND闪存3，由NAND闪存2、NAND闪存3依次在NAND闪存1的忙碌状态(busy)时进行数据的写入操作。

具体的，当NAND闪存1数据写入的忙碌状态(busy)开始时，会产生一个下降沿信号，此时NAND闪存2开始执行数据写入操作，从而产生一个上升沿信号以进入到数据传输时间，NAND闪存3与NAND闪存2同理所述。并且确保当NAND闪存3结束数据传输时间并产生一个下降沿信号时，NAND闪存1会重新产生一个上升沿信号，从而使三个NAND闪存持续不断的执行数据的写入操作。

参照图1d所示，图1d为三个NAND闪存执行数据读取周期的时序图。

三个NAND闪存(即图1d中的NAND闪存1、NAND闪存2、NAND闪存3)进行数据读取的操作时序与图1c中执行数据写入的过程相同。当NAND闪存3产生下降沿信号进入数据读取的忙碌状态(busy)，此时NAND闪存1与NAND闪存2处于数据从存储器控制器20传输至存储器10的传输时间，并确保当NAND闪存3产生上升沿信号进入到数据从存储器控制器20传输至存储器10的传输时间。此时，系统总线40依次释放给NAND闪存1与NAND闪存2，由NAND闪存1、NAND闪存2依次在NAND闪存3的忙碌状态(busy)时进行数据的读取操作。从而实现了三个NAND闪存不间断地执行数据读取操作。

需要具体说明的是，存储器20及其匹配设置的存储器控制器10的数量需要根据存储器20本身固有的周期频率决定。从而形成了一种不间断数据传输的存储装置100，从而提高了数据在存储器20与存储器控制器10之间的数据传输效率。

结合参照图1a所示，在本实施方式中，所述第一选择器301为设置两个或两个以上输入端口的多路选择器；并且该第一选择器301的输入端口的数与存储器控制器10的数量相等。该第一选择器301的多个输入端口(3011、3012....)与多个存储器控制器10相连。

同时，所述第二选择器302为双路选择器。当数据从存储器控制器10向存储器20中进行写入/读取操作时，该第二选择器302的第一输入端口3021与第一选择器301的输出端口3100相连，从而形成正常数据传输通道312。

当存储器控制器10监测到存储器20中数据写入/读取的异常情况时，通过旁路切换模块303向仲裁器304发送中断命令3041，用以中断第一选择器301与第二选择器302的连接，即图1中的正常数据传输通道312，转而在旁路切换模块303与第二选择器302之间建立连接，即图1中的连接通道313。此时第二选择器302中的第一输入端口3021与输出端口3023之间的连接断开，并在输出端口3023与第二输入端口3022建立连接。

具体的，该存储器20中数据写入/读取的异常情况通常包括数据传输阻塞、数据读取/写入错误或者需要调整数据传输模式(同步传输、异步传输)或者其他特殊的数据传输命令。

此时，第二选择器302的第一输入端口3021与输出端口3023断开连接，并将第二选择器302的第二输入端口3022与输出端口3023相连，从而将旁路切换模块303与存储器20建立连接通道313。

具体的，该旁路切换模块303通过接口总线305与系统总线40相连。所以，当存储器控制器10监测到存储器20中数据写入/读取的异常情况时，存储器20可顺次通过第二选择器302、旁路切换模块303、系统总线40、接口总线305与存储器控制器10进行数据传输。

在本实施方式中，控制电路30基于FPGA技术、ASIC技术、CPLD技术生成并加载控制芯片内部。

(实施例二)

请参图2所示的本本发明一种存储装置的一种具体实施方式。

本实施方式与实施例一相比，其主要区别在于，所述控制电路30还包括与所述第一选择器301相连的寄存器306，用以记录各个存储器控制器10与第一选择器301之间建立连接通道的次数。

所述仲裁器304根据寄存器306记录的各个存储器控制器10与第一选择器301之间建立连接通道的次数，平均分配所述多个存储器控制器10与第一选择器301之间建立连接通道的次数。

由于NAND闪存具有一定的写入/读取寿命，通过这种设置，实现了各个存储器20的实际使用状况比较均衡一致，从而延长了该存储装置100的使用寿命。

(实施例三)

请参图3至图6所示，一种混合存储装置200，包括：

由至少一个第一存储器2111及至少一个第一存储器控制器2112并列匹配设置所组成的若干第一存储模组211，由至少一个第二存储器2211及至少一个第二存储器控制器2212并列匹配设置所组成的若干第二存储模组212，所述第一存储模组211与第二存储模组212形成互连结构；并且，至少在第二存储模组212中的第二存储器2211与第二存储器控制器2212之间设有一控制电路30。当然，也可在第一存储模组211与第二存储模组212中同时设置控制电路30；或者仅在第一存储模组211中设置控制电路30而不在第二存储模组212中设置控制电路30。

在本实施方式中，该第一存储器2111与第二存储器2211互为不同类型的存储器。具体的，所述第一存储器2111为易失性存储器，所述第二存储器2211为非易失性存储器。当然，所述第一存储器2111也可为非易失性存储器，所述第二存储器2211也可为易失性存储器。所述第一存储器2111优选为易失性存储器，所述第二存储器2211优选为非易失性存储器。

进一步的，所述非易失性存储器由快闪存储器(Flash memory)、相变存储器(FCM)、强介电体存储器(FeRAM)、磁记录式随时写入读出存储器(MRAM)、双向统一存储器(OUM)、电阻RAM(RRAM)之一构成，并优选为快闪存储器(Flash memory)。

所述快闪存储器(Flash memory)由NAND闪存、NOR闪存之一构成，并优选为NAND闪存。所述易失性存储器由静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)之一构成，并优选为动态随机存取存储器(DRAM)。更优选的，该易失性存储器包括DDR1、DDR2、DDR3，并优先为DDR3。

作为优选的实施方式，所述非易失性存储器的存储空间大于或者等于易失性存储器的存储空间。显而易见，在本实施方式中，第二存储模组212的容量大于或者等于第一存储模组211的容量。

优选的，该混合存储装置200包括两个或更多的第一存储器2111及两个或更多的第一存储器控制器2112，所述第一存储器2111与第一存储器控制2112匹配设置；并且包括两个或更多的第二存储器2211及更多的第二存储器控制器2212。

更优选的，该混合存储装置200中第二存储器2211的数量为三个，第二存储器控制器2212的数量为三个。这样在第二存储模组212中会形成更多的数据通道。

结合图6所示，通过这种设置，充分发挥了第一存储模组211中的多个动态随机存取存储器(DRAM)在多通道、高速、并行数据处理方面的优势，提高了该混合存储装置200通过系统总线40向第一存储模组211中进行数据的写入/读取操作的效率。

随着NAND闪存制造技术的发展，其存储容量逐渐变大，成本逐渐降低，但其数据写入/读取速度仍然不能与动态随机存取存储器(DRAM)相比；而动态随机存取存储器(DRAM)由于成本的原因，容量不会做的太大。

由于这两种存储器在数据写入/读取速度、数据写入/读取时钟频率等方面有诸多的不同，因此，在本实施方式中，可将多个第一存储器2111及其匹配设置的第一存储器控制器2112、多个第二存储器2211及其匹配设置的第二存储器控制器2212集成在同一PCB中，并使用240Pin的DIMM接口通过系统总线40与CPU进行数据的高效访问。从而提高了动态随机存取存储器(DRAM)与NAND闪存之间的数据传输的效率，防止系统总线40中数据发生冲突，降低了CPU的运算量。

重新结合参照图6所示，在本实施方式中，所述控制电路30还包括：

设置在所述第二存储器2211和第二存储器控制器2212之间呈级联结构的第一选择器301、第二选择器302、旁路切换模块303以及一仲裁器304。

在本实施方式中，所述第二存储器控制器2212接收各个第二存储器2211的数据访问请求并发送至仲裁器304；所述仲裁器304接收各个数据访问请求并判断优先级的顺序；所述第一选择器301根据优先级的顺序，依次与第二存储器控制器2212建立多个连接通道，并通过第二选择器302与多个并列设置的第二存储器2211进行数据的写入/读取。

当第二存储器控制器2212监测到第二存储器2211中数据写入/读取的异常情况时，通过旁路切换模块303向仲裁器304发送中断命令3041，用以中断第一选择器301与第二选择器302的连接(即图6中的正常数据通道312)，转而在旁路切换模块303与第二选择器302之间建立连接通道313。

在本实施方式中，所述第一选择器301为设置两个或两个以上输入端口的多路选择器。所述第二选择器302为双路选择器。

具体的，所述第一存储模组211与第二存储模组212通过接口总线305与系统总线40连接。所述接口总线305包括I²C或者SMBUS，并优选为SMBUS。

优选的，在本实施方式中，第一存储器2111还可连接一储能装置(未图示)。当该混合存储装置200失去外部供电时，通过储能装置向第一存储器2111提供短时间的电力供应，并在主机(HOST)的控制下，将数据从第一存储器2111保存至第二存储器2211中，从而起到数据应急备份的作用。具体的，该储能装置选自超级电容、化学电池，并优选为超级电容(SuperCapacitor)。

(实施例四)

请参图7所示，本实施方式与实施例三相比，其主要区别在于，在本实施方式中，控制电路30还包括与所述第一选择器301相连的寄存器306，用以记录各个第二存储器控制器2212与第一选择器301之间建立连接通道的次数。

所述仲裁器304根据寄存器306记录的各个第二存储器控制器2212与第一选择器301之间建立连接通道的次数，平均分配所述多个第二存储器控制器2212与第一选择器301之间建立连接通道的次数。

配合参照图3所示，当需要从第一存储模组211中将重要文件(例如系统文件)写入到第二存储模组212中，或者在系统进行数据备份时需要将重要文件(例如系统文件)读取并重新写入至第一存储模组211中的时候，可通过与系统总线40相连的接口总线305(I²C、SMBUS)输入指令，从而将需要优先传输的数据通过系统总线40及接口总线305在第一存储模组211与第二存储模组212中进行往复的写入/读取操作。

由于NAND闪存具有一定的写入/读取寿命，通过这种设置，实现了各个第二存储器2211的实际使用状况比较均衡一致，从而延长了该混合存储装置200的使用寿命，实现了各个第二存储器2211负载平衡的技术效果。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims

1.一种存储装置，包括：

若干并列匹配设置的存储器与存储器控制器，其特征在于，还包括控制电路，所述控制电路包括：

2.根据权利要求1所述的存储装置，其特征在于，所述第一选择器为设置两个或两个以上输入端口的多路选择器。

3.根据权利要求1所述的存储装置，其特征在于，所述第二选择器为双路选择器。

4.根据权利要求1所述的存储装置，其特征在于，所述控制电路还包括与所述第一选择器相连的寄存器，用以记录各个存储器控制器与第一选择器之间建立连接通道的次数。

5.根据权利要求1或4所述的存储装置，其特征在于，所述仲裁器根据寄存器记录的各个存储器控制器与第一选择器之间建立连接通道的次数，平均分配所述多个存储器控制器与第一选择器之间建立连接通道的次数。

6.根据权利要求1所述的存储装置，其特征在于，所述存储器是非易失性存储器或者易失性存储器。

7.根据权利要求6所述的存储装置，其特征在于，所述非易失性存储器由快闪存储器(Flash memory)、相变存储器(FCM)、强介电体存储器(FeRAM)、磁记录式随时写入读出存储器(MRAM)、双向统一存储器(OUM)、电阻RAM(RRAM)之一构成。

8.根据权利要求7所述的存储装置，其特征在于，所述快闪存储器(Flashmemory)由NAND闪存、NOR闪存之一构成。

9.根据权利要求6所述的存储装置，其特征在于，所述易失性存储器由静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)之一构成。

10.一种混合存储装置，其特征在于，包括：

11.根据权利要求10所述的混合存储装置，其特征在于，所述第一选择器为设置两个或两个以上输入端口的多路选择器。

12.根据权利要求10所述的混合存储装置，其特征在于，所述第二选择器为双路选择器。

13.根据权利要求1所述的混合存储装置，其特征在于，所述控制电路还包括与所述第一选择器相连的寄存器，用以记录各个第二存储器控制器与第一选择器之间建立连接通道的次数。

14.根据权利要求10或13所述的混合存储装置，其特征在于，所述仲裁器根据寄存器记录的各个第二存储器控制器与第一选择器之间建立连接通道的次数，平均分配所述多个第二存储器控制器与第一选择器之间建立连接通道的次数。

15.根据权利要求10所述的混合存储装置，其特征在于，所述第一存储器与第二存储器互为不同类型的存储器。

16.根据权利要求10或15所述的混合存储装置，其特征在于，所述第一存储器为易失性存储器，所述第二存储器为非易失性存储器。

17.根据权利要求10或15所述的混合存储装置，其特征在于，所述第一存储器为非易失性存储器，所述第二存储器为易失性存储器。

18.根据权利要求16或17所述的混合存储装置，其特征在于，所述非易失性存储器由快闪存储器(Flash memory)、相变存储器(FCM)、强介电体存储器(FeRAM)、磁记录式随时写入读出存储器(MRAM)、双向统一存储器(OUM)、电阻RAM(RRAM)之一构成。

19.根据权利要求18所述的混合存储装置，其特征在于，所述快闪存储器(Flash memory)由NAND闪存、NOR闪存之一构成。

20.根据权利要求16或17所述的混合存储装置，其特征在于，所述易失性存储器由静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)之一构成。

21.根据权利要求16或17所述的混合存储装置，其特征在于，所述非易失性存储器的存储空间大于或者等于易失性存储器的存储空间。