KR101592374B1 - 공유 어드레스 및 별도의 데이터 에러 보정을 가지는 ｄｄｒ 컨트롤러 유닛 - Google Patents

Abstract

일반적으로, 본 발명의 실시예들은, DDR3 직접 메모리 엑세스(DMA)를 위한 공유 어드레스 및 별도의 데이터 에러 보정을 가지는 DDR 컨트롤러 유닛을 제공한다. 대표적인 실시예에서, 여기에 기술된 아키텍쳐는, 데이터 멀티플렉서(MUX)에 연결된 하나의 메모리 컨트롤러를 가지는 FPGA(fields programmable gate array)를 포함한다. 별개의 DIMM들을 가지는 메모리 그룹/세트들은 메모리 컨트롤러와 데이터 MUX에 연결된다. 데이터는 DIMM들과 데이터 멀티플렉서 사이에 흐르고, 반면에 어드레스와 컨트롤 정보는 DIMM들과 메모리 컨트롤러 사이에 흐른다.

Description

공유 어드레스 및 별도의 데이터 에러 보정을 가지는 ＤＤＲ 컨트롤러 유닛{DOUBLE DATA RATE CONTROLLER HAVING SHARED ADDRESS AND SEPARATE DATA ERROR CORRECTION UNIT}

본 발명의 실시예는 PCI-익스프레스(PCI-e) 타입의 반도체 저장장치(SSD)에 관한 것이다. 특히, 본 발명은 공유 어드레스와 별도의 데이터 에러 보정을 가지는 DDR(double data rate) 컨트롤러 유닛에 관한 것이다.

관련출원의 상호참조

본 출원은 2010.04.13.자로 출원되고, "SEMICONDUCTOR STORAGE DEVICE"로 명명되었으며, 공통 소유되고, 동시 계류중인 미국 출원 번호 12/758,937의 일부 실시예에 관련되며, 이의 모든 내용이 여기에 참조로서 병합된다.

더 많은 컴퓨터 저장에 대한 필요가 증가함에 따라, 보다 효율적인 솔루션이 추구되고 있다. 알려진 바와 같이, 데이터 저장 매체로서는, 기계적 방식으로 데이터를 저장/판독하는 다양한 하드 디스크 솔루션이 존재한다. 불행하게도, 하드 디스크와 관련된 데이터 프로세싱 속도는 종종 느려진다. 또한, 기존 솔루션들은 아직도, 데이터 저장 매체와 호스트 간의 인터페이스로서 고속 데이터 입력/출력 성능을 갖는 메모리의 데이터 프로세싱 속도를 따라잡지 못하는 인터페이스를 사용하고 있다. 따라서, 기존 영역에는, 메모리 디스크의 성능이 적절히 활용되지 못하는 문제점이 존재한다.

본 발명의 실시예들은 공유 어드레스 및 별도의 데이터 에러 보정을 가지는 DDR 컨트롤러를 제공하는 것을 목적으로 한다.

일반적으로 본 발명의 실시예들은, DDR3 직접 메모리 엑세스(DMA)를 위한 공유 어드레스 및 별도의 데이터 에러 보정을 가지는 DDR 컨트롤러 유닛을 제공한다. 대표적인 실시예에서, 여기에 기술된 아키텍쳐는, 데이터 멀티플렉서(MUX)에 연결된 하나의 메모리 컨트롤러를 가지는 FPGA(fields programmable gate array)를 포함한다. 별개의 DIMM들을 가지는 메모리 그룹/세트들은 메모리 컨트롤러와 데이터 MUX에 연결된다. 데이터는 DIMM들과 데이터 멀티플렉서 사이에 흐르고, 반면에 어드레스와 컨트롤 정보는 DIMM들과 메모리 컨트롤러 사이에 흐른다.

본 발명의 제 1 실시예는 메모리 컨트롤러; 상기 메모리 컨트롤러에 연결되는 데이터 멀티플렉서(MUX); 상기 메모리 컨트롤러와 데이터 멀티플렉서에 연결되는 제1 DIMM 세트; 및 상기 메모리 컨트롤러와 데이터 멀티플렉서에 연결되는 제2 DIMM 세트;를 포함하는, 반도체 저장장치(SSD)용 DDR 컨트롤러 유닛을 제공한다.

본 발명의 제 2 실시예는 메모리 컨트롤러; 상기 메모리 컨트롤러에 연결되는 데이터 멀티플렉서(MUX); 상기 메모리 컨트롤러와 데이터 멀티플렉서에 연결되는 복수의 제1 DIMM 세트; 및 상기 메모리 컨트롤러와 데이터 멀티플렉서에 연결되는 복수의 제2 DIMM 세트;를 포함하고, 상기 데이터 멀티플렉서는 데이터를 상기 복수의 제1 DIMM 세트 및 제2 DIMM 세트와 통신하며, 상기 메모리 컨트롤러는 어드레스와 컨트롤 정보를 상기 복수의 제1 DIMM 세트 및 제2 DIMM 세트와 통신하는, 반도체 저장장치(SSD)용 DDR 컨트롤러 유닛을 제공한다.

본 발명의 제 3 실시예는 메모리 컨트롤러에 데이터 멀티플렉서(MUX)를 연결하는 단계; 상기 메모리 컨트롤러와 데이터 멀티플렉서에 제1 DIMM 세트를 연결하는 단계; 및 상기 메모리 컨트롤러와 데이터 멀티플렉서에 제2 DIMM 세트를 연결하는 단계;를 포함하는, 반도체 저장장치(SSD)용 DDR 컨트롤러 유닛을 형성하는 방법을 제공한다.

PCI-익스프레스 인터페이스를 통한 호스트와 메모리 디스크 사이의 데이터 통신 시 호스트와 메모리 디스크 사이에 전송/수신되는 데이터 신호의 동기화를 조절함으로써 호스트에 대해 저속 데이터 프로세싱 속도를 지원하고, 이와 동시에 메모리 디스크에 대한 고속 데이터 프로세싱 속도를 지원하며, 이에 따라 기존 인터페이스 환경에서 최대의 고속 데이터 프로세싱을 가능하게 하는 성능을 지원한다.

본 발명의 이러한 특징들 및 다른 특징들이 첨부되는 도면들과 함께 본 발명의 다양한 실시예에 대한 이하의 상세한 설명들로부터 보다 쉽게 이해될 것이다.
도 1은 본 발명의 일 실시예에 따른 PCI-익스프레스(PCI-e) 타입 RAID 컨트롤 저장장치의 구성을 설명하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 고속 SSD 세트를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 컨트롤러 유닛의 구성을 설명하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 DDR 컨트롤러를 나타내는 도면이다.
도면들은 크기가 조정될 필요는 없다. 도면들은 본 발명의 구체적인 파라미터들을 나타내지 않고, 단지 개략적으로만 나타낼 뿐이다. 도면들은 단지 본 발명의 통상적인 실시예를 도시하며, 따라서 본 발명의 범위를 제한하는 것으로 이해되어서는 안된다. 도면들에서, 유사한 참조번호는 유사한 구성요소를 나타낸다.

이하 예시적인 실시예를 도시하는 첨부 도면을 참조하여 예시적인 실시예가 보다 완전하게 설명될 것이다. 그러나, 본 개시는 많은 다른 형태로 실시될 수도 있으며, 이하의 예시적인 실시예에 제한되는 것으로 이해되어서는 안된다. 오히려, 이러한 예시적인 실시예들은 본 개시가 완전하고 완벽해짐과 동시에 당업자에게 본 개시의 범위가 완전히 전달될 수 있도록 제공된다. 상세한 설명에서, 잘 알려진 구성 및 기술들에 대한 상세한 설명은 나타내어지는 실시예의 불필요한 불명확성을 피하게 위해 생략된다.

여기에 사용되는 용어는 특정 실시예를 설명하기 위한 목적으로만 사용되며 본 개시를 제한하지 않는다. 여기에 사용되는 단수형 "일", "하나", 및 "그" 는 문맥이 명확히 다른 것을 나타내지 않는 이상, 복수형을 포함하는 것이다. 또한, "일", "하나" 등의 용어 사용은 양의 한정을 의미하지 않고, 오히려 참조되는 항목이 적어도 하나 존재한다는 것을 의미한다. 본 명세서에서 사용되는 "포함한다" 및/또는 "포함하는", 또는 "구성된다" 및/또는 "구성되는"이라는 용어는 기술되는 특징, 영역, 정수, 단계, 동작, 구성요소, 및/또는 컴포넌트의 존재를 명시하며, 일 이상의 다른 특징, 영역, 정수, 단계, 동작, 구성요소, 컴포넌트, 및 또는 이의 그룹들의 존재 또는 추가를 불가능하게 하는 것이 아니다. 또한, 여기에 사용되는 RAID라는 용어는 복수 배열 독립 디스크(초기에는, 복수 배열 저가 디스크)를 의미한다. 일반적으로, RAID 기술은 다중 하드 디스크의 상이한 공간에 동일한 데이터를 (따라서, 불필요하게) 저장하는 방법이다. 다중 디스크에 데이터를 배치시킴으로써, I/O(Input/Output) 동작이 성능을 향상시키는 균형적인 방법으로 오버랩될 수 있다. 다중 디스크가 평균 고장 간격(MTBF: Mean Time Between Failure)을 증가시키기 때문에, 불필요하게 저장되는 데이터 또한 내고장성을 증가시킨다. SSD라는 용어는 반도체 저장 장치를 의미한다.

다르게 정의되지 않는 이상, 여기에 사용된 (기술적 및 과학적 용어들을 포함하는) 모든 용어는 당업자에 의해 보통 이해되는 것과 동일한 의미를 갖는다. 보통 사용되는 사전에서 정의되는 것들과 같은 용어들은 관련 기술 및 본 개시의 문맥에서의 의미와 일치하는 의미를 갖는 것으로 해석되고, 여기에 명확히 정의되지 않는 이상 이상화시키는 의미 또는 전체적으로 형식적인 의미로 해석되지 않음이 이해될 것이다.

이하 본 발명의 일 실시예에 따른 PCI-익스프레스(PCI-e) 타입의 저장장치는 첨부 도면을 참조로 상세히 설명될 것이다.

일반적으로, 본 발명의 실시예들은, DDR3 직접 메모리 엑세스(DMA)를 위한 공유 어드레스 및 별도의 데이터 에러 보정을 가지는 DDR 컨트롤러를 제공한다. 대표적인 실시예에서, 여기에 기술된 아키텍쳐는, 데이터 멀티플렉서(MUX)에 연결된 하나의 메모리 컨트롤러를 가지는 FPGA(fields programmable gate array)를 포함한다. 별개의 DIMM들을 가지는 메모리 그룹/세트들은 메모리 컨트롤러와 데이터 MUX에 연결된다. 데이터는 DIMM들과 데이터 멀티플렉서 사이에 흐르고, 반면에 어드레스와 컨트롤 정보는 DIMM들과 메모리 컨트롤러 사이에 흐른다.

PCI-익스프레스(PCI-e) 타입의 저장장치는 PCI-익스프레스 인터페이스를 통한 호스트와 메모리 디스크 사이의 데이터 통신 시 호스트와 메모리 디스크 사이에 전송/수신되는 데이터 신호의 동기화를 조절함으로써, 호스트에 대해 저속 데이터 프로세싱 속도를 지원하고, 이와 동시에 메모리 디스크에 대한 고속 데이터 프로세싱 속도를 지원하며, 이에 의해 기존 인터페이스 환경에서 최대의 고속 데이터 프로세싱을 가능하게 하는 성능을 지원한다. PCI-익스프레스 기술이 통상적인 실시예에서 활용될 것임에도, 다른 변형들이 가능함이 사전에 이해된다. 예를 들어, 본 발명은 SAS/SATA 인터페이스를 활용하는 SAS/SATA 타입 저장 장치가 제공되는 SAS(Small Computer System Interface)/SATA(Serial Advanced Technology Advancement) 기술을 활용할 수 있다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 PCI-익스프레스 타입, RAID 컨트롤 반도체 저장 장치(예를 들면, 직렬로 접속되는 컴퓨터 장치를 위한 저장을 제공함)의 구성을 개략적으로 설명하는 도면이 도시된다. 도시되는 바와 같이, 도 1은, 복수의 휘발성 반도체 메모리/메모리 유닛(여기에서 고속 SSD 메모리 디스크(100)로 지칭됨)를 갖는 복수의 메모리 디스크; SSD 메모리 디스크(100)에 결합되는 RAID 컨트롤러(800); SSD 메모리 디스크 유닛과 호스트 사이를 인터페이스하는 인터페이스 유닛(200)(예를 들면, PCI-익스프레스 호스트); 컨트롤러 유닛(300); PCI-익스프레스 호스트 인터페이스 유닛을 통해 호스트로부터 전송되는 전력을 사용하여 소정 전력을 유지하기 위해 충전되는 보조 전력 소스 유닛(400); PCI-익스프레스 호스트 인터페이스 유닛을 통해 호스트로부터 전송되는 전력이 차단되거나 호스트로부터 전송되는 전력에 에러가 발생할 때, PCI-익스프레스 호스트 인터페이스 유닛을 통해 호스트로부터 컨트롤러 유닛(300), SSD 메모리 디스크 유닛(100), 백업 저장 유닛, 백업 컨트롤 유닛으로 전송되는 전력을 공급하고, 보조 전력 소스 유닛으로부터 전력을 수신하며 컨트롤러 유닛을 통해 SSD 메모리 디스크 유닛에 전력을 공급하는 전력 소스 컨트롤 유닛(500); SSD 메모리 디스크 유닛의 데이터를 저장하는 백업 저장 유닛(600A-B); 및 호스트로부터의 명령에 따라서, 또는 호스트로부터 전송되는 전력에 에러가 발생할 때, SSD 메모리 디스크 유닛에 저장된 데이터를 백업 저장 유닛에 백업하는 백업 컨트롤 유닛(700)을 포함하는, SSD 메모리 디스크 유닛(100)(여기서는 SSD 메모리 디스크 유닛, SSD, 및/또는 SSD 메모리 디스크 유닛으로 나타냄.)으로 구성되는 본 발명의 일 실시예에 따른 RAID 컨트롤 PCI-익스프레스 타입 저장 장치(100)를 도시한다.

SSD 메모리 디스크 유닛(100)은 고속 데이터 입력/출력을 위한 복수의 휘발성 반도체 메모리(예를 들면, DDR, DDR2, DDR3, SDRAM 등)를 포함하는 복수의 메모리 디스크로 구성되고, 컨트롤러 유닛(300)의 컨트롤에 따라 데이터를 입력 및 출력한다. SSD 메모리 디스크 유닛(100)은 메모리 디스크가 병렬로 배열되는 구성을 가질 수도 있다.

PCI-익스프레스 호스트 인터페이스 유닛(200)은 호스트와 SSD 메모리 디스크 유닛(100) 사이를 인터페이스한다. 호스트는 PCI-익스프레스 인터페이스 및 전력 소스 공급 장치를 포함하는 컴퓨터 시스템 또는 이와 유사한 것일 수 있다.

컨트롤러 유닛(300)은 PCI-익스프레스 호스트 인터페이스 유닛(200)과 SSD 메모리 디스크 유닛(100) 사이에 전송/수신되는 데이터 신호의 동기화를 조정하여 PCI-익스프레스 호스트 인터페이스 유닛(200)과 메모리 디스크 유닛(100) 간의 데이터 전송/수신 속도를 컨트롤한다.

도시되는 바와 같이, PCI-e 타입 RAID 컨트롤러(800)가 임의의 수의 SSD 메모리 디스크 유닛(100)에 직접적으로 결합될 수 있다. 특히, 이는 SSD 메모리 디스크 유닛(100)의 최적화된 컨트롤을 허용한다. 특히, RAID 컨트롤러(800)의 사용은,

1. 전류 백업/복구 동작을 지원한다.

2. 이하를 수행함으로써 추가적이고 향상된 백업 기능을 제공한다.

a) 내부 백업 컨트롤러(700)는 백업을 판단한다(사용자의 요청 순서 또는 상태 모니터가 전력 공급 문제를 검출한다);

b) 내부 백업 컨트롤러(700)는 SSD 메모리 디스크 유닛으로의 데이터 백업을 요청한다;

c) 내부 백업 컨트롤러(700)는 내부 백업 장치에 데이터 백업을 즉시 할 것을 요청한다;

d) 내부 백업 컨트롤러(700)는 SSD 메모리 디스크 유닛 및 내부 백업 컨트롤러에 대한 백업 상태를 모니터한다;

e) 내부 백업 컨트롤러(700)는 내부 백업 컨트롤러의 상태 및 엔드 동작(end-op)을 리포트한다;

3. 이하를 수행함으로써 추가적이고 향상된 복구 기능을 제공한다.

a) 내부 백업 컨트롤러(700)는 복구를 판단한다(사용자의 요청 순서 또는 상태 모니터가 전력 공급 문제를 검출한다);

b) 내부 백업 컨트롤러(700)는 SSD 메모리 디스크 유닛으로의 데이터 복구를 요청한다;

c) 내부 백업 컨트롤러(700)는 내부 백업 장치에 데이터 복구를 즉시 할 것을 요청한다;

d) 내부 백업 컨트롤러(700)는 SSD 메모리 디스크 유닛 및 내부 백업 컨트롤러에 대한 복구 상태를 모니터한다;

e) 내부 백업 컨트롤러(700)는 내부 백업 컨트롤러의 상태 및 엔드 동작(end-op)을 리포트한다.

도 2를 참조하면, 고속 SSD(100)의 구성을 개략적으로 설명하는 도면이 도시된다. 도시되는 바와 같이, SSD 메모리 디스크 유닛(100)은, 호스트 인터페이스(202)(예를 들면, PCI-익스프레스 호스트)(도 1의 인터페이스(200) 또는 도시된 바와 같이 별도의 인터페이스일 수 있는); 백업 컨트롤 모듈(700)과 인터페이스 하는 직접 메모리 액세스(DMA: Direct Memory Access) 컨트롤러(302); ECC 컨트롤러(304); 및 고속 저장에 사용되는 메모리(602)의 하나 또는 그 이상의 블록(604)을 컨트롤하기 위한 메모리 컨트롤러(306);를 포함한다.

일반적으로, DMA는 컴퓨터 내의 특정 하드웨어 서브시스템이 중앙 프로세싱 유닛의 독립적인 읽기 및/또는 쓰기를 위해 시스템 메모리에 액세스할 수 있도록 하는 마이크로프로세서 및 최신 컴퓨터의 일 특징이다. 많은 하드웨어 시스템은 디스크 드라이브 컨트롤러, 그래픽 카드, 네트워크 카드, 및 사운드 카드를 포함하는 DMA를 사용한다. DMA는 또한 멀티 코어 프로세서, 특히, 멀티프로세서 시스템 온 칩 내의 인트라 칩 데이터 전송에 사용되고, 여기서 이의 프로세싱 엘리먼트는 (주로 스크래치패드 메모리로 지칭되는) 로컬 메모리를 포함하고, DMA는 로컬 메모리와 메인 메모리 사이의 데이터 전송에 사용된다. DMA 채널을 갖는 컴퓨터는 DMA 채널을 갖지 않는 컴퓨터보다 매우 적은 CPU 오버헤드를 갖고 디바이스로/로부터 데이터를 전송할 수 있다. 유사하게, 멀티 코어 프로세서 내의 프로세싱 엘리먼트는 프로세서 시간의 점유 없이 로컬 메모리로/로부터 데이터를 전송할 수 있고 연산 및 데이터 전송을 동시에 할 수 있다.

DMA 없이, 주변 장치와의 통신을 위한 프로그램 입력/출력(PIO) 모드, 또는 멀티 코어 칩의 경우에 명령 로드/저장을 사용하면, CPU는 통상적으로 판독 또는 쓰기 동작의 전체 시간 동안 완전히 점유되고, 이에 따라 다른 작업을 수행할 수가 없게 된다. DMA를 포함하면, CPU는 전송을 개시하여, 전송이 진행되는 동안 다른 동작을 하고, 일단 동작이 완료되면 DMA 컨트롤러로부터 인터럽트를 수신한다. 이는 특히 동시 동작에서의 중단 현상 없음이 결정적 요소인 실시간 연산 응용 프로그램에서 유용하다.

도 3을 참조하면, 도 1의 컨트롤러 유닛(300)은, SSD 메모리 디스크 유닛(100)의 데이터 입력/출력을 컨트롤하는 메모리 컨트롤 모듈(310); PCI-익스프레스 호스트 인터페이스 유닛(200)을 통해 수신된 호스트로부터의 지시에 따라, SSD 메모리 디스크 유닛(100)으로부터 데이터를 판독하여 호스트에 해당 데이터를 제공하거나, 메모리 컨트롤 모듈(310)을 컨트롤하여 SSD 메모리 디스크 유닛(100)에 데이터를 저장하는, 직접 메모리 액세스(DMA: Direct Memory Access) 컨트롤 모듈(320); DMA 컨트롤 모듈(320)의 컨트롤에 따라 데이터를 버퍼하는 버퍼(330); DMA 컨트롤 모듈(320)의 컨트롤에 의해 DMA 컨트롤 모듈(320) 및 메모리 컨트롤 유닛(310)을 통해 SSD 메모리 디스크 유닛(100)으로부터 판독된 데이터에 대응되는 데이터 신호를 수신할 때, 데이터 신호의 동기화를 조정하여 PCI-익스프레스 통신 프로토콜에 대응되는 통신 속도로 PCI-익스프레스 호스트 인터페이스 유닛(200)으로 동기화된 데이터 신호를 전송할 수 있도록 하고, PCI-익스프레스 호스트 인터페이스 유닛(200)을 통해 호스트로부터 데이터 신호를 수신할 때, 데이터 신호의 동기화를 조정하여 SSD 메모리 디스크 유닛(100)에 의해 사용되는 통신 프로토콜(예를 들면, PCI, PCI-x 또는 PCI-e 등)에 대응되는 전송 속도로 DMA 컨트롤 모듈(320) 및 메모리 컨트롤 모듈(310)을 통해 SSD 메모리 디스크 유닛(100)으로 동기화된 데이터 신호를 전송할 수 있도록 하는 동기화 컨트롤 모듈(340); 및 동기화 컨트롤 모듈(340) 및 DMA 컨트롤 모듈(320) 사이에서 고속으로 전송/수신되는 데이터를 프로세싱하는 고속 인터페이스 모듈(350)로 구성된다. 여기서, 고속 인터페이스 모듈(350)은 더블 버퍼 구조를 갖는 버퍼 및 원형 큐(queue) 구조를 갖는 버퍼로 구성되고, 데이터를 버퍼링하고 데이터 클록을 조정함으로써 손실 없이 고속으로 동기화 컨트롤 모듈(340)과 DMA 컨트롤 모듈(320) 사이에 전송/수신되는 데이터를 프로세싱한다.

도 4를 참조하면, DDR3 직접 메모리 엑세스(DMA)를 위한 공유 어드레스와 별도 데이터 에러 보정을 가지는 DDR(double data rate) 컨트롤러(350)(도 1 내지 3과 함께 도시된 몇몇의 컨트롤러들에 결합되어 구현되거나 그에 대신하여 구현될 수 있음.)가 도시된다. 일반적으로, DDR(예를 들어 이중 데이터 레이트(double data rate) SDRAM)은 메모리 클럭 속도를 이론상으로 적어도 200MHz(동기식 DRAM 속도는 나노초(nanoseconds) 보다는 오히려 MHz로 측정된다.)까지 향상시킬 수 있는 동기식 동적 RAM(SDRAM)이다. 단지 상승 에지 상에서보다 시스템 클럭의 상승 및 하강 에지 상에서 출력이 활성화된다. 즉, 잠재적으로 이중 출력이 활성화된다.

상술한 바와 같이, DMA는 데이터가 컴퓨터의 마더보드 상에서 부착된 장치(디스크 드라이브와 같은)로부터 메모리로 직접 전송되도록 하는 몇몇의 컴퓨터 버스 아키텍쳐들에 의하여 제공된 능력이다. 마이크로프로세서는 데이터 전송에 합류되지 않고, 모든 컴퓨터 동작 속도를 증가시킨다. 보통, 메모리의 특정화된 영역은 직접 메모리 엑세스를 위하여 사용되는 영역으로서 지정된다. ISA 버스 표준에서, 메모리의 16 메가바이트 이상은 DMA를 위하여 어드레스될 수 있다. EISA(Extended Industry Standard Architecture)와 마이크로 채널 아키텍쳐 표준(Micro Channel Architecture standard)들은 메모리 어드레스들의 전체 범위에 엑세스 가능하도록 한다. PCI(Peripheral Component Interconnect)는 버스 마스터(입출력 컨트롤을 PCI 컨트롤러에 "위임하는" 마이크로 프로세서를 가진)를 사용하여 DMA를 구현한다.

도시된 바와 같이, 컨트롤러(350)는 데이터 멀티플렉서(MUX)(356)에 연결된 메모리 컨트롤러(354)를 가지는 FPGA(field programmable gate array)(352)를 포함한다. 필드 프로그래머블 게이트 어레이, 또는 FPGA는 프로그래머블 로직과 상호연결(interconnection)을 포함하는 반도체 장치이다. 특히, FPGA는 로직 엘리먼트(LEs)로 불리우는 프로그래머블 로직 구성요소들과 Les가 물리적으로 연결되도록 하는 재구성 가능한 상호연결 체계를 포함한다. FPGA(352)의 하나의 장점은 칩이 프로그램가능하고 업데이트를 통하여 재프로그램될 수 있다는 것이다. 메모리 인터페이스와 FPGA 기반 설계용 컨트롤러를 포함하는 기본적 구성 요소들(fundamental building blocks)이 있고, 이는 물리적인 레이어 인터페이스, 메모리 컨트롤러, 및 메모리 인터페이스 설계를 나머지 FPGA 설계로 이어주는 유저 인터페이스를 포함한다.

어떤 경우에는, 메모리 컨트롤러(354)에 연결되고, 데이터 멀티플렉서(356)가 메모리 모듈(108A-N) 상에 셋팅된다. 메모리 모듈(108-N)의 각 세트는 각각 DIMM(dual in-line memory module)(110A-N, 120A-N) 세트를 포함한다. 일반적으로, DIMM은 이중 SIMM(single in-line memory module)이다. SIMM과 같이, DIMM은 컴퓨터 마더보드에 연결하는 핀들을 가지는 작은 회로 기판 상에 하나 또는 몇몇의 랜덤 엑세스 메모리(RAM)를 포함하는 모듈이다. SIMM은 전형적으로 72-핀 커넥터를 필요로 하는 컴퓨터로의 32 데이터 비트 경로를 가진다. 컴퓨터로의 64 데이터 비트 접속을 가지는 동기식 동적 RAM(SDRAM) 칩들에 대하여, SIMM은 인라인 쌍(in-line pairs)(각각 32비트 경로를 지원할 때)으로 설치되어야 한다. 하나의 DIMM는 대체하여 사용될 수 있다. DIMM은 168-핀 커넥터를 가지고, 64 비트 데이터 전송을 지원한다. 미래의 컴퓨터들은 DIMM 상에서 표준화할 수 있을 것으로 이해된다. 이와 상관없이, 도 4에 도시된 바와 같이, 데이터는 DIMM들(100A-N, 120A-N)과 데이터 멀티플렉서(356) 사이, 및 데이터 멀티플렉서(356)과 메모리 컨트롤러(354) 사이에 흐른다. 어드레스와 컨트롤 정보는 DIMM들(100A-N, 120A-N)과 메모리 컨트롤러(354) 사이에 흐른다.

이에 따라, 특히, 컨트롤러(350)는 하나의 메모리 컨트롤러(354)를 활용하고, 각 DIMM들(100A-N, 120A-N)의 제어신호를 각 DIMM 그룹/세트(108A-N)로 그룹화한다. 게다가, 데이터 멀티플렉서(356)는 데이터가 모든 모듈들에 공유되도록 한다. 이러한 복잡성은 FPGA(352)의 필요 리소스들을 감소시키고, 이에 따라 비용은 물론 모듈 내에 FPGA 물리적인 풋 프린트(physical foot print)를 감소시킨다.

다시 도 1을 참조하면, 보조 전력 소스 유닛(400)은 재충전 가능한 배터리 등으로 구성되며, 정상적으로 충전되어 PCI-익스프레스 호스트 인터페이스 유닛(200)을 통해 호스트로부터 전송되는 전력을 사용하여 소정 전력을 유지하고 전력 소스 컨트롤 유닛(500)의 컨트롤에 따라 전력 소스 컨트롤 유닛(500)에 충전된 전력을 공급할 수 있다.

전력 소스 컨트롤 유닛(500)은 PCI-익스프레스 호스트 인터페이스를 통해 호스트로부터 컨트롤러 유닛(300), 메모리 디스크 유닛(100), 백업 저장 유닛(600) 및 백업 컨트롤 유닛(700)으로 전송되는 전력을 공급한다.

또한, PCI-익스프레스 호스트 인터페이스 유닛(200)을 통해 호스트로부터 전송되는 전력이 차단됨에 따라 호스트의 전력 소스에 에러가 발생하거나, 호스트로부터 전송되는 전력이 임계값을 벗어날 때, 전력 소스 컨트롤 유닛(500)은 보조 전력 소스 유닛(400)으로부터 전력을 수신하고 컨트롤러 유닛(300)을 통해 메모리 디스크 유닛(100)으로 전력을 공급한다.

백업 저장 유닛(600A-B)은 하드 디스크와 같은 저속 비휘발성 저장 장치로 구성되며 메모리 디스크 유닛(100)의 데이터를 저장한다.

백업 컨트롤 유닛(700)은 백업 저장 유닛(600)의 데이터 입력/출력을 컨트롤함으로써 메모리 디스크 유닛(100)에 저장된 데이터를 백업 저장 유닛(600)에 백업하고 호스트로부터의 지시에 따라서, 또는 호스트로부터 전송되는 전력이 임계값을 벗어남에 따라 호스트의 전력 소스에 에러가 발생할 때, 메모리 디스크 유닛(100)에 저장된 데이터를 백업 저장 유닛(600)에 백업한다.

예시적인 실시예가 도시되고 설명되었으며, 당업자는 형태적으로 및 상세적으로 다양한 변형들이 첨부된 특허청구범위에 의해 규정되는 본 개시의 사상 및 범위를 벗어나지 않는 범위 내에서 가능하다는 것을 이해할 것이다. 또한, 다양한 수정들이 이루어져 필수적 범위를 벗어나지 않는 범위 내에서 특정 상황 또는 물질이 본 개시의 시사에 적용될 수 있다. 따라서, 본 개시는 본 개시를 실시하기 위해 고려된 최선의 형태로서 개시된 예시적인 특정 실시예에 제한되지 않으며, 본 개시는 첨부되는 특허청구범위의 범위 내에 속하는 모든 실시예들을 포함한다.

본 발명은 PCI-익스프레스 인터페이스를 통한 호스트와 메모리 디스크 사이의 데이터 통신 시 호스트와 메모리 디스크 사이에 전송/수신되는 데이터 신호의 동기화를 조절함으로써 호스트에 대해 저속 데이터 프로세싱 속도를 지원하고, 동시에 메모리 디스크에 대한 고속 데이터 프로세싱 속도를 지원하며, 이에 의해 기존 인터페이스 환경에서 최대의 고속 데이터 프로세싱을 가능하게 하는 성능을 지원한다.

본 발명의 다양한 실시예에 대한 이상의 설명은 설명의 목적을 위해 표현되었다. 이는 본 발명을 제한하고 개시된 특정 형태에 제한하는 것이 아니며, 용이하게, 많은 수정 및 변형이 가능하다. 당업자에게 자명한 이러한 수정 및 변형은 첨부되는 특허청구범위에 의해 규정되는 본 발명의 범위 내에 속한다.

100: SSD 메모리 디스크 유닛
200: 인터페이스 유닛
300: 컨트롤러 유닛
400: 보조 전력 소스 유닛
500: 전력 소스 컨트롤 유닛
600A-B: 백업 저장 유닛
700: 백업 컨트롤 유닛
800: RAID 컨트롤러

Claims (20)

1. 반도체 저장장치(SSD)용 DDR 컨트롤러 유닛으로서,
   메모리 컨트롤러;
   상기 메모리 컨트롤러에 연결되는 데이터 멀티플렉서(MUX);
   상기 메모리 컨트롤러와 데이터 멀티플렉서에 직접 연결되는 제1 DIMM 세트; 및
   상기 메모리 컨트롤러와 데이터 멀티플렉서에 직접 연결되는 제2 DIMM 세트;를 포함하여, 상기 메모리 컨트롤러를 이용하여 상기 제1 및 제2 DIMM 세트에 포함된 복수의 DIMM들의 제어신호를 상기 제1 및 제2 DIMM 세트 단위로 그룹화하고,
   상기 데이터 멀티플렉서는 상기 메모리 컨트롤러를 이용하지 않고 상기 제1 DIMM 세트 및 제2 DIMM 세트와 데이터 공유가 가능하며,
   상기 메모리 컨트롤러는 어드레스와 컨트롤 정보를 상기 제1 DIMM 세트 및 제2 DIMM 세트와 공유하고,
   상기 메모리 컨트롤러와 데이터 멀티플렉서는 FPGA(field programmable gate array) 상에 배치되며,
   상기 DDR 컨트롤러 유닛은 상기 SSD와 결합하여 구현되는, 반도체 저장장치용 DDR 컨트롤러 유닛.
2. 삭제
3. 삭제
4. 삭제
5. 제 1 항에 있어서,
   상기 제1 DIMM 세트 및 제2 DIMM 세트는 각각 복수의 DIMM들을 포함하는, 반도체 저장장치용 DDR 컨트롤러 유닛.
6. 삭제
7. 제 1 항에 있어서,
   상기 SSD는 메모리 어레이를 포함하는, 반도체 저장장치용 DDR 컨트롤러 유닛.
8. 제 7 항에 있어서,
   상기 메모리 어레이는 메모리 블록 세트를 포함하는, 반도체 저장장치용 DDR 컨트롤러 유닛.
9. 반도체 저장장치(SSD)용 DDR 컨트롤러 유닛으로서,
   메모리 컨트롤러;
   상기 메모리 컨트롤러에 연결되는 데이터 멀티플렉서(MUX);
   상기 메모리 컨트롤러와 데이터 멀티플렉서에 연결되는 복수의 제1 DIMM 세트; 및
   상기 메모리 컨트롤러와 데이터 멀티플렉서에 연결되는 복수의 제2 DIMM 세트;를 포함하여, 상기 메모리 컨트롤러를 이용하여 상기 복수의 제1 및 제2 DIMM 세트에 포함된 복수의 DIMM들의 제어신호를 상기 복수의 제1 및 제2 DIMM 세트 단위로 그룹화하고,
   상기 데이터 멀티플렉서는 상기 메모리 컨트롤러를 이용하지 않고 상기 제1 DIMM 세트 및 제2 DIMM 세트와 데이터 공유가 가능하며,
   상기 메모리 컨트롤러는 어드레스와 컨트롤 정보를 상기 복수의 제1 DIMM 세트 및 제2 DIMM 세트와 공유하고,
   상기 메모리 컨트롤러와 데이터 멀티플렉서는 FPGA(field programmable gate array) 상에 배치되며,
   상기 DDR 컨트롤러 유닛은 상기 SSD와 결합하여 구현되는, 반도체 저장장치용 DDR 컨트롤러 유닛.
10. 삭제
11. 제 9 항에 있어서,
    상기 SSD는 메모리 어레이를 포함하는, 반도체 저장장치용 DDR 컨트롤러 유닛.
12. 제 11 항에 있어서,
    상기 메모리 어레이는 복수의 메모리 블록들을 포함하는, 반도체 저장장치용 DDR 컨트롤러 유닛.
13. 반도체 저장장치(SSD)용 DDR 컨트롤러 유닛을 형성하는 방법으로서,
    메모리 컨트롤러에 데이터 멀티플렉서(MUX)를 연결하는 단계;
    상기 메모리 컨트롤러와 데이터 멀티플렉서에 제1 DIMM 세트를 직접 연결하는 단계; 및
    상기 메모리 컨트롤러와 데이터 멀티플렉서에 제2 DIMM 세트를 직접 연결하는 단계;를 포함하여, 상기 메모리 컨트롤러를 이용하여 상기 제1 및 제2 DIMM 세트에 포함된 복수의 DIMM들의 제어신호를 상기 제1 및 제2 DIMM 세트 단위로 그룹화하고,
    상기 데이터 멀티플렉서는 상기 메모리 컨트롤러를 이용하지 않고 상기 제1 DIMM 세트 및 제2 DIMM 세트와 데이터 공유가 가능하며,
    상기 메모리 컨트롤러는 어드레스와 컨트롤 정보를 상기 제1 DIMM 세트 및 제2 DIMM 세트와 공유하고,
    상기 메모리 컨트롤러와 데이터 멀티플렉서는 FPGA(field programmable gate array) 상에 배치되며,
    상기 DDR 컨트롤러 유닛은 상기 SSD와 결합하여 구현되는, 반도체 저장장치용 DDR 컨트롤러 유닛을 형성하는 방법.
14. 삭제
15. 삭제
16. 삭제
17. 제 13 항에 있어서,
    상기 제1 DIMM 세트 및 제2 DIMM 세트는 각각 복수의 DIMM들을 포함하는, 반도체 저장장치용 DDR 컨트롤러 유닛을 형성하는 방법.
18. 삭제
19. 제 13 항에 있어서,
    상기 SSD는 메모리 어레이를 포함하는, 반도체 저장장치용 DDR 컨트롤러 유닛을 형성하는 방법.
20. 제 19 항에 있어서,
    상기 메모리 어레이는 메모리 블록 세트를 포함하는, 반도체 저장장치용 DDR 컨트롤러 유닛을 형성하는 방법.

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