CN108898033B

CN108898033B - 一种基于fpga的数据加解密系统

Info

Publication number: CN108898033B
Application number: CN201810620651.9A
Authority: CN
Inventors: 龚骁敏; 刘欢; 白卓玉; 田春雨; 胡朗恺
Original assignee: CETC 52 Research Institute
Current assignee: CETC 52 Research Institute
Priority date: 2018-06-15
Filing date: 2018-06-15
Publication date: 2020-12-08
Anticipated expiration: 2038-06-15
Also published as: CN108898033A

Abstract

本发明公开了一种基于FPGA的数据加解密系统，包括主机端、FPGA端和内存DDR，所述FPGA端包括通过AXI总线连接的PCIE设备接口硬核、存储控制模块、DMA传输控制模块、解析及封装模块、以及连接到所述解析及封装模块的密钥管理模块、加解密模块，所述FPGA端与主机端通过PCIE设备接口硬核连接，所述FPGA端与内存DDR之间通过存储控制模块连接。本发明极大地降低了应用系统HOST端的资源占用，在不影响用户体验的同时提高了数据信息的完整性以及数据传输的安全性。

Description

一种基于FPGA的数据加解密系统

技术领域

本发明属于数据安全技术领域，尤其涉及一种基于FPGA的数据加解密系统。

背景技术

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

在信息安全日益受到人们重视的信息化时代，数据处理及存储产品要求不止具有处理数据的功能，还需要具有病毒防护和加解密的功能。针对此项要求，目前市场上有软件加密和硬件加密两种方案，而其中硬件加密由于其速度快，安全性高而受到研究者的重视。

现有技术中，硬件加密较多地采用FPGA实现，但在待处理数据量较大时，使得对主机端的资源消耗过多，导致无法满足数据处理及存储服务器阵列等应用场合对数据实时性和安全性的需求，故本专利提出了一种基于FPGA及PCIE接口的硬件加解密系统。

发明内容

本发明的目的在于提供一种基于FPGA的数据加解密系统，极大地降低了应用系统HOST端的资源占用，在不影响用户体验的同时提高了数据信息的完整性以及数据传输的安全性。

为实现上述目的，本发明所采取的技术方案为：

一种基于FPGA的数据加解密系统，包括主机端、FPGA端和内存DDR，所述FPGA端包括通过AXI总线连接的PCIE设备接口硬核、存储控制模块、DMA传输控制模块、解析及封装模块、以及连接到所述解析及封装模块的密钥管理模块、加解密模块，所述FPGA端与主机端通过PCIE设备接口硬核连接，所述FPGA端与内存DDR之间通过存储控制模块连接，其中：

所述存储控制模块，用于控制内存DDR数据帧的读写；

所述DMA传输控制模块，用于根据主机端发起的数据传输信号，通过AXI总线和存储控制模块实现主机端与内存DDR之间数据帧的独立传输；

所述解析及封装模块，用于对通过AXI总线和存储控制模块从内存DDR中读取的数据帧进行解析，发送到加解密模块中进行处理，并在处理结束后，将处理好的数据封装为数据帧通过AXI总线和存储控制模块存入内存DDR；

所述密钥管理模块，用于根据所述解析及封装模块解析得到的帧头，完成密钥的在线生成、卷分量密钥创建与销毁操作；

所述加解密模块，用于根据密钥管理模块输出的密钥，对所述解析及封装模块输出的数据进行加解密处理；

其中，所述数据帧的帧头包括卷分量、控制码和用户密钥；所述密钥管理模块在根据所述解析及封装模块解析得到的帧头，完成密钥的在线生成、卷分量密钥创建与销毁操作时，执行如下操作：

在控制码为第一控制码时，从外接的闪存FALSH中查找并读取与帧头中卷分量对应的卷分量密钥，将卷分量密钥与用户密钥运算后得到加密操作所需密钥；

在控制码为第二控制码时，从外接的闪存FALSH中查找并读取与帧头中卷分量对应的卷分量密钥，将卷分量密钥与用户密钥运算后得到解密操作所需密钥；

在控制码为第三控制码时，根据帧头中卷分量，从随机数芯片获取一串真随机数，作为该卷分量对应的卷分量密钥，并将卷分量密钥与卷分量存储到闪存FLASH中；

在控制码为第四控制码时，根据帧头中的卷分量，从闪存FALSH中查找与该卷分量对应的卷分量密钥，并将所述卷分量密钥所在的FLASH块进行擦除重写，删除所要销毁的对应卷分量密钥与卷分量。

进一步地，所述FPGA端还包括与AXI总线连接的第一状态寄存器和第二状态寄存器，所述第一状态寄存器用于存储传输完成标志位，所述第二状态寄存器用于存储加解密完成标志位。

进一步地，所述主机端在数据帧传输完成后发出更新指令；所述第一状态寄存器根据主机端发出的更新指令，更新传输完成标志位；所述解析及封装模块在检测到第一状态寄存器中的传输完成标志位有效时，通过AXI总线和存储控制模块从内存DDR中读取数据帧并进行解析，并在读取完成后更新第一状态寄存器中的传输完成标志位。

进一步地，所述解析及封装模块，还用于在将处理好的数据封装为数据帧通过AXI总线和存储控制模块存入内存DDR后，通知所述第二状态寄存器更新加解密完成标志位；所述第二状态寄存器根据收到的更新指令，更新加解密完成标志位，所述主机端在检测到第二状态寄存器中的加解密完成标志位有效时，读取加解密完成后的数据帧，并在读取完成后更新第二状态寄存器中的加解密完成标志位。

本发明提出的一种基于FPGA的数据加解密系统，利用高性能的AXI总线实现各模块的互连，有效提高了数据加解密系统的带宽以及单位时间内的数据吞吐量；利用用户密钥和卷分量的独立管理和存储，且由卷分量对应生成真随机数作为卷分量密钥，有效增加了数据加解密系统中密钥的安全性；加解密系统由FPGA端完成，且数据帧利用DMA传输机制完成，显著降低了HOST端的资源占用，提升了系统效率。

附图说明

图1为本发明数据加解密系统的结构框图；

图2为本发明AXI总线模块互连的示意图；

图3为本发明数据帧的一种实施例示意图；

图4为本发明密钥管理模块的工作流程框图；

图5为本发明加解密过程的流程框图。

具体实施方式

下面结合附图和实施例对本发明技术方案做进一步详细说明，以下实施例不构成对本发明的限定。

如图1所示，本实施例提供一种基于FPGA的数据加解密系统，该基于FPGA的数据加解密系统包括主机端、FPGA端和内存，所述FPGA端包括通过AXI总线连接的PCIE设备接口硬核、存储控制模块、DMA传输控制模块、解析及封装模块，以及连接到所述解析及封装模块的密钥管理模块和加解密模块，所述FPGA端与主机端通过PCIE设备接口硬核连接，所述FPGA端与内存DDR之间通过存储控制模块连接，对具备PCIE设备接口的主机端(HOST)提供数据加解密服务。其中：

所述存储控制模块，用于控制内存DDR数据帧的读写；

所述解析及封装模块，用于通过AXI总线和存储控制模块从内存DDR中读取数据帧并进行解析，发送到加解密模块中进行处理，并在处理结束后，将处理好的数据封装为数据帧通过AXI总线和存储控制模块存入内存DDR；

所述加解密模块，用于根据密钥管理模块输出的密钥，对所述解析及封装模块输出的数据进行加解密处理。

参照图2对AXI总线实现各模块互连作进一步描述：AXI总线的地址和数据相位分离，支持不对齐传输，AXI传输协议基于突发式传输机制，包含读操作和写操作两种传输形式，且仅支持点对点的传输，传输中涉及的通信双方分为主设备和从设备。本实施例中，传输控制模块、解析及封装模块作为AXI传输的主设备方，存储控制模块的DDR和状态寄存器、PCIE设备接口硬核作为AXI传输的从设备方。在数据传输过程中，利用AXI总线自身的主设备端的VALID信号、从设备端的READY信号以及增加读写缓存，来解决主设备方和从设备方进行点对点传输时数据不同步的问题，其具体操作是：当主设备端的写缓存数据满足一次突发的数据量时，VALID信号输出有效电平，此时若从设备端已做好数据接受准备，则READY信号输出有效电平，从而AXI总线发起一次突发写；若从设备端写缓存数据满足一次突发的数据量时，READY信号输出有效电平，此时若主设备端已做好数据接受准备，则VALID信号输出有效电平，从而AXI总线发起一次突发读。在数据传输过程中，AXI总线实时监测缓存中的数据，当达到突发长度时即完成一次突发操作。AXI总线读写操作方式延时小，可以提高系统单位时间的数据吞吐量。

如图3所示，本实施例数据帧包括明文或密文数据和帧头，所述帧头包括卷分量、数据帧长度、控制码以及用户密钥，且所述数据帧的数据部分和帧头均设有预留位宽。当数据帧为需要进行加密的数据帧时，数据帧中的数据部分是明文数据；当数据帧为需要进行解密的数据帧时，数据帧中的数据部分为密文数据。

本实施例中DMA传输控制模块主要是实现数据帧从HOST端到FPGA端DDR存储器之间的搬运，执行的具体操作为：根据主机端发起的数据传输信号，通过AXI总线和存储控制模块实现主机端与内存DDR之间数据帧的独立传输。

在加解密过程中，主机端待加解密数据帧需要传输到DDR中，在传输完成后，解析及封装模块读取待加解密数据帧，进行解析后发送给加解密模块进行加解密，加解密模块在加解密处理后，解析及封装模块封装加解密处理后的数据，将封装后的数据帧存储到DDR；然后主机端在得知加解密完成后，从DDR获取加解密处理后的数据帧。

可见，上述加解密过程中，数据帧在主机端、DDR、加解密模块间流转，FPGA端需要在每次数据帧传输完成后，通知下一个设备进行后续处理。例如DMA传输控制模块在将数据帧搬运到DDR后，通知解析及封装模块读取数据帧进行加解密处理；解析及封装模块在将加解密完成的数据帧存储到DDR后，需要通知主机端来读取加解密完成的数据帧。这里的通知，可以是模块之间相互发送触发信号来实现，也可以采用状态寄存器来保存传输状态，其他模块通过读取状态寄存器来执行下一步的动作。

本实施例优选地，FPGA端还包括与AXI总线连接的第一状态寄存器和第二状态寄存器，所述第一状态寄存器用于存储传输完成标志位，所述第二状态寄存器用于存储加解密完成标志位。

具体地，所述主机端在数据帧传输完成后发出更新指令；所述第一状态寄存器根据主机端发出的更新指令，更新传输完成标志位；所述解析及封装模块在检测到第一状态寄存器中的传输完成标志位有效时，通过AXI总线和存储控制模块从内存DDR中读取数据帧并进行解析，并在读取完成后更新第一状态寄存器中的传输完成标志位。

例如，主机端有待加解密数据帧需要进行加解密，则在DMA传输控制模块将待加解密数据帧搬运到DDR后，主机端随后发出更新指令，第一状态寄存器根据主机端发出的更新指令，更新传输完成标志位为1。

解析及封装模块在检测到第一状态寄存器组中的传输完成标志位有效时(为1)，将数据帧从内存DDR中取出，发送到加解密模块中进行处理，并在处理结束后，通过AXI总线和存储控制模块将处理后的数据帧存入内存DDR。此时，解析及封装模块通知所述第一状态寄存器更新传输完成标志位；所述第一状态寄存器根据收到的更新指令，更新传输完成标志位为0。解析及封装模块还在加解密完成后，通知所述第二状态寄存器更新加解密完成标志位；所述第二状态寄存器根据收到的更新指令，更新加解密完成标志位(例如为1)，所述主机端在检测到第二状态寄存器中的加解密完成标志位有效时(例如为1)，读取加解密完成后的数据帧，并在读取完成后更新第二状态寄存器中的加解密完成标志位(例如为0)。

此后，主机端读取到第二状态寄存器中的加解密完成标志位为1后，则通过DMA传输控制模块将加解密完成后的数据帧从DDR搬运到主机端。

如图4所示，本实施例密钥管理模块根据所述解析及封装模块解析得到的帧头，完成密钥的在线生成、卷分量密钥创建与销毁操作，具体操作为：

在控制码为第三控制码时，根据帧头中卷分量，从随机数芯片获取一串真随机数，作为该卷分量对应的卷分量密钥，并将卷分量密钥与卷分量的对应关系存储到闪存FLASH中；

例如，解析及封装模块解析得到的帧头中的控制码为1时，为加密操作，此时密钥管理模块从外接的闪存FALSH中查找并读取与帧头中卷分量对应的卷分量密钥，将卷分量密钥与用户密钥运算后得到加密操作所需密钥。

例如，解析及封装模块解析得到的帧头中的控制码为2时，为解密操作，此时密钥管理模块从外接的闪存FALSH中查找并读取与帧头中卷分量对应的卷分量密钥，将卷分量密钥与用户密钥运算后得到解密操作所需密钥。

例如，解析及封装模块解析得到的帧头中的控制码为3时，为创建卷分量密钥的操作，此时密钥管理模块根据帧头中卷分量，从随机数芯片获取一串真随机数，作为该卷分量对应的卷分量密钥，并将卷分量密钥与卷分量存储到闪存FLASH中。由于FLASH存储介质需要整块写或擦除，查找延时也比较大，因而在本发明中，采用每次系统启动时先将该对应关系从FLASH中读出，放在DDR中方便查找，在每次创建密钥时，先更新DDR中的随机数与HOST下发密钥分量对应表，再由密钥管理模块将该对应表所在的FLASH块区进行擦除重写。此策略既保证了随机数可以实现快速查找，又保证了随机数掉电不丢失。

例如，解析及封装模块解析得到的帧头中的控制码为4时，为密钥销毁操作，此时密钥管理模块根据帧头中的卷分量，从闪存FALSH中查找与该卷分量对应的卷分量密钥，并将所述卷分量密钥所在的FLASH块进行擦除重写，删除所要销毁的卷分量密钥与卷分量。

本实施例卷分量密钥是基于存储系统中不同的卷分量截取的一串随机数，它会在创建卷分量密钥时将该随机数存储在非易失存储介质FLASH芯片中，卷分量对应数据帧在HOST端的存储位置。卷分量密钥创建后存储在FLASH中，只有在加解密时才访问读取。

创建和销毁卷密钥均由HOST端发起，并下发一个对应当前用户以及明文数据帧存储位置的卷分量给本发明。密钥管理逻辑会在HOST端发起创建密钥这一操作时截取当前随机数芯片产生的一串随机数作为卷分量密钥，将卷分量和该卷分量密钥存储于FLASH中，在用户需要加解密时查找取出进行相应操作。密钥销毁操作需要将该卷分量和对应的卷分量密钥从FLASH中的对应表中删除，而FLASH最小擦除单元是一个扇区，因此设计时需要将该扇区整块读出，删除要销毁的密钥和卷分量，擦除后再将其整块写入，并记录该地址，在下次创建密钥时将密钥和卷分量存入该地址。所以，单独窃取到数据帧或是卷密钥都无法得到加解密密钥，并且截取的随机数是随机数芯片由器件的物理特性而产生的真随机数，以此保证加解密密钥的安全可靠。

如图5所示，示出了本技术方案具体的加解密操作原理框图。以加密操作为例：加密操作由HOST端发起，HOST端发起传输请求，根据数据帧传输长度将相应描述符写入DMA传输控制模块，发起DMA数据传输，将带有明文数据、卷分量、帧长度、控制码为1、用户密钥的数据帧写入DDR中；在DMA传输结束后，HOST端通过PCIE将第一状态寄存器中的传输完成标志位更新为1；解析及封装模块识别到第一状态寄存器中的传输完成标志位为1，通过AXI总线从DDR中读取数据帧并进行解析，将解析后的明文数据发送至加解密模块，将卷分量、控制码以及用户密钥发送至密钥管理模块，密钥管理模块，生成加密操作所需密钥并将密钥发送给加解密模块和数据帧解析及封装模块，加解密模块根据密钥管理模块给出的密钥使用AES加密算法对明文数据进行加密，得到密文数据；加解密模块将密文数据传输至数据帧及封装模块中，数据帧及封装模块将接收的数据按照数据帧格式重新进行封装，并将封装后的新数据帧通过AXI总线传输至存储控制器中的DDR进行存储，并同时更新第一状态寄存器中的传输完成标志位为0，更新第二状态寄存器中的传输完成标志位值为1，通知HOST端加密完成；HOST端识别到第二状态寄存器中的加解密完成标志位为1，通过DMA传输从DDR中获取加密后的数据帧，完成加密操作。

容易理解的是，解密操作与加密操作同理，在此不再赘述。

以上实施例仅用以说明本发明的技术方案而非对其进行限制，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种基于FPGA的数据加解密系统，包括主机端、FPGA端和内存DDR，其特征在于，所述FPGA端包括通过AXI总线连接的PCIE设备接口硬核、存储控制模块、DMA传输控制模块、解析及封装模块、以及连接到所述解析及封装模块的密钥管理模块、加解密模块，所述FPGA端与主机端通过PCIE设备接口硬核连接，所述FPGA端与内存DDR之间通过存储控制模块连接，其中：

所述存储控制模块，用于控制内存DDR数据帧的读写；

2.如权利要求1所述的基于FPGA的数据加解密系统，其特征在于，所述FPGA端还包括与AXI总线连接的第一状态寄存器和第二状态寄存器，所述第一状态寄存器用于存储传输完成标志位，所述第二状态寄存器用于存储加解密完成标志位。

3.如权利要求2所述的基于FPGA的数据加解密系统，其特征在于，所述主机端在数据帧传输完成后发出更新指令；所述第一状态寄存器根据主机端发出的更新指令，更新传输完成标志位；所述解析及封装模块在检测到第一状态寄存器中的传输完成标志位有效时，通过AXI总线和存储控制模块从内存DDR中读取数据帧并进行解析，并在读取完成后更新第一状态寄存器中的传输完成标志位。

4.如权利要求2所述的基于FPGA的数据加解密系统，其特征在于，所述解析及封装模块，还用于在将处理好的数据封装为数据帧通过AXI总线和存储控制模块存入内存DDR后，通知所述第二状态寄存器更新加解密完成标志位；所述第二状态寄存器根据收到的更新指令，更新加解密完成标志位，所述主机端在检测到第二状态寄存器中的加解密完成标志位有效时，读取加解密完成后的数据帧，并在读取完成后更新第二状态寄存器中的加解密完成标志位。