CN106549970A - 一种基于fpga的pcie接口数据加解密方法 - Google Patents
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Abstract
本发明特别涉及一种基于FPGA的PCIE接口数据加解密方法。该基于FPGA的PCIE接口数据加解密方法,利用FPGA的PCIE硬核,内部实现数据报文解析逻辑,策略匹配逻辑,算法控制逻辑,报文封装逻辑,对具备PCIE接口的Host端提供背靠背的数据加解密服务。该基于FPGA的PCIE接口数据加解密方法,不仅能保障用户数据信息的完整,不受损坏,不被窃取,同时保证数据在网络中安全传输需求;而且整个逻辑完全硬件实现,大大降低了Host端软件开销,提升了系统效率。
Description
技术领域
本发明涉及数据安全技术领域,特别涉及一种基于FPGA的PCIE接口数据加解密方法。
背景技术
随着信息技术不断发展,信息系统的重要性不断提升,系统数据成为最核心的资产。信息系统作为数据的保存空间,是数据保护的重要防线;随着信息系统向网络化和分布式的方向发展,并被网络上的众多计算机共享,使信息系统变得更易受到攻击,相对静态的存储系统往往成为攻击者的首选目标,达到窃取、篡改或破坏数据的目的,如果没有信息安全防范措施,一旦攻击者成功地渗透到数据存储系统中,其负面影响将是无法估计的,因此信息安全变得至关重要。
基于上述问题,本发明提出了一种基于FPGA的PCIE接口数据加解密方法,以期保障用户数据信息的完整、不受损坏、不被窃取,同时保证数据在网络中安全传输需求。
发明内容
本发明为了弥补现有技术的缺陷,提供了一种简单高效的基于FPGA的PCIE接口数据加解密方法。
本发明是通过如下技术方案实现的:
一种基于FPGA的PCIE接口数据加解密方法,其特征在于:利用FPGA的PCIE硬核,内部实现数据报文解析逻辑,策略匹配逻辑,算法控制逻辑,报文封装逻辑,对具备PCIE接口的Host端提供背靠背的数据加解密服务;
Host端将待加密数据通过PCIE接口送入FPGA,经过PCIE从设备接口卸载PCIE封装后,进入报文解析逻辑;策略匹配逻辑处于报文解析和算法控制逻辑之间,实现对多用户策略的加解密的底层支持;算法控制逻辑实现对算法接口的管理,同时需依据用户需求进行部分定制;报文封装逻辑将加解密数据重新封包,计算校验值,发送至PCIE接口。
所述报文解析逻辑的工作内容包括以下三个方面:
(1)提取报文头,解析指令,依据解析判断报文内容为指令或存储数据,并将报文头保存在报文头寄存器;
(2)将指令直接写入报文封装逻辑的指令寄存器或将存储数据放入数据队列;
(3)将解析结果送入策略匹配逻辑。
所述策略匹配逻辑的工作内容包括以下三个方面:
(1)建立基于用户身份的策略表;
(2)依据报文解析结果在策略表内查找符合项,进行策略匹配;
(3)对报文头或有效存储数据进行格式变换,变为算法需求格式,并将数据送入算法控制逻辑。
所述算法控制逻辑实现的工作内容包括以下三个方面:
(1)负载均衡逻辑实现多数据通路高效并行运算;
(2)对算法逻辑接口进行控制,依据策略匹配结果,将数据送入所需算法核中;
(3)将经过加解密运算的报文进行格式恢复。
所述报文封装逻辑的工作内容包括以下四个方面:
(1)缓存解析逻辑提取的报文头和指令;
(2)接收算法控制逻辑传输的加密或解密数据;
(3)将报文头和指令或数据进行数据包封装,并计算校验值;
(4)将封装好的数据送入PCIE接口。
本发明的有益效果是:该基于FPGA的PCIE接口数据加解密方法,不仅能保障用户数据信息的完整,不受损坏,不被窃取,同时保证数据在网络中安全传输需求;而且整个逻辑完全硬件实现,大大降低了Host端软件开销,提升了系统效率。
附图说明
附图1为本发明基于FPGA的PCIE接口数据加解密逻辑结构示意图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白,以下结合附图和实施例,对本发明进行详细的说明。应当说明的是,此处所描述的具体实施例仅用以解释本发明,并不用于限定本发明。
该基于FPGA的PCIE接口数据加解密方法,利用FPGA的PCIE硬核,内部实现数据报文解析逻辑,策略匹配逻辑,算法控制逻辑,报文封装逻辑,对具备PCIE接口的Host端提供背靠背的数据加解密服务;
Host端将待加密数据通过PCIE接口送入FPGA,经过PCIE从设备接口卸载PCIE封装后,进入报文解析逻辑;策略匹配逻辑处于报文解析和算法控制逻辑之间,实现对多用户策略的加解密的底层支持;算法控制逻辑实现对算法接口的管理,同时需依据用户需求进行部分定制;报文封装逻辑将加解密数据重新封包,计算校验值,发送至PCIE接口。
所述报文解析逻辑的工作内容包括以下三个方面:
(1)提取报文头,解析指令,依据解析判断报文内容为指令或存储数据,并将报文头保存在报文头寄存器;
(2)将指令直接写入报文封装逻辑的指令寄存器或将存储数据放入数据队列;
(3)将解析结果送入策略匹配逻辑。
所述策略匹配逻辑的工作内容包括以下三个方面:
(1)建立基于用户身份的策略表;
(2)依据报文解析结果在策略表内查找符合项,进行策略匹配;
(3)对报文头或有效存储数据进行格式变换,变为算法需求格式,并将数据送入算法控制逻辑。
所述算法控制逻辑实现的工作内容包括以下三个方面:
(1)负载均衡逻辑实现多数据通路高效并行运算;
(2)对算法逻辑接口进行控制,依据策略匹配结果,将数据送入所需算法核中;
(3)将经过加解密运算的报文进行格式恢复。
所述报文封装逻辑的工作内容包括以下四个方面:
(1)缓存解析逻辑提取的报文头和指令;
(2)接收算法控制逻辑传输的加密或解密数据;
(3)将报文头和指令或数据进行数据包封装,并计算校验值;
(4)将封装好的数据送入PCIE接口。
本发明的有益效果是:该基于FPGA的PCIE接口数据加解密方法,不仅能保障用户数据信息的完整,不受损坏,不被窃取,同时保证数据在网络中安全传输需求;而且整个逻辑完全硬件实现,大大降低了Host端软件开销,提升了系统效率。
Claims (5)
1.一种基于FPGA的PCIE接口数据加解密方法,其特征在于:利用FPGA的PCIE硬核,内部实现数据报文解析逻辑,策略匹配逻辑,算法控制逻辑,报文封装逻辑,对具备PCIE接口的Host端提供背靠背的数据加解密服务;
Host端将待加密数据通过PCIE接口送入FPGA,经过PCIE从设备接口卸载PCIE封装后,进入报文解析逻辑;策略匹配逻辑处于报文解析和算法控制逻辑之间,实现对多用户策略的加解密的底层支持;算法控制逻辑实现对算法接口的管理,同时需依据用户需求进行部分定制;报文封装逻辑将加解密数据重新封包,计算校验值,发送至PCIE接口。
2.根据权利要求1所述的基于FPGA的PCIE接口数据加解密方法,其特征在于,所述报文解析逻辑的工作内容包括以下三个方面:
(1)提取报文头,解析指令,依据解析判断报文内容为指令或存储数据,并将报文头保存在报文头寄存器;
(2)将指令直接写入报文封装逻辑的指令寄存器或将存储数据放入数据队列;
(3)将解析结果送入策略匹配逻辑。
3.根据权利要求1所述的基于FPGA的PCIE接口数据加解密方法,其特征在于,所述策略匹配逻辑的工作内容包括以下三个方面:
(1)建立基于用户身份的策略表;
(2)依据报文解析结果在策略表内查找符合项,进行策略匹配;
(3)对报文头或有效存储数据进行格式变换,变为算法需求格式,并将数据送入算法控制逻辑。
4.根据权利要求1所述的基于FPGA的PCIE接口数据加解密方法,其特征在于,所述算法控制逻辑实现的工作内容包括以下三个方面:
(1)负载均衡逻辑实现多数据通路高效并行运算;
(2)对算法逻辑接口进行控制,依据策略匹配结果,将数据送入所需算法核中;
(3)将经过加解密运算的报文进行格式恢复。
5.根据权利要求1所述的基于FPGA的PCIE接口数据加解密方法,其特征在于,所述报文封装逻辑的工作内容包括以下四个方面:
(1)缓存解析逻辑提取的报文头和指令;
(2)接收算法控制逻辑传输的加密或解密数据;
(3)将报文头和指令或数据进行数据包封装,并计算校验值;
(4)将封装好的数据送入PCIE接口。
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