CN109697177B - 存储装置以及其接口芯片 - Google Patents

存储装置以及其接口芯片 Download PDF

Info

Publication number
CN109697177B
CN109697177B CN201810802619.2A CN201810802619A CN109697177B CN 109697177 B CN109697177 B CN 109697177B CN 201810802619 A CN201810802619 A CN 201810802619A CN 109697177 B CN109697177 B CN 109697177B
Authority
CN
China
Prior art keywords
interface
chips
interface chip
chip
volatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810802619.2A
Other languages
English (en)
Other versions
CN109697177A (zh
Inventor
杨宗杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Motion Inc
Original Assignee
Silicon Motion Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Motion Inc filed Critical Silicon Motion Inc
Publication of CN109697177A publication Critical patent/CN109697177A/zh
Application granted granted Critical
Publication of CN109697177B publication Critical patent/CN109697177B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G06F11/108—Parity data distribution in semiconductor storages, e.g. in SSD
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明公开了一种存储装置以及其接口芯片。该接口芯片可应用于该存储装置。该接口芯片包括：仆接口电路、主接口电路以及控制电路。该存储装置包括内存控制器以及非挥发性内存，且该非挥发性内存包括复数个非挥发性内存芯片。该仆接口电路用来将该接口芯片耦接至该内存控制器。该主接口电路用来将该接口芯片耦接至该复数个非挥发性内存芯片中的一组非挥发性内存芯片。该存储装置中的阶层式架构包括该内存控制器、该接口芯片以及该组非挥发性内存芯片。该控制电路用来控制该接口芯片的运作。

Description

存储装置以及其接口芯片
原申请案的申请日、申请号和发明创造名称如下：
申请日：2018年05月24日；
申请号：201810510101.1；以及
发明创造名称：存储装置以及其接口芯片。
技术领域
本发明有关于闪存(Flash memory)控制，尤指一种存储装置以及其接口芯片。
背景技术
关于高效能与高耐用度的固态硬盘(solid state drive,SSD)产品诸如企业级固态硬盘(enterprise SSD)产品的发展，相关技术中出现一些问题。例如，当尝试通过增加企业级固态硬盘中的闪存芯片(Flash memory chip)的数量来增加该企业级固态硬盘的存储容量时，该企业级固态硬盘中的控制器的关键数据路径的吞吐量(throughput)大增，但该控制器的现有架构无法负荷这么大的吞吐量。由于相关技术无法同时确保效能与可靠度(reliability)这两者，故面临效能与可靠度之间的权衡(tradeoff)。又例如：相关数据保护的计算量的增加可能导致该控制器的高温，所以需要提供额外的散热机制予该控制器，其中该些散热机制会占据额外的空间。因此，需要一种新颖的架构，来突破这类的存储装置的发展的瓶颈。
发明内容
本发明的目的在于提供一种存储装置以及其接口芯片，以解决上述问题。本发明的另一目的在于提供一种存储装置以及其接口芯片，以在确保该存储装置的效能及可靠度的状况下最大化(maximize)该存储装置的存储容量。
本发明的至少一实施例提供一种接口芯片，其中该接口芯片应用于存储装置。该接口芯片包括：仆(slave)接口电路；主(master)接口电路；以及控制电路，耦接于该仆接口电路与该主接口电路之间。该仆接口电路可用来将该接口芯片耦接至内存控制器，其中该存储装置包括该内存控制器以及非挥发性(non-volatile,NV)内存，且该非挥发性内存包括复数个非挥发性内存芯片。该内存控制器可因应来自主装置的主装置指令，通过该接口芯片来存取(access)该非挥发性内存，且该主装置位于该存储装置之外。该主接口电路可用来将该接口芯片耦接至该复数个非挥发性内存芯片中的一组非挥发性内存芯片，其中该存储装置中的阶层式(hierarchical)架构包括该内存控制器、该接口芯片以及该组非挥发性内存芯片。该控制电路可用来控制该接口芯片的运作，其中在该控制电路的控制下，该接口芯片为该内存控制器存取该组非挥发性内存芯片。
本发明的至少一实施例提供一种存储装置。该存储装置包括：非挥发性内存，其中该非挥发性内存包括复数个非挥发性内存芯片；内存控制器；以及复数个接口芯片，耦接于该内存控制器与该非挥发性内存之间。该非挥发性内存可用来存储信息，且该内存控制器可用来控制该存储装置的运作。另外，该复数个接口芯片中的任一接口芯片包括：仆接口电路；主接口电路；以及控制电路，耦接于该仆接口电路与该主接口电路之间。该仆接口电路可用来将该接口芯片耦接至该内存控制器，其中该内存控制器可因应来自主装置的主装置指令，通过该接口芯片来存取该非挥发性内存，且该主装置位于该存储装置之外。该主接口电路可用来将该接口芯片耦接至该复数个非挥发性内存芯片中的一组非挥发性内存芯片，其中该存储装置中的阶层式架构包括该内存控制器、该接口芯片以及该组非挥发性内存芯片。该控制电路可用来控制该接口芯片的运作，其中在该控制电路的控制下，该接口芯片为该内存控制器存取该组非挥发性内存芯片。
本发明的至少一实施例提供一种接口芯片，其中该接口芯片应用于存储装置。该接口芯片包括：仆接口电路；复数个旁通(bypass)接口电路；以及控制电路，耦接于该仆接口电路与该复数个旁通接口电路之间。该仆接口电路可用来将该接口芯片耦接至内存控制器，其中该存储装置包括该内存控制器以及非挥发性内存，且该非挥发性内存包括复数个非挥发性内存芯片。该内存控制器可因应来自主装置的主装置指令，通过该接口芯片来存取该非挥发性内存，且该主装置位于该存储装置之外。该复数个旁通接口电路可用来将该接口芯片分别耦接至该存储装置中的复数个其它接口芯片，其中该复数个其它接口芯片分别耦接至该复数个非挥发性内存芯片中的复数组非挥发性内存芯片。该控制电路可用来控制该接口芯片的运作，其中在该控制电路的控制下，该接口芯片于该内存控制器以及该复数个其它接口芯片之间旁通至少一指令与数据中的至少一者，且通过该复数个其它接口芯片为该内存控制器存取该复数组非挥发性内存芯片。
本发明的至少一实施例提供一种存储装置。该存储装置包括：非挥发性内存，其中该非挥发性内存包括复数个非挥发性内存芯片；内存控制器；以及复数个接口芯片，耦接于该内存控制器与该非挥发性内存之间，其中该复数个接口芯片包括复数个第一层(layer)接口芯片与复数个第二层接口芯片。该非挥发性内存可用来存储信息，且该内存控制器可用来控制该存储装置的运作。另外，该复数个第一层接口芯片中的任一接口芯片包括：仆接口电路；复数个旁通接口电路；以及控制电路，耦接于该仆接口电路与该复数个旁通接口电路之间。该仆接口电路可用来将该接口芯片耦接至该内存控制器，其中该内存控制器可因应来自主装置的主装置指令，通过该接口芯片来存取该非挥发性内存，且该主装置位于该存储装置之外。该复数个旁通接口电路可用来将该接口芯片分别耦接至复数个其它接口芯片，其中该复数个其它接口芯片是该复数个第二层接口芯片中的一组第二层接口芯片，且该复数个其它接口芯片分别耦接至该复数个非挥发性内存芯片中的复数组非挥发性内存芯片。该控制电路可用来控制该接口芯片的运作，其中在该控制电路的控制下，该接口芯片于该内存控制器以及该复数个其它接口芯片之间旁通至少一指令与数据中的至少一者，且通过该复数个其它接口芯片为该内存控制器存取该复数组非挥发性内存芯片。
本发明的多个好处的其中之一是，本发明的接口芯片可提升存储装置的存储容量，且避免相关技术中的各种问题。另外，本发明的接口芯片可确保该存储装置的效能及可靠度。此外，本发明的接口芯片与存储装置可进行多层的数据保护，以有效地降低存储装置的不可更正位错误率(uncorrectable bit error rate,UBER)。
附图说明
图1为依据本发明实施例的一种存储装置的示意图。
图2绘示图1所示的存储装置于实施例中的实施细节。
图3为依据本发明实施例的一种接口芯片的示意图，其中该接口芯片可应用于图1所示的存储装置。
图4绘示图3所示的接口芯片于实施例中的数据处理方案。
图5绘示图3所示的接口芯片于实施例中的数据保护方案。
图6绘示图1所示的存储装置于实施例中的数据保护方案。
图7绘示图3所示的接口芯片于实施例中的旁通(bypass)控制方案。
图8为依据本发明另一实施例的一种存储装置的示意图，其中图7所示的旁通控制方案可应用于该存储装置。
图9绘示图8所示的第一层接口芯片组于实施例中的数据保护方案。
图10绘示图8所示的存储装置于实施例中的数据保护方案。
其中，附图标记说明如下：
100,600,700 存储装置
105 动态随机存取内存
110 内存控制器
110P 微处理器
112 接口电路
114 数据缓冲器
115 其它缓冲器
116 存取电路
116R 读取通道电路
116W 写入通道电路
120 接口芯片组
122-1,122-2,…,122-N,
300,300-1,300-2,…,300-M,
722-1,… 接口芯片
130,630,730 非挥发性内存
150-1,150-2,…,150-N,
650-1,650-2,…,650-M,…,
650-(M*(N-1)+1),
650-(M*(N-1)+2),…,650-(M*N),
750-1,750-2,750-3,750-4,… 无误模块
310,310-1,310-2,…,310-M 仆接口电路
310P 并列接口电路
310S 序列接口电路
320 控制电路
320CRC 循环冗余校验电路
320ECC 错误更正码电路
321 序列转并列控制器
322 指令转换器
323 指令缓冲器
324 检查电路
325 重新编码电路
326 数据缓冲器
327 编码器
327-1,327-2,…,327-K 编码电路
328 解码器
328-1,328-2,…,328-K 解码电路
329 旁通模式控制电路
329R 中继器
329SW 切换电路
330 主接口电路
340-1,340-2,…,340-M 旁通接口电路
414,415 仲裁器
416-1,416-2,…,416-K,
417-1,417-2,…,417-K 直接内存存取电路
428-1,428-2,…,428-K 数字讯号处理引擎
430-1,430-2,…,430-15,430-16 快闪芯片
620-1,720-1 第一层接口芯片组
620-2,720-2 第二层接口芯片组
CE0,CE1,…,CE15 芯片致能讯号
Ch(0),Ch(1),...,Ch(15) 通道
D1,D2,…,D15,
D1(1),D2(1),…,D15(1),
D1(2),D2(2),…,D15(2),…,
D1(15),D2(15),…,D15(15),
D1(16),D2(16),…,D15(16),
D(1,1),D(1,2),D(1,3),
D(2,1),D(2,2),D(2,3),…,
D(15,1),D(15,2),D(15,3),
D(16,1),D(16,2),D(16,3)数据
RP,RP(1),RP(2),…,RP(15),RP(16),
RP’(1),RP’(2),…,RP’(15),RP’(16)奇偶校验码
具体实施方式
在相关领域中，词汇「芯片」(chip)可能代表一个裸露的晶粒(die)、或代表于一个封装(package)内所保护的至少一晶粒。为了便于理解，本发明中的词汇「芯片」可代表集成电路(Integrated Circuit；简称为「IC」)的晶粒。例如：词汇「非挥发性内存芯片」(non-volatile(NV)memory chip)可代表非挥发性内存IC的晶粒。又例如：词汇「快闪芯片」(Flash chip)可代表闪存IC的晶粒。又例如：词汇「接口芯片」可代表介接(interfacing)IC的晶粒。依据某些实施例，一或多个芯片(诸如一或多个晶粒)可设置于一个封装中。图1为依据本发明实施例的一种存储装置100的示意图。例如：存储装置100可为固态硬盘(solidstate drive,SSD)，诸如企业级固态硬盘(enterprise SSD)。如图1所示，存储装置100包括动态随机存取内存(Dynamic Random Access Memory,DRAM)105、内存控制器110、接口芯片组120与非挥发性内存(简称为「NV内存」)130。内存控制器110包括微处理器110P、接口电路112、数据缓冲器114、至少一其它缓冲器115与存取(access)电路116，其中存取电路116可包括多个子电路，诸如读取通道电路116R与写入通道电路116W(于图1中分别标示为「读取通道」与「写入通道」)。微处理器110P可控制内存控制器110中的各个组件，诸如接口电路112、数据缓冲器114、其它缓冲器115与存取电路116。接口芯片组120包括接口芯片122-1、122-2、...与122-N，且NV内存130包括复数个NV内存芯片，诸如复数个闪存芯片，其可称为快闪芯片，其中符号「N」可代表大于1的正整数。例如：N＝16；又例如：N＝8；又例如：只要不妨碍本发明的实施，N可等于其它数值。
依据本实施例，NV内存130(例如：该些NV内存芯片诸如该些快闪芯片)可用来存储信息，且内存控制器110可用来控制存储装置100的运作。另外，接口芯片122-1、122-2、...与122-N可分别为内存控制器110存取(access)该些NV内存芯片诸如该些快闪芯片，且进行错误更正。在数据从该些快闪芯片中的一或多个快闪芯片被传送至内存控制器110之前，数据错误已被更正。因此，接口芯片组120可控制NV内存130以提供复数个无误(error free)模块150-1、150-2、...与150-N予内存控制器110，其中无误模块150-1、150-2、...与150-N中的任一无误模块150-n可提供无误数据予内存控制器110，而符号「n」可代表落入区间[1,N]的正整数。依据本实施例，无误模块150-1包括接口芯片122-1以及耦接至接口芯片122-1的多个快闪芯片，无误模块150-2包括122-2以及耦接至122-2的多个快闪芯片，依此类推；且无误模块150-N包括122-N以及耦接至122-N的多个快闪芯片。
基于图1所示架构，存储装置100中的阶层式(hierarchical)架构包括内存控制器110、接口芯片{122-1,122-2,…,122-N}以及无误模块{150-1,150-2,…,150-N}中的该些快闪芯片。另外，存储装置100可耦接至主装置(host device)；该主装置(未显示)位于存储装置100之外。内存控制器110可因应来自该主装置的主装置指令，通过接口芯片122-1、122-2、...与122-N中的任一接口芯片122-n来存取NV内存130。例如：该主装置可为服务器，诸如存储服务器，其中存储装置100可视为该服务器中的存储系统。另外，当该主装置存取存储装置100时，该主装置可传送逻辑地址(logical address)至存储装置100，以指出该主装置所要存取的数据。内存控制器110可将该主装置的该逻辑地址转换成实体地址(physical address)，然后将该实体地址传送至接口芯片122-n以存取NV内存130中的数据。此外，内存控制器110可具备有循环冗余校验码(Cyclic Redundancy Check code,CRCcode)的编码(encoding)与解码(decoding)功能，且可于需要时进行循环冗余校验码编码/解码运作，以检查数据的正确性。
图2绘示图1所示的存储装置100于实施例中的实施细节。依据本实施例，无误模块150-1、150-2、...与150-N可分别实施成具备封装的无误模块250-1、250-2、...与250-N。为了便于理解，该些封装的基座252-1、252-2、...与252-N分别绘示于该些快闪芯片的下方。基座252-1、252-2、...与252-N中的任一基座252-n上可设置由多个快闪芯片所形成的芯片堆栈(stack)，且该芯片堆栈中的每一快闪芯片可通过打线接合(wire/wiring bonding)耦接至接口芯片122-n。例如：该芯片堆栈可包括16个快闪芯片。又例如：该芯片堆栈可包括8个快闪芯片、或其它数量的快闪芯片。当需要时，接口芯片122-n可利用芯片致能(chipenable,CE)讯号来控制是否致能某一个快闪芯片。在内存控制器110的控制下，存储装置100可具有复数个通道，诸如N个通道Ch(0)、Ch(1)、...与Ch(N-1)，其中每一通道可具备一个无误模块。针对通道Ch(n-1)，内存控制器110可通过接口芯片122-n存取基座252-n上的该芯片堆栈中的任一快闪芯片。例如：在N＝16且该芯片堆栈包括16个快闪芯片的状况下，内存控制器110可通过接口芯片组120存取256个快闪芯片。请注意，该些无误模块的架构可予以变化。依据某些实施例，一个封装内可以设置多个接口芯片。例如：该封装的基座上的芯片堆栈可包括8个快闪芯片，且该基座上可设置两个接口芯片。这两个接口芯片可分别耦接至该芯片堆栈中的上面4个快闪芯片与下面4个快闪芯片，且内存控制器110可分别通过这两个接口芯片来存取该芯片堆栈。依据某些实施例，该复数个通道中的每一通道可对应多个接口芯片。例如：数值N可为该复数个通道的通道数(channel count)的倍数。
相较于相关技术，本发明的接口芯片可减少通道电容(channel capacitance)。例如，相关技术中肇因于较高的通道电容，只能局限于每一通道8个快闪芯片，其中典型的通道电容可达20pF(picofarad；微微法拉)。基于本发明的架构，可实现每一通道32个快闪芯片，其中典型的通道电容约为5pF。
依据某些实施例，一个封装内可设置多个芯片堆栈与多个接口芯片，该些芯片堆栈中的每一芯片堆栈包括多个快闪芯片，其中这些接口芯片中的一部分接口芯片可分别耦接至该些芯片堆栈，且这些接口芯片中的另一接口芯片可耦接于内存控制器110与该部分接口芯片之间。在内存控制器110的控制下，存储装置100可具有N个通道Ch(0)、Ch(1)、...与Ch(N-1)，其中这个封装中的全部的快闪芯片可运作于该N个通道中的任一通道上，且该另一接口芯片可通过该部分接口芯片为内存控制器110存取该通道上的该些快闪芯片。
图3为依据本发明实施例的一种接口芯片300的示意图，其中接口芯片300可应用于图1所示的存储装置100。接口芯片300可作为接口芯片{122-1,122-2,…,122-N}中的任一接口芯片112-n的例子，且接口芯片300可耦接至该复数个NV内存芯片中的一组NV内存芯片，诸如无误模块150-n中的该些快闪芯片。于是，该阶层式架构可包括内存控制器110、接口芯片300以及该组NV内存芯片。为了便于理解，在接口芯片112-n实施成接口芯片300的状况下，接口芯片{122-1,122-2,…,122-N}当中除了接口芯片112-n以外的其它芯片可实施成具有和接口芯片300相同的电路架构。例如接口芯片{122-1,122-2,…,122-N}可为同型号的产品，诸如具有相同电路设计且以相同制程与相同条件来生产的产品；这些产品可视为彼此相同的产品，其中忽略了(由于制程等等因素所导致的)这些产品之间的可能的极小差异。假设接口芯片300代表复数个接口芯片{300}的其中之一、且该复数个接口芯片{300}代表同型号的产品，所以该复数个接口芯片{300}可作为接口芯片{122-1,122-2,…,122-N}的例子。除了内存控制器110、接口芯片300以及该组NV内存芯片，该阶层式架构可另包括该复数个接口芯片{300}中的多个其它接口芯片，且另包括该复数个NV内存芯片中的其它组NV内存芯片，诸如无误模块{150-1,150-2,…,150-N}中的其它无误模块中的该些快闪芯片，其中该多个其它接口芯片可分别耦接于内存控制器110以及该些其它组NV内存芯片之间。
如图3所示，接口芯片300包括仆(slave)接口电路310、控制电路320、主(master)接口电路330与M个旁通(bypass)接口电路{340-1,340-2,…,340-M}，其中符号「M」可代表大于1的正整数。控制电路320耦接于仆接口电路310与主接口电路330之间，以管理仆接口电路310与主接口电路330之间的多个指令路径与数据路径，诸如图3中以阴影绘示的6个纵向(vertical)路径。仆接口电路310包括并列(parallel)接口电路310P与序列(serial)接口电路310S，且序列接口电路310S可为序列器/解序列器(Serializer/Deserializer,SerDes)电路。另外，控制电路320包括序列转并列控制器321、指令转换器322、指令缓冲器323、循环冗余校验电路(Cyclic Redundancy Check circuit；简称为「CRC电路」)320CRC、数据缓冲器326、错误更正码电路(Error Correction Code circuit；简称为「ECC电路」)320ECC与旁通模式控制电路329，其中CRC电路320CRC包括检查电路324与重新编码电路325，ECC电路320ECC包括编码器327与解码器328，且旁通模式控制电路329包括中继器(repeater)329R与切换电路329SW。序列转并列控制器321可控制序列数据与并列数据之间的转换运作。指令缓冲器323可用来缓冲来自内存控制器110的指令，而指令转换器322可于需要时转换该些指令或响应内存控制器110。数据缓冲器326可用来缓冲数据，而CRC电路320CRC与ECC电路320ECC可进行关于数据保护的运作。旁通模式控制电路329可控制关于数据/指令旁通的运作。基于这些机制，接口芯片300可因应内存控制器110的请求来自行管理该组NV内存芯片。
依据本实施例，仆接口电路310可用来将接口芯片300耦接至内存控制器110，且主接口电路330可用来将接口芯片300耦接至该组NV内存芯片，诸如无误模块150-n中的该些快闪芯片。控制电路320可控制接口芯片300的运作。在控制电路320的控制下，接口芯片300可为内存控制器110存取该组NV内存芯片。例如：当内存控制器110具备并列传输的能力时，接口芯片300可通过并列接口电路310P和内存控制器110进行通讯。该6个纵向路径中的两个路径通过并列接口电路310P、CRC电路320CRC与ECC电路320ECC，且这两个路径中的朝下、朝上路径分别对应于写入运作与读取运作。又例如：当内存控制器110具备序列传输的能力时，接口芯片300可通过序列接口电路310S和内存控制器110进行通讯。该6个纵向路径中的两个路径通过序列接口电路310S、CRC电路320CRC与ECC电路320ECC，且这两个路径中的朝下、朝上路径分别对应于写入运作与读取运作。来自内存控制器110的数据可为序列传输数据。序列接口电路310S(例如该序列器/解序列器电路)可对该序列传输数据进行解序列化(deserialization)运作以供接口芯片300使用，且可对接口芯片300中的并列传输数据进行序列化(serialization)运作以供传输至内存控制器110。
另外，ECC电路320ECC可进行关于错误更正码的运作(ECC-related operation)，其中控制电路320可利用ECC电路320ECC为内存控制器110进行该些关于错误更正码的运作，以修正至少一部分数据错误。控制电路320(例如ECC电路320ECC)可为内存控制器110进行软解码(soft decoding)、硬解码(hard decoding)、错误复原控制(error recoverycontrol)、读取错误处置(read error handling)、读取重试(read retry)、门坎电压追踪(threshold voltage tracking；简称为「Vth追踪」)…等运作中的至少一部分运作，以于需要时先取得可更正码字(correctable codeword)以供修正数据错误，来取得无误数据。依据本实施例，接口芯片300的错误更正码运算能力(ECC calculation capability)高于内存控制器110的错误更正码运算能力。例如：内存控制器110可具备通过错误更正码运算来侦测及更正错误的能力，且接口芯片300于进行错误更正码运算时所能更正的错误位数(error bit count)高于内存控制器110于进行错误更正码运算时所能更正的错误位数。又例如：内存控制器110可具备通过错误更正码运算来侦测错误的能力，而非通过错误更正码运算来更正错误的能力，其中关于错误更正，内存控制器110可仰赖接口芯片300的能力。不论内存控制器110是否具备通过错误更正码运算来更正错误的能力，藉助于ECC电路320ECC，控制电路320使接口芯片300与该组NV内存芯片(诸如无误模块150-n中的该些快闪芯片)的组合对内存控制器110如同一个无误(error free)NV内存芯片组。依据某些实施例，接口芯片300与该组NV内存芯片(诸如无误模块150-n中的该些快闪芯片)可位于封装内。藉助于ECC电路320ECC，接口芯片300使该封装对内存控制器110如同一个无误NV内存芯片封装。
请注意，内存控制器110的架构可予以变化，且接口芯片300可设计成多功能芯片，以配合内存控制器110的架构上的各种可能的变化。例如：当内存控制器110传送数据与该数据的奇偶校验码(parity-check code)至接口芯片300时，控制电路320可舍弃(discard)该奇偶校验码、利用ECC电路320ECC(尤其是其内的编码器327)依据该数据产生新的奇偶校验码、且将该数据与该新的奇偶校验码写入该组NV内存芯片(诸如无误模块150-n中的该些快闪芯片)中的至少一NV内存芯片。又例如：当内存控制器110传送数据至接口芯片300时，控制电路320可利用ECC电路320ECC(尤其是其内的编码器327)依据该数据产生奇偶校验码、且将该数据与该奇偶校验码写入该组NV内存芯片(诸如无误模块150-n中的该些快闪芯片)中的至少一NV内存芯片。
此外，CRC电路320CRC可进行关于循环冗余校验的运作(CRC-relatedoperation)，其中控制电路320可利用CRC电路320CRC检查来自内存控制器110的数据的正确性。例如：该主装置指令可为主装置写入指令。依据该主装置写入指令，内存控制器110传送该数据与该数据的循环冗余校验码(CRC code)至接口芯片300。CRC电路320CRC(尤其是其内的检查电路324)可对该数据进行循环冗余校验计算以产生计算结果。当该计算结果等同于该循环冗余校验码，控制电路320可利用ECC电路320ECC(尤其是其内的编码器327)依据该数据产生奇偶校验码且通过主接口电路330对该组NV内存芯片(诸如无误模块150-n中的该些快闪芯片)中的至少一NV内存芯片传送写入指令，以将该数据与该奇偶校验码写入该至少一NV内存芯片；否则，控制电路320可请求内存控制器110重新传送该数据与该循环冗余校验码。又例如：该主装置指令可为主装置读取指令。依据该主装置读取指令，内存控制器110请求接口芯片300进行对应的读取运作。于该对应的读取运作中，控制电路320通过主接口电路330对该组NV内存芯片(诸如无误模块150-n中的该些快闪芯片)中的至少一NV内存芯片传送读取指令，使上述至少一NV内存芯片传送对应于该读取指令的读取数据与该读取数据的奇偶校验码至接口芯片300。控制电路320可利用ECC电路320ECC(尤其是其内的解码器328)依据该读取数据与该奇偶校验码修正该读取数据中的任何错误，以取得无误数据。CRC电路320CRC(尤其是其内的重新编码电路325)可对该无误数据进行循环冗余校验计算以产生循环冗余校验码，以容许内存控制器110于从接口芯片300取得(例如读取)该无误数据时依据该循环冗余校验码检查该无误数据的正确性，其中该循环冗余校验码可确保该无误数据被正确地接收。内存控制器110可依据该循环冗余校验码检查该无误数据是否被正确地接收。如果有错误，内存控制器110可从接口芯片300重新取得(例如重新读取)该无误数据及该循环冗余校验码。
如前面所述，接口芯片300可设计成该多功能芯片。控制电路320(例如旁通模式控制电路329)耦接于仆接口电路310与该M个旁通接口电路{340-1,340-2,…,340-M}之间，以控制接口芯片300的运作。于接口芯片300的旁通模式中，旁通模式控制电路329可通过对应的旁通路径来旁通指令与数据，且中继器329R可于该些旁通路径上放大讯号强度。例如：该6个纵向路径中的右侧两个路径通过并列接口电路310P、中继器329R与主接口电路330，且这两个路径中的朝下、朝上路径分别对应于写入运作与读取运作，其中这两个路径可作为该些旁通路径的例子。又例如：切换电路329SW可进行切换运作，以将该些旁通路径耦接至该M个旁通接口电路{340-1,340-2,…,340-M}中的任一旁通接口电路340-m，其中符号「m」可代表落入区间[1,M]的正整数。于是，该些旁通路径可通过并列接口电路310P、中继器329R、切换电路329SW与旁通接口电路340-m。请注意，该旁通模式亦可应用于序列传输。例如：该些旁通路径可通过序列接口电路310S、中继器329R与主接口电路330。又例如：该些旁通路径可通过序列接口电路310S、中继器329R、切换电路329SW与旁通接口电路340-m。
在控制电路320(例如旁通模式控制电路329)的控制下，接口芯片300可于该旁通模式中从内存控制器110旁通指令至该组NV内存芯片中的NV内存芯片，且可于该旁通模式中旁通数据(例如：于存储装置100的写入运作中从内存控制器110旁通数据至该NV内存芯片、或于存储装置100的读取运作中从该NV内存芯片旁通数据至内存控制器110)。
图4绘示图3所示的接口芯片300于实施例中的数据处理方案。存取电路116的该些子电路可包括仲裁器(arbiter)414与415，且另包括多个直接内存存取电路(DirectMemory Access circuit；简称为「DMA电路」)，诸如分别位于写入通道电路116W与读取通道电路116R的两组DMA电路{416-1,416-2,…,416-K}与{417-1,417-2,…,417-K}。为了简明起见，这两组DMA电路于图4中可标示为「DMA」。仲裁器414可控制该组DMA电路{416-1,416-2,…,416-K}的运作，以将数据从数据缓冲器114传送至接口芯片300。仲裁器415可控制该DMA电路{417-1,417-2,…,417-K}的运作，以从接口芯片300取得数据且将该些数据暂存于数据缓冲器114。如图4所示，接口芯片300的一部分电路，诸如ECC电路320ECC，可耦接至内存控制器110的存取电路116，其中为了简明起见，接口芯片300的其它部分电路未绘示于图4中。例如：该组DMA电路{416-1,416-2,…,416-K}可通过仆接口电路310将数据写入数据缓冲器326。当通过仆接口电路310从该组DMA电路{416-1,416-2,…,416-K}接收该些数据，接口芯片300可将该些数据缓冲于数据缓冲器326中，且可利用检查电路324检查该些数据是否被正确地接收。当检查结果指出该些数据被正确地接收，接口芯片300可利用编码器327对该些数据进行编码。又例如：接口芯片300可利用解码器328对来自该组NV内存芯片(诸如无误模块150-n中的该些快闪芯片)的码字进行解码以取得正确的读出数据且将该些读出数据缓冲于数据缓冲器326中，且可利用重新编码电路325产生对应的循环冗余校验码来保护该些读出数据。于是，该组DMA电路{417-1,417-2,…,417-K}可通过仆接口电路310读取数据缓冲器326中的该些被保护的读出数据。
依据本实施例，编码器327可包括分别对应于该组DMA电路{416-1,416-2,…,416-K}的一组编码电路{327-1,327-2,…,327-K}，而解码器328可包括分别对应于该组DMA电路{417-1,417-2,…,417-K}的一组解码电路{328-1,328-2,…,328-K}与一组数字讯号处理引擎(Digital Signal Processing engine；简称为「DSP引擎」){428-1,428-2,…,428-K}。例如：该组NV内存芯片(诸如无误模块150-n中的该些快闪芯片)可包括K个快闪芯片，而该K个快闪芯片可通过主接口电路330耦接至该组编码电路{327-1,327-2,…,327-K}、且亦可通过主接口电路330耦接至该组DSP引擎{428-1,428-2,…,428-K}。另外，该组编码电路{327-1,327-2,…,327-K}可分别对欲写入该K个快闪芯片的数据进行错误更正码编码运作以产生该些数据各自的奇偶校验码，且分别将对应的码字写入该K个快闪芯片以保护该些数据，其中该些码字包括该些数据及该些奇偶校验码。当接口芯片300为内存控制器110从该K个快闪芯片读取该些数据时，接口芯片300从该K个快闪芯片所读出的读取数据可包括该些码字的读出版本，其中该些读出版本可能有错误。当需要时，该组DSP引擎{428-1,428-2,…,428-K}中的任一DSP引擎428-k可进行上述至少一部分运作中的至少一运作(诸如软解码、硬解码、错误复原控制、读取错误处置、读取重试、及/或Vth追踪)，以先取得可更正码字，使解码电路328-k可以顺利地依据该可更正码字进行错误更正码解码运作以修正错误，其中符号「k」可代表落入区间[1,K]的正整数。于是，该组解码电路{328-1,328-2,…,328-K}可取得该些数据的正确版本。
依据某些实施例，解码电路{328-1,328-2,…,328-K}可进行低密度奇偶校验码(low-density parity-check(LDPC)code；简称为「LDPC码」)编码运作，而该些奇偶校验码可为LDPC码。
于某些实施例中，控制电路320可依据实体地址(physical address)，诸如区块(block)实体地址或页实体地址，通过主接口电路330存取该K个快闪芯片。例如：内存控制器110可于写入运作或读取运作中指定该些实体地址。于是，接口芯片300可依据该些实体地址为内存控制器110存取该K个快闪芯片中的某些区块或某些页。另外，关于读取错误处置，控制电路320(例如ECC电路320ECC)可进行复数个字线(word line,WL)中的任一字线的错误修正，以提供无误数据予内存控制器110。例如：内存控制器110可以为某些实体地址中的任一实体地址，仅仅发出读取指令给接口芯片300，然后就等待来自接口芯片300的无误数据。此外，控制电路320(例如ECC电路320ECC)可负责进行读取重试、LDPC软解码与各种其它类型的数据保护运作。
图5绘示图3所示的接口芯片300于实施例中的数据保护方案。在控制电路320的控制下，接口芯片300可将该组NV内存芯片(例如无误模块150-n中的该些快闪芯片，诸如该K个快闪芯片)组合成容错式磁盘阵列(Redundant Array of Independent Disks；简称为「RAID」)，以将一组数据的奇偶校验码存储于该组NV内存芯片中的至少一NV内存芯片，其中该组数据分布于该组NV内存芯片中的其它NV内存芯片中。例如：在K＝16的状况下，该K个快闪芯片可包括一组快闪芯片{430-1,430-2,…,430-16}，且接口芯片300可分别利用芯片致能讯号CE0、CE1、…与CE15来控制是否致能快闪芯片430-1、430-2、…与430-16。控制电路320可控制接口芯片300分别从快闪芯片430-1、430-2、…与430-15读取数据D1、D2、…与D15，且依据数据D1、D2、…与D15产生数据{D1,D2,…,D15}的奇偶校验码RP，以将奇偶校验码RP写入快闪芯片430-16来保护数据{D1,D2,…,D15}，其中奇偶校验码RP可视为RAID奇偶校验码。例如，当数据{D1,D2,…,D15}中的任一者有错误，接口芯片300可依据奇偶校验码RP更正错误，以确保数据{D1,D2,…,D15}的正确性。
图5所示的数据保护方案可分别应用于图1所示的接口芯片{122-1,122-2,…,122-N}。基于该数据保护方案，接口芯片{122-1,122-2,…,122-N}可分别对无误模块{150-1,150-2,…,150-N}各自的快闪芯片进行RAID保护。因此，于该阶层式架构中，此数据保护机制可视为较低层(lower layer)RAID保护。依据某些实施例，该RAID属于存储装置100中的一层RAID(a layer of RAIDs)，诸如较低层RAID。接口芯片{122-1,122-2,…,122-N}可分别将无误模块{150-1,150-2,…,150-N}各自的快闪芯片组成N个RAID(N RAIDs)，其中该N个RAID属于该层RAID，且该N个RAID包括该RAID。另外，内存控制器110可将该复数个NV内存芯片组合成另一层RAID，诸如较高层RAID，其中该另一层RAID异于该层RAID。
图6绘示图1所示的存储装置100于实施例中的数据保护方案。依据本实施例，存储装置100中存在至少两层RAID，诸如该层RAID(其包括该N个RAID)与该另一层RAID。关于该层RAID，该N个RAID中的任一RAID可进行图5所示的较低层RAID保护。例如，这个RAID可依据数据D1、D2、…与D15产生数据{D1,D2,…,D15}的奇偶校验码RP，以通过奇偶校验码RP来保护数据{D1,D2,…,D15}。在K＝16且N＝16的状况下，该N个RAID诸如RAID{RAID(0),RAID(1),…,RAID(15)}可分别对应于通道{Ch(0),Ch(1),...,Ch(15)}。为了便于理解，图6的最上面标示了符号「D1」、「D2」、…「D15」以及「RP」，以指出该N个RAID可进行图5所示的较低层RAID保护，其中第n个RAID RAID(n-1)对应于通道Ch(n-1)，且依据数据{D1(n),D2(n),…,D15(n)}产生数据{D1(n),D2(n),…,D15(n)}的奇偶校验码RP(n)。例如：第1个RAID RAID(0)产生数据{D1(1),D2(1),…,D15(1)}的奇偶校验码RP(1)，第2个RAID RAID(1)产生数据{D1(2),D2(2),…,D15(2)}的奇偶校验码RP(2)，…且第15个RAID RAID(14)产生数据{D1(15),D2(15),…,D15(15)}的奇偶校验码RP(15)。
关于该另一层RAID，内存控制器110可进行较高层(higher layer)RAID保护。如图6所示，该较低层RAID保护可对应于数据排列方向，诸如横向，且该较高层RAID保护可对应于另一数据排列方向，诸如纵向。内存控制器110可依据该N个RAID中的前(N-1)个RAID{RAID(0),RAID(1),…,RAID(N-2)}中的对应的页的数据产生这些数据的奇偶校验码，且利用此奇偶校验码作为该N个RAID中的第N个RAID RAID(N-1)中的对应的页的数据。在K＝16且N＝16的状况下，该第N个RAID RAID(N-1)是第16个RAID RAID(15)。例如：内存控制器110可利用数据{D1(1),D1(2),…,D1(15)}的奇偶校验码作为数据D1(16)、利用数据{D2(1),D2(2),…,D2(15)}的奇偶校验码作为数据D2(16)、…且利用数据{D15(1),D15(2),…,D15(15)}的奇偶校验码作为数据D15(16)。之后，第16个RAID RAID(15)可进行该较低层RAID保护，以依据数据{D1(16),D2(16),…,D15(16)}(诸如该较高层RAID保护机制所产生的该些奇偶校验码)产生奇偶校验码RP(16)。
图7绘示图3标的接口芯片300于实施例中的旁通控制方案。基于该旁通控制方案，接口芯片组120可被取代为多层接口芯片组，且NV内存130中的快闪芯片可被扩增(extend)为更大数量的快闪芯片，以实现具有更大存储容量的存储装置。依据本实施例，旁通接口电路{340-1,340-2,…,340-M}可用来将接口芯片300分别耦接至此存储装置中的复数个其它接口芯片，诸如接口芯片{300-1,300-2,…,300-M}，其中在控制电路320(例如旁通模式控制电路329)的控制下，接口芯片300于内存控制器110以及该复数个其它接口芯片之间旁通至少一指令与数据中的至少一者，且通过该复数个其它接口芯片为内存控制器110存取该存储装置中的复数组NV内存芯片。例如：接口芯片{300-1,300-2,…,300-M}中的任一者可具有和接口芯片300相同的电路架构，且接口芯片{300-1,300-2,…,300-M}各自的仆接口电路{310-1,310-2,…,310-M}可分别耦接至接口芯片300的旁通接口电路{340-1,340-2,…,340-M}。图7中以虚线绘示的旁通路径可作为图3所示实施例中所提到的该些旁通路径的例子。例如：接口芯片{300-1,300-2,…,300-M}中的任一接口芯片300-m的主接口电路可用来耦接该复数组NV内存芯片中的一组NV内存芯片，诸如一个无误模块中的多个快闪芯片。此状况下，该多层接口芯片组的层数(layer count)可等于两层。又例如：接口芯片{300-1,300-2,…,300-M}中的任一接口芯片300-m的M个旁通接口电路可分别用来耦接M个额外的接口芯片(其可具有和接口芯片300相同的电路架构，其中该M个额外的接口芯片和接口芯片300可为同型号的产品，诸如具有相同电路设计且以相同制程与相同条件来生产的产品)，以通过该M个额外的接口芯片耦接至该复数组NV内存芯片中的更多组NV内存芯片，诸如更多个无误模块中的多个快闪芯片。此状况下，该多层接口芯片组的层数可大于两层。
依据本实施例，该存储装置中的阶层式架构可包括内存控制器110、接口芯片300、该复数个其它接口芯片(诸如接口芯片{300-1,300-2,…,300-M})以及该复数组NV内存芯片。接口芯片300可为多功能接口芯片，且可具有分别对应于复数个组态(configuration)的复数个功能，而该复数个其它接口芯片(诸如接口芯片{300-1,300-2,…,300-M})中的任一者可具有和接口芯片300相同的电路架构，其中该复数个其它接口芯片依据该复数个组态中的第一组态来运作，且接口芯片300依据该复数个组态中的第二组态来运作。例如该复数个其它接口芯片(诸如接口芯片{300-1,300-2,…,300-M})和接口芯片300可为同型号的产品，诸如具有相同电路设计且以相同制程与相同条件来生产的产品；这些产品可视为彼此相同的产品，其中忽略了(由于制程等等因素所导致的)这些产品之间的可能的极小差异。由图3所示架构可知，接口芯片300的主接口电路330具有NV内存芯片耦接功能。例如：依据该第二组态，接口芯片300的主接口电路330闲置(idle)。又例如：依据该第一组态，该复数个其它接口芯片中的任一其它接口芯片中的对应的主接口电路，诸如接口芯片{300-1,300-2,…,300-M}中的任一接口芯片300-m中的该主接口电路，可耦接至该复数组NV内存芯片中的该组NV内存芯片，以容许该其它接口芯片为内存控制器110存取该组NV内存芯片(诸如一个无误模块中的多个快闪芯片)，其中依据该第一组态，该其它接口芯片中的多个对应的旁通接口电路闲置。
在内存控制器110的控制下，该存储装置可具有该复数个通道，诸如N个通道Ch(0)、Ch(1)、...与Ch(N-1)，其中每一通道可具备多个无误模块。该多层接口芯片组所管理的复数个NV内存芯片(诸如上述更大数量的快闪芯片)可分别对应于该复数个通道(channel)，而该复数组NV内存芯片可对应于该复数个通道中的一个通道。例如：接口芯片300以及该复数个其它接口芯片(诸如接口芯片{300-1,300-2,…,300-M})可对应于该通道。又例如：接口芯片300、该复数个其它接口芯片(诸如接口芯片{300-1,300-2,…,300-M})以及该复数组NV内存芯片可属于该通道，而非该复数个通道中的任一其它通道。
另外，该存储装置包括该多层接口芯片组。依据某些实施例，接口芯片300属于该多层接口芯片组中的一层接口芯片组，诸如第一层接口芯片组，且该复数个其它接口芯片(诸如接口芯片{300-1,300-2,…,300-M})属于该多层接口芯片组中的另一层接口芯片组，诸如第二层接口芯片组，其中该第一层接口芯片组可依据该第二组态来运作，且该第二层接口芯片组可依据该第一组态来运作。该第一层接口芯片组可通过该第二层接口芯片组为内存控制器110存取该复数个NV内存芯片(诸如上述更大数量的快闪芯片)。例如：该多层接口芯片组中的任何两个接口芯片可具有相同的电路架构，而接口芯片300可为这两个接口芯片的其中之一，但本发明不限于此。当这两个接口芯片从该存储装置被拆解(disassemble)时，这两个接口芯片于该阶层式架构中可互换(exchangeable)，以供互相取代。例如该多层接口芯片组可为同型号的产品，诸如具有相同电路设计且以相同制程与相同条件来生产的产品；这些产品可视为彼此相同的产品，其中忽略了(由于制程等等因素所导致的)这些产品之间的可能的极小差异。
依据某些实施例，该第一层接口芯片组中的接口芯片可视为复数个第一层接口芯片，且该第二层接口芯片组中的接口芯片可视为复数个第二层接口芯片，其中该复数个其它接口芯片(诸如接口芯片{300-1,300-2,…,300-M})是该复数个第二层接口芯片中的一组第二层接口芯片。例如：该复数第二层接口芯片包括复数组第二层接口芯片，且该组第二层接口芯片是该复数组第二层接口芯片中的一组。该阶层式架构包括内存控制器110、该复数个第一层接口芯片、该复数组第二层接口芯片以及该复数个NV内存芯片(诸如上述更大数量的快闪芯片)。
图8为依据本发明另一实施例的一种存储装置600的示意图，其中图7所示的旁通控制方案可应用于存储装置600。存储装置600可作为图7所示实施例中所述具有更大存储容量的该存储装置的例子，第一层接口芯片组620-1与第二层接口芯片组620-2可作为该多层接口芯片组的例子，且第一层接口芯片组620-1的接口芯片{122-1,122-2,…,122-N}中的任一接口芯片122-n所管理的复数组NV内存芯片(诸如M个无误模块{650-(M*(n-1)+1),650-(M*(n-1)+2),…,650-(M*n)}各自的快闪芯片)可作为接口芯片300通过该复数个其它接口芯片(诸如接口芯片{300-1,300-2,…,300-M})所存取的该复数组NV内存芯片的例子。
基于图8所示架构，本发明可在确保存储装置600的效能及可靠度的状况下最大化(maximize)存储装置600的存储容量。相较于存储装置100，存储装置600中的无误模块的数量可扩增为(M*N)个，其中非挥发性内存(简称为「NV内存」)630中的(M*N)组NV内存芯片(诸如无误模块{{650-1,650-2,…,650-M},…,{650-(M*(N-1)+1),650-(M*(N-1)+2),…,650-(M*N)}}各自的快闪芯片)可代表上述更大数量的快闪芯片。例如：无误模块{{650-1,650-2,…,650-M},…,{650-(M*(N-1)+1),650-(M*(N-1)+2),…,650-(M*N)}}中的任一无误模块可和无误模块150-n相似。又例如：无误模块{{650-1,650-2,…,650-M},…,{650-(M*(N-1)+1),650-(M*(N-1)+2),…,650-(M*N)}}中的任一无误模块可和无误模块150-n相同。另外，第一层接口芯片组620-1与第二层接口芯片组620-2之间的耦接关系可依据该旁通控制方案来实施。例如：当图7所示的接口芯片300代表图8所示的接口芯片122-1，图7所示的接口芯片{300-1,300-2,…,300-M}可代表无误模块{650-1,650-2,…,650-M}各自的接口芯片；依此类推。又例如：当图7所示的接口芯片300代表图8所示的接口芯片122-N，图7所示的接口芯片{300-1,300-2,…,300-M}可代表无误模块{650-(M*(N-1)+1),650-(M*(N-1)+2),…,650-(M*N)}各自的接口芯片。此外，第一层接口芯片组620-1包括接口芯片{122-1,122-2,…,122-N}。第一层接口芯片组620-1的接口芯片{122-1,122-2,…,122-N}与内存控制器110之间的耦接关系可和接口芯片组120的接口芯片{122-1,122-2,…,122-N}与内存控制器110之间的耦接关系相同，其中相关实施细节已于某些前述实施例(诸如图1、3至4所示实施例)中说明。例如：接口芯片组620-1的接口芯片{122-1,122-2,…,122-N}各自的仆接口电路可耦接至内存控制器110的存取电路116。依据本实施例，第一层接口芯片组620-1可通过第二层接口芯片组620-2为内存控制器110存取NV内存630中的(M*N)组NV内存芯片(诸如无误模块{{650-1,650-2,…,650-M},…,{650-(M*(N-1)+1),650-(M*(N-1)+2),…,650-(M*N)}}各自的快闪芯片)。
依据某些实施例，在接口芯片122-n中的该控制电路(诸如控制电路320)的控制下，接口芯片122-n可将接口芯片122-n所管理的该复数组NV内存芯片(诸如该M个无误模块{650-(M*(n-1)+1),650-(M*(n-1)+2),…,650-(M*n)}各自的快闪芯片)组合成RAID，以将一组数据的奇偶校验码存储于该复数组NV内存芯片中的至少一NV内存芯片，其中该组数据分布于该复数组NV内存芯片中的至少一部分NV内存芯片中。尤其是，上述至少一NV内存芯片可包括该复数组NV内存芯片中的一组NV内存芯片当中全部的NV内存芯片，诸如无误模块650-(M*n)的快闪芯片；且该至少一部分NV内存芯片可包括该复数组NV内存芯片中的其它组NV内存芯片，诸如该M个无误模块中的前(M-1)个无误模块(即，该M个无误模块{650-(M*(n-1)+1),650-(M*(n-1)+2),…,650-(M*n)}当中除了无误模块650-(M*n)以外的剩下的无误模块)各自的快闪芯片。另外，该奇偶校验码包括复数个局部(partial)奇偶校验码，且该复数个局部奇偶校验码可分别存储于该组NV内存芯片(诸如无误模块650-(M*n)的快闪芯片)中的对应的页。由于接口芯片{122-1,122-2,…,122-N}可分别对无误模块{{650-1,650-2,…,650-M},…,{650-(M*(N-1)+1),650-(M*(N-1)+2),…,650-(M*N)}}各自的快闪芯片进行RAID保护，故于该阶层式架构中，此数据保护机制可视为较低层RAID保护。
依据某些实施例，这个RAID属于存储装置600中的一层RAID(a layer of RAIDs)，诸如较低层RAID。接口芯片{122-1,122-2,…,122-N}可分别将无误模块{{650-1,650-2,…,650-M},…,{650-(M*(N-1)+1),650-(M*(N-1)+2),…,650-(M*N)}}各自的快闪芯片组成N个RAID(N RAIDs)，其中该N个RAID属于该层RAID，且该N个RAID包括该RAID。另外，内存控制器110可将NV内存630中的该(M*N)组NV内存芯片组合成另一层RAID，诸如较高层RAID，其中该另一层RAID异于该层RAID。
图9绘示图8所示的第一层接口芯片组620-1于实施例中的数据保护方案。例如：M＝4，且存储装置700可作为图8所示存储装置600的例子，其中第一层接口芯片组720-1、第二层接口芯片组720-2与非挥发性内存(简称为「NV内存」)730可分别作为第一层接口芯片组620-1、第二层接口芯片组620-2与NV内存630的例子，且无误模块{750-1,750-2,750-3,750-4,…}可作为无误模块{{650-1,650-2,…,650-M},…,{650-(M*(N-1)+1),650-(M*(N-1)+2),…,650-(M*N)}}的例子。第一层接口芯片组720-1中的接口芯片(诸如接口芯片722-1)可通过第二层接口芯片组720-2中的接口芯片分别利用芯片致能讯号(诸如芯片致能讯号CE0、CE1、…等)来控制是否致能该些快闪芯片。例如：接口芯片722-1的该控制电路(诸如控制电路320)可控制接口芯片722-1分别从无误模块750-1、750-2与750-3各自的快闪芯片读取数据D(1,1)、D(1,2)与D(1,3)，且依据数据D(1,1)、D(1,2)与D(1,3)产生数据{D(1,1),D(1,2),D(1,3)}的奇偶校验码RP’(1)，以将奇偶校验码RP’(1)写入无误模块750-4的快闪芯片来保护数据{D(1,1),D(1,2),D(1,3)}，其中奇偶校验码RP’(1)可视为RAID奇偶校验码。例如，当数据{D(1,1),D(1,2),D(1,3)}中的任一者有错误，接口芯片722-1可依据奇偶校验码RP’(1)更正错误，以确保数据{D(1,1),D(1,2),D(1,3)}的正确性。
图10绘示图8所示的存储装置600于实施例中的数据保护方案。为了便于理解，采用图9所示实施例中的相关参数(例如：M＝4)以及对应的符号来说明。依据本实施例，存储装置600中存在至少两层RAID，诸如基于图8所示架构的该些实施例中所述的该层RAID与该另一层RAID。该层RAID的该N个RAID中的任一RAID可进行图9所示的较低层RAID保护。在M＝4且N＝16的状况下，该N个RAID诸如RAID{RAID’(0),RAID’(1),…,RAID’(15)}可分别对应于通道{Ch(0),Ch(1),...,Ch(15)}，且第n个RAID RAID’(n-1)对应于通道Ch(n-1)且依据数据{D(n,1),D(n,2),D(n,3)}产生数据{D(n,1),D(n,2),D(n,3)}的奇偶校验码RP'(n)。例如：第1个RAID RAID’(0)产生数据{D(1,1),D(1,2),D(1,3)}的奇偶校验码RP’(1)，第2个RAID RAID’(1)产生数据{D(2,1),D(2,2),D(2,3)}的奇偶校验码RP’(2)，…且第15个RAIDRAID’(14)产生数据{D(15,1),D(15,2),D(15,3)}的奇偶校验码RP’(15)。
关于该另一层RAID，内存控制器110可进行较高层RAID保护。如图10所示，该较低层RAID保护可对应于数据排列方向，诸如横向，且该较高层RAID保护可对应于另一数据排列方向，诸如纵向。内存控制器110可依据该N个RAID中的前(N-1)个RAID{RAID’(0),RAID’(1),…,RAID’(N-2)}中的对应的页的数据产生这些数据的奇偶校验码，且利用此奇偶校验码作为该N个RAID中的第N个RAID RAID’(N-1)中的对应的页的数据。在M＝4且N＝16的状况下，该第N个RAID RAID’(N-1)是第16个RAID RAID’(15)。例如：内存控制器110可利用数据{D(1,1),D(2,1),…,D(15,1)}的奇偶校验码作为数据D(16,1)、利用数据{D(1,2),D(2,2),…,D(15,2)}的奇偶校验码作为数据D(16,2)、且利用数据{D(1,3),D(2,3),…,D(15,3)}的奇偶校验码作为数据D(16,3)。之后，第16个RAID RAID’(15)可进行该较低层RAID保护，以依据数据{D(16,1),D(16,2),D(16,3)}(诸如该较高层RAID保护机制所产生的该些奇偶校验码)产生奇偶校验码RP’(16)。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (23)

1.一种接口芯片，该接口芯片应用于存储装置，该接口芯片包括：
仆接口电路，用来将该接口芯片耦接至内存控制器，其中该存储装置包括该内存控制器以及非挥发性内存，该非挥发性内存包括复数个非挥发性内存芯片，以及该内存控制器因应来自主装置的主装置指令，通过该接口芯片来存取该非挥发性内存；
至少一旁通接口电路，用来将该接口芯片耦接至该存储装置中的至少一其它接口芯片；以及
控制电路，耦接于该仆接口电路与该至少一旁通接口电路之间，用来控制该接口芯片的运作，其中在该控制电路的控制下，该接口芯片于该内存控制器以及该至少一其它接口芯片之间旁通至少一指令与数据中的至少一者；
其中该存储装置包括多层接口芯片组，该接口芯片属于该多层接口芯片组中的一层接口芯片组，且该至少一其它接口芯片属于该多层接口芯片组中的另一层接口芯片组。
2.如权利要求1所述的接口芯片，其特征在于，该至少一旁通接口电路包括复数个旁通接口电路，该至少一其它接口芯片包括复数个其它接口芯片，且该复数个旁通接口电路用来将该接口芯片分别耦接至该复数个其它接口芯片。
3.如权利要求2所述的接口芯片，其特征在于，该复数个其它接口芯片分别耦接至该复数个非挥发性内存芯片中的复数组非挥发性内存芯片；以及在该控制电路的控制下，该接口芯片通过该复数个其它接口芯片为该内存控制器存取该复数组非挥发性内存芯片。
4.如权利要求1所述的接口芯片，其特征在于，该至少一其它接口芯片耦接至该复数个非挥发性内存芯片中的至少一组非挥发性内存芯片；以及该存储装置中的阶层式架构包括该内存控制器、该接口芯片、该至少一其它接口芯片以及该至少一组非挥发性内存芯片。
5.如权利要求4所述的接口芯片，其特征在于，该接口芯片是多功能接口芯片，且具有分别对应于复数个组态的复数个功能；该至少一其它接口芯片中的任一者具有和该接口芯片相同的电路架构；以及该至少一其它接口芯片依据该复数个组态中的第一组态来运作，且该接口芯片依据该复数个组态中的第二组态来运作。
6.如权利要求5所述的接口芯片，其特征在于，该至少一旁通接口电路包括复数个旁通接口电路，该至少一其它接口芯片包括复数个其它接口芯片，且该复数个旁通接口电路用来将该接口芯片分别耦接至该复数个其它接口芯片；该至少一组非挥发性内存芯片包括复数组非挥发性内存芯片；以及该接口芯片另包括：
一主接口电路，其具有非挥发性内存芯片耦接功能，其中：
依据该第二组态，该接口芯片的该主接口电路闲置；以及
依据该第一组态，该复数个其它接口芯片中的任一其它接口芯片中的对应的主接口电路耦接至该复数组非挥发性内存芯片中的一组非挥发性内存芯片，以容许该任一其它接口芯片为该内存控制器存取该复数组非挥发性内存芯片中的该组非挥发性内存芯片。
7.如权利要求6所述的接口芯片，其特征在于，依据该第一组态，该任一其它接口芯片中的多个对应的旁通接口电路闲置。
8.如权利要求1所述的接口芯片，其特征在于，该至少一其它接口芯片耦接至该复数个非挥发性内存芯片中的至少一组非挥发性内存芯片；以及该复数个非挥发性内存芯片分别对应于该存储装置的复数个通道，且该至少一组非挥发性内存芯片对应于该复数个通道中的一个通道。
9.如权利要求8所述的接口芯片，其特征在于，该接口芯片以及该至少一其它接口芯片对应于该通道。
10.如权利要求8所述的接口芯片，其特征在于，该接口芯片、该至少一其它接口芯片以及该至少一组非挥发性内存芯片属于该通道，而非该复数个通道中的任一其它通道。
11.如权利要求1所述的接口芯片，其特征在于，该层接口芯片组通过该另一层接口芯片组为该内存控制器存取该复数个非挥发性内存芯片。
12.如权利要求11所述的接口芯片，其特征在于，该多层接口芯片组中的任何两个接口芯片具有相同的电路架构；以及当该两个接口芯片从该存储装置被拆解时，该两个接口芯片于该存储装置中的阶层式架构中可互换，以供互相取代。
13.如权利要求1所述的接口芯片，其特征在于，该至少一其它接口芯片耦接至该复数个非挥发性内存芯片中的至少一组非挥发性内存芯片；以及在该控制电路的控制下，该至少一组非挥发性内存芯片被组合成容错式磁盘阵列，以将一组数据的奇偶校验码存储于该至少一组非挥发性内存芯片中的至少一非挥发性内存芯片，其中该组数据分布于该至少一组非挥发性内存芯片中的至少一部分非挥发性内存芯片中。
14.如权利要求13所述的接口芯片，其特征在于，该至少一旁通接口电路包括复数个旁通接口电路，该至少一其它接口芯片包括复数个其它接口芯片，且该复数个旁通接口电路用来将该接口芯片分别耦接至该复数个其它接口芯片；该至少一组非挥发性内存芯片包括复数组非挥发性内存芯片；该至少一非挥发性内存芯片包括该复数组非挥发性内存芯片中的一组非挥发性内存芯片当中全部的非挥发性内存芯片，且该至少一部分非挥发性内存芯片包括该复数组非挥发性内存芯片中的其它组非挥发性内存芯片；以及该奇偶校验码包括复数个局部奇偶校验码，且该复数个局部奇偶校验码分别存储于该复数组非挥发性内存芯片中的该组非挥发性内存芯片中的对应的页。
15.如权利要求13所述的接口芯片，其特征在于，该容错式磁盘阵列属于一层容错式磁盘阵列；以及该内存控制器将该复数个非挥发性内存芯片组合成另一层容错式磁盘阵列，其中该另一层容错式磁盘阵列异于该层容错式磁盘阵列。
16.如权利要求15所述的接口芯片，其特征在于，该层接口芯片组依据复数个组态中的一组态来运作，且该另一层接口芯片组依据该复数个组态中的另一组态来运作。
17.一种存储装置，包括：
非挥发性内存，用来存储信息，其中该非挥发性内存包括复数个非挥发性内存芯片；
内存控制器，用来控制该存储装置的运作；以及
复数个接口芯片，耦接于该内存控制器与该非挥发性内存之间，其中该复数个接口芯片包括复数个第一层接口芯片与复数个第二层接口芯片，以及该复数个第一层接口芯片中的任一接口芯片包括：
仆接口电路，用来将该接口芯片耦接至该内存控制器，其中该内存控制器因应来自主装置的主装置指令，通过该接口芯片来存取该非挥发性内存；
至少一旁通接口电路，用来将该接口芯片耦接至至少一其它接口芯片，其中该至少一其它接口芯片属于该复数个第二层接口芯片；以及
控制电路，耦接于该仆接口电路与该至少一旁通接口电路之间，用来控制该接口芯片的运作，其中在该控制电路的控制下，该接口芯片于该内存控制器以及该至少一其它接口芯片之间旁通至少一指令与数据中的至少一者。
18.如权利要求17所述的存储装置，其特征在于，该至少一旁通接口电路包括复数个旁通接口电路，该至少一其它接口芯片包括复数个其它接口芯片，且该复数个旁通接口电路用来将该接口芯片分别耦接至该复数个其它接口芯片，其中该复数个其它接口芯片是该复数个第二层接口芯片中的一组第二层接口芯片。
19.如权利要求18所述的存储装置，其特征在于，该复数个其它接口芯片分别耦接至该复数个非挥发性内存芯片中的复数组非挥发性内存芯片；以及在该控制电路的控制下，该接口芯片通过该复数个其它接口芯片为该内存控制器存取该复数组非挥发性内存芯片。
20.如权利要求17所述的存储装置，其特征在于，该至少一其它接口芯片耦接至该复数个非挥发性内存芯片中的至少一组非挥发性内存芯片；以及该存储装置中的阶层式架构包括该内存控制器、该接口芯片、该至少一其它接口芯片以及该至少一组非挥发性内存芯片。
21.如权利要求20所述的存储装置，其特征在于，该接口芯片是多功能接口芯片，且具有分别对应于复数个组态的复数个功能；该至少一其它接口芯片中的任一者具有和该接口芯片相同的电路架构；以及该至少一其它接口芯片依据该复数个组态中的第一组态来运作，且该接口芯片依据该复数个组态中的第二组态来运作。
22.如权利要求20所述的存储装置，其特征在于，该复数个第二层接口芯片包括复数组第二层接口芯片，且该至少一其它接口芯片属于该复数组第二层接口芯片中的一组；以及该阶层式架构包含该内存控制器、该复数个第一层接口芯片、该复数组第二层接口芯片以及该复数个非挥发性内存芯片。
23.如权利要求17所述的存储装置，其特征在于，该至少一其它接口芯片耦接至该复数个非挥发性内存芯片中的至少一组非挥发性内存芯片；以及该复数个非挥发性内存芯片分别对应于该存储装置的复数个通道，且该至少一组非挥发性内存芯片对应于该复数个通道中的一个通道。
CN201810802619.2A 2017-10-20 2018-05-24 存储装置以及其接口芯片 Active CN109697177B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
TW106136034A TWI658363B (zh) 2017-10-20 2017-10-20 儲存裝置以及其介面晶片
TW106136034 2017-10-20
CN201810510101.1A CN109697176B (zh) 2017-10-20 2018-05-24 存储装置以及其接口芯片

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201810510101.1A Division CN109697176B (zh) 2017-10-20 2018-05-24 存储装置以及其接口芯片

Publications (2)

Publication Number Publication Date
CN109697177A CN109697177A (zh) 2019-04-30
CN109697177B true CN109697177B (zh) 2022-10-21

Family

ID=66169965

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810802619.2A Active CN109697177B (zh) 2017-10-20 2018-05-24 存储装置以及其接口芯片
CN201810510101.1A Active CN109697176B (zh) 2017-10-20 2018-05-24 存储装置以及其接口芯片

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201810510101.1A Active CN109697176B (zh) 2017-10-20 2018-05-24 存储装置以及其接口芯片

Country Status (3)

Country Link
US (2) US10762007B2 (zh)
CN (2) CN109697177B (zh)
TW (1) TWI658363B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11023312B2 (en) * 2018-11-21 2021-06-01 Marvell Asia Pte, Ltd. Serial management interface with improved reliability
US10635610B1 (en) * 2019-03-14 2020-04-28 Toshiba Memory Corporation System and method for serial interface memory using switched architecture
TWI766194B (zh) * 2019-06-17 2022-06-01 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
TWI718709B (zh) * 2019-06-25 2021-02-11 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
JP2022010482A (ja) 2020-06-29 2022-01-17 キオクシア株式会社 メモリシステム
TWI746083B (zh) * 2020-07-24 2021-11-11 聯陽半導體股份有限公司 訊號中繼系統
TWI740733B (zh) * 2020-09-30 2021-09-21 創意電子股份有限公司 半導體器件的介面及用於排列結合半導體器件的介面的方法
CN112711548B (zh) * 2021-01-11 2023-05-16 星宸科技股份有限公司 内存装置、图像处理芯片以及内存控制方法
US20220300374A1 (en) * 2021-03-17 2022-09-22 Micron Technology, Inc. Redundant array management techniques
TWI806262B (zh) * 2021-11-29 2023-06-21 慧榮科技股份有限公司 橋接裝置與資料儲存系統

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103092782A (zh) * 2011-07-14 2013-05-08 Lsi公司 用于闪存器件的闪存控制器硬件架构
CN103207819A (zh) * 2013-03-29 2013-07-17 无锡云动科技发展有限公司 一种存储装置及其混合存储装置
CN104461961A (zh) * 2014-11-20 2015-03-25 上海宝存信息科技有限公司 一种多核多线程的闪存装置及闪存控制方法
KR20160110195A (ko) * 2015-03-09 2016-09-21 삼성전자주식회사 테일 응답 시간 감소를 위한 솔리드 스테이트 드라이브 및 그 감소 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7788451B2 (en) 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7257683B2 (en) * 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
JP2007058518A (ja) * 2005-08-24 2007-03-08 Renesas Technology Corp メモリカード
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US20080250192A1 (en) * 2007-04-05 2008-10-09 Phison Electronics Corp. Integrating flash memory system
US8516172B1 (en) * 2007-08-30 2013-08-20 Virident Systems, Inc. Methods for early write termination and power failure with non-volatile memory
US8639863B1 (en) * 2007-08-30 2014-01-28 Virident Systems, Inc. Memory apparatus for replaceable non-volatile memory
US9152496B2 (en) 2007-12-21 2015-10-06 Cypress Semiconductor Corporation High performance flash channel interface
US9251899B2 (en) * 2008-02-12 2016-02-02 Virident Systems, Inc. Methods for upgrading main memory in computer systems to two-dimensional memory modules and master memory controllers
US8140739B2 (en) * 2008-08-08 2012-03-20 Imation Corp. Flash memory based storage devices utilizing magnetoresistive random access memory (MRAM) to store files having logical block addresses stored in a write frequency file buffer table
JP2011060217A (ja) * 2009-09-14 2011-03-24 Toshiba Corp データ蓄積装置及びデータ書込み／読出し方法
WO2011087820A2 (en) * 2009-12-21 2011-07-21 Sanmina-Sci Corporation Method and apparatus for supporting storage modules in standard memory and/or hybrid memory bus architectures
US8310880B2 (en) * 2010-03-05 2012-11-13 248 Solid State, Inc. Virtual channel support in a nonvolatile memory controller
US8806112B2 (en) * 2011-07-14 2014-08-12 Lsi Corporation Meta data handling within a flash media controller
US8873282B2 (en) * 2011-10-18 2014-10-28 Micron Technology, Inc. Interfaces and die packages, and appartuses including the same
US10803970B2 (en) * 2011-11-14 2020-10-13 Seagate Technology Llc Solid-state disk manufacturing self test
US8656257B1 (en) * 2012-01-11 2014-02-18 Pmc-Sierra Us, Inc. Nonvolatile memory controller with concatenated error correction codes
US20130290606A1 (en) * 2012-04-30 2013-10-31 Apple Inc. Power management for a system having non-volatile memory
US20140122777A1 (en) * 2012-10-31 2014-05-01 Mosaid Technologies Incorporated Flash memory controller having multi mode pin-out
EP2979188A4 (en) * 2013-06-28 2016-12-07 Hewlett Packard Entpr Dev Lp MEMORY COMPONENT THAT MAY COMMUNICATE TO A PLURALITY OF DATA WIDTHS
US9229855B2 (en) * 2013-11-12 2016-01-05 Skyera, Llc Apparatus and method for routing information in a non-volatile memory-based storage device
US9336134B2 (en) * 2013-11-12 2016-05-10 Skyera, Llc Apparatus and method for accessing a non-volatile memory blade using multiple controllers in a non-volatile memory based storage device
KR102298661B1 (ko) * 2015-04-30 2021-09-07 삼성전자주식회사 저장 장치 및 그것의 초기화 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103092782A (zh) * 2011-07-14 2013-05-08 Lsi公司 用于闪存器件的闪存控制器硬件架构
CN103207819A (zh) * 2013-03-29 2013-07-17 无锡云动科技发展有限公司 一种存储装置及其混合存储装置
CN104461961A (zh) * 2014-11-20 2015-03-25 上海宝存信息科技有限公司 一种多核多线程的闪存装置及闪存控制方法
KR20160110195A (ko) * 2015-03-09 2016-09-21 삼성전자주식회사 테일 응답 시간 감소를 위한 솔리드 스테이트 드라이브 및 그 감소 방법

Also Published As

Publication number Publication date
US20190121756A1 (en) 2019-04-25
US10795835B2 (en) 2020-10-06
US10762007B2 (en) 2020-09-01
CN109697176B (zh) 2022-06-07
CN109697176A (zh) 2019-04-30
US20190121755A1 (en) 2019-04-25
CN109697177A (zh) 2019-04-30
TWI658363B (zh) 2019-05-01
TW201917590A (zh) 2019-05-01

Similar Documents

Publication Publication Date Title
CN109697177B (zh) 存储装置以及其接口芯片
TWI721565B (zh) 儲存裝置以及其介面晶片
US11714750B2 (en) Data storage method and system with persistent memory and non-volatile memory
US10496484B2 (en) Methods and apparatus for error detection for data storage devices
CN104969193A (zh) 减少的不可校正的存储器错误
TWI768763B (zh) 用於在儲存伺服器中進行儲存控制的方法、記憶裝置及其記憶體控制器、以及儲存伺服器
KR20120107126A (ko) 카피-백 동작을 수행하기 위한 방법 및 제어기
TW201201008A (en) Composite semiconductor memory device with error correction
TWI588833B (zh) 資料程式化方法與記憶體儲存裝置
US11340986B1 (en) Host-assisted storage device error correction
TWI591643B (zh) 資料保護方法、記憶體控制電路單元與記憶體儲存裝置
CN106843744B (zh) 数据程序化方法与存储器储存装置
CN114385407A (zh) 用于校正数据处理系统的数据传输中的错误的设备和方法
US7609083B2 (en) Semiconductor integrated circuit device and storage apparatus having the same
TWI680374B (zh) 儲存裝置以及其介面晶片
TWI613665B (zh) 資料程式化方法與記憶體儲存裝置
US8533549B2 (en) Memory system and computer system
TWI416331B (zh) 用於快閃記憶體的資料寫入方法及其控制器與儲存裝置
US11139044B2 (en) Memory testing method and memory testing system
WO2020028801A1 (en) Error correction with scatter-gather list data management
US10109373B2 (en) Data storage apparatus and operating method thereof
CN111796774B (zh) 存储器控制方法、存储器存储装置及存储器控制器
US8856613B2 (en) Semiconductor storage device, memory control device, and control method of semiconductor memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant