CN104461961A - 一种多核多线程的闪存装置及闪存控制方法 - Google Patents

一种多核多线程的闪存装置及闪存控制方法 Download PDF

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Abstract

本发明提供一种多核多线程的闪存装置及闪存控制方法，装置包括：多个读写数据通道，每条读写数据通道连接有一或多个闪存芯片；分别接入每个读写数据通道的至少一个闪存读写处理器；其中，各闪存读写处理器具有多条线程，每条线程用于控制其所属闪存读写处理器所连接的一或多个所述闪存芯片中的部分或全部；闪存读写处理器数量上具备可扩充性，消除处理器瓶颈，完全利用带宽，读写延时达到理论极限，同时不依赖于片外的DRAM；另外，也对数据提供多重保护，包括：掉电、误码、坏块或坏芯片等。

Description

一种多核多线程的闪存装置及闪存控制方法
技术领域
本发明涉及数据存储技术领域，特别是涉及一种多核多线程的闪存装置及闪存控制方法。
背景技术
闪存控制器是固态硬盘(SSD)系统中最核心的部分。它的性能及功能直接决定了该SSD的性能和功能，也是消费类SSD和企业级SSD最本质的区别。基于闪存(NANDFlash)的数据存储技术在过去十几年发展迅速，在很多应用中逐渐取代了传统的磁记录硬盘(harddiskdrive，HDD)。主要原因有：(1)速度快：基于闪存的数据存储不象传统HDD依靠磁头机械寻址，从而在数据读写速度上有本质性的提高，满足了应用对数据存储吞吐速度的日趋严格的需求；(2)价格下降：随着半导体技术的进步，闪存的容量也随着摩尔定律每不到两年增加一倍，单位容量价格也随着下降。目前MLC的闪存每GB的价格已从几年前的超过$10USD/GB降至现在的低于$1USD/GB；(3)控制器技术进步：闪存需要匹配的控制器(controller)才能与主机(host)通信实现数据存储读写。控制器技术的成熟促进了基于闪存的固态存储技术在越来越多的领域找到相应的应用，包括在高端的数据中心及移动智能电话中的应用。
如图1所示，展示现有SSD的硬件架构图，控制器13通过各条读写数据通道11连接各个闪存芯片12，其本身具有缓冲器14，还通过主机接口与主机交互。
基于闪存和传统的基于硬盘的存储系统的一个重大区别是可独立操作的介质单元个数。在一个体积小于单块硬盘的SSD内通常包含数十甚至数百个闪存芯片12，每一块都可以独立执行读，编程或擦除操作。这既是SSD的本质优势所在，也给控制器13的设计和实现带来了巨大的挑战。在随机操作下的系统吞吐量和延时瓶颈常常不在存储介质接口而在控制器13上，所以如何能够以最优或接近最优的方式调动所有闪存芯片12的存取能力就成了闪存控制器13的关键。
所述控制器13需要完成下述功能：(1)执行主机发来的指令；(2)跟踪所有闪存芯片12的状态；(3)对忙的芯片做轮询操作；(4)对DMA操作做分散/集中(scatter/gather)处理；(5)每一个操作完成后通知主机操作成功与否；(6)当故障出现后做相应的善后处理；(7)随时监控电源，当电源有故障后做紧急写入。
传统的闪存控制器13是基于嵌入式处理器诸如ARM核，即所谓的单片系统(SOC)。这样的好处是许多部件可以和其他SOC通用，同时绝大部分的用户逻辑由程序，即固件实现，便于调试和改动。但是这样同时带来了诸多的问题：
(1)嵌入式的处理器不够强大，导致每秒执行的操作数(IOPS)受处理器的制约，而数据总线闲置形成浪费。
(2)嵌入式的处理器的内存带宽相当有限，同时还必须和数据处理如ECC等共享，常常导致主机指令没有得到及时执行，从而使性能进一步下降。
(3)并行多线程编程容易犯错，在嵌入式环境下调试查错的手段相当受限。
(4)整个系统不容易扩充或缩小规模。
(5)SOC仍然需要一定的外部电路，带来成本和面积的上升。
(6)对于掉电保护来说，需要保护的电路多，时间久，系统的强壮性受到制约，常常需要外部电池供电，带来成本上升增加维护困难。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种多核多线程的闪存装置及闪存控制方法，解决上述现有技术中现有闪存控制器存在缺陷的问题。
为实现上述目标及其他相关目标，本发明提供一种闪存装置，包括：多个读写数据通道，每条读写数据通道连接有一或多个闪存芯片；分别接入每个读写数据通道的至少一个闪存读写处理器；其中，各闪存读写处理器具有多条线程，每条线程用于控制其所属闪存读写处理器所连接的一或多个所述闪存芯片中的部分或全部。
可选的，所述各闪存读写处理器通过数据总线相连；所述各闪存读写处理器还通过消息总线相连进行通信。
可选的，所述闪存装置还包括：连接所述数据总线及消息总线的写缓冲处理器，所述写缓冲处理器连接有写缓冲器。
可选的，所述闪存装置还包括：连接所述数据总线及消息总线的RAID处理器，所述RAID处理器连接有RAID缓冲器。
可选的，所述各闪存读写处理器竞争使用，并通过接入所述数据总线及消息总线的总线仲裁器来协调。
进一步可选的，所述总线仲裁器连接有主机接口，所述主机接口供主机连接。
可选的，所述闪存读写处理器通过FPGA或ASIC方式实现。
可选的，所述闪存装置的闪存介质为NAND FLASH。
为实现上述目标及其他相关目标，本发明提供一种闪存控制方法，包括：提供多个读写数据通道，每条读写数据通道连接有一或多个闪存芯片；分别在每个读写数据通道接入至少一个闪存读写处理器；其中，各闪存读写处理器具有多条线程；通过每条线程控制其所属闪存读写处理器所连接的一或多个所述闪存芯片中的部分或全部。
可选的，所述的闪存控制方法，包括：将所述各闪存读写处理器通过数据总线相连；并且，将所述各闪存读写处理器通过消息总线相连进行通信。
可选的，所述的闪存控制方法，包括：提供连接所述数据总线及消息总线的写缓冲处理器，所述写缓冲处理器连接有写缓冲器。
可选的，所述的闪存控制方法，包括：提供连接所述数据总线及消息总线的RAID处理器，所述RAID处理器连接有RAID缓冲器。
可选的，所述的闪存控制方法，通过接入所述数据总线及消息总线的总线仲裁器来协调各所述闪存读写处理器竞争使用。
进一步可选的，所述的闪存控制方法，提供连接所述总线仲裁器的主机接口，所述主机接口供主机连接。
可选的，所述闪存读写处理器通过FPGA或ASIC方式实现。
如上所述，本发明提供一种多核多线程的闪存装置及闪存控制方法，装置包括：多个读写数据通道，每条读写数据通道连接有一或多个闪存芯片；分别接入每个读写数据通道的至少一个闪存读写处理器；其中，各闪存读写处理器具有多条线程，每条线程用于控制其所属闪存读写处理器所连接的一或多个所述闪存芯片中的部分或全部；闪存读写处理器数量上具备可扩充性，消除处理器瓶颈，完全利用带宽，读写延时达到理论极限，同时不依赖于片外的DRAM；另外，也对数据提供多重保护，包括：掉电、误码、坏块或坏芯片等。
附图说明
图1显示为现有技术的闪存固态硬盘的结构示意图。
图2显示为本发明一实施例中的闪存装置的结构示意图。
图3显示为本发明一实施例中的闪存控制方法的流程示意图。
元件标号说明
1       SSD
11      读写数据通道
12      闪存芯片
13      控制器
14      缓冲器
2       主机
3       闪存装置
31      读写数据通道
32      闪存芯片
33      闪存读写处理器
34      写缓冲处理器
35      写缓冲器
36      RAID处理器
37      RAID缓冲器
38      总线仲裁器
39      主机接口
30      ECC模块
S1～S2  方法步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
如图2所示，本发明提供一种闪存装置3，包括：多个读写数据通道31，每条读写数据通道31(Data Path)连接有一或多个闪存芯片32；分别接入每个读写数据通道31的至少一个闪存读写处理器33(R/W Processor)；其中，各闪存读写处理器33具有多条线程，每条线程用于控制所在读写数据通道31连接的一或多个闪存芯片32中的部分或全部。举例来说，连接一条读写数据通道31的闪存芯片32若为一个，则相连的闪存读写处理器33则仅需单线程即可；若假设一条读写数据通道31连的闪存芯片32有64个，则可提供8个8线程的闪存读写处理器33，每个闪存读写处理器33对应8个闪存芯片32；当然上述仅为举例，本领域技术人员可根据需求加以变更，而非以上述举例为限。
在一实施例中，所述闪存芯片32的闪存存储介质(Flash Memory)例如为NAND FLASH，NAND Flash闪存芯片又分为SLC(单层单元)、MLC(多层单元)和TLC(三层单元)：1、SLC全称是单层式储存(Single Level Cell)，因为结构简单，在写入数据时电压变化的区间小，所以寿命较长，传统的SLC NAND闪存可以经受10万次的读写。而且因为一组电压即可驱动，所以英特尔固态硬盘(15张)其速度表现更好，目前很多高端固态硬盘都是都采用该类型的Flash闪存芯片；2、MLC全称是多层式储存(Multi Level Cell)，它采用较高的电压驱动，通过不同级别的电压在一个块中记录两组位信息，这样就可以将原本SLC的记录密度理论提升一倍。作为目前在固态硬盘中应用最为广泛的MLC NAND闪存，其最大的特点就是以更高的存储密度换取更低的存储成本，从而可以获得进入更多终端领域的契机；不过，MLC的缺点也很明显，其写入寿命较短，读写方面的能力也比SLC低，可擦写次数仅为1万次；3、TLC即Tripple Level Cell，由于采用三层存储单元，因此可以以较低的成本实现更大的容量。具体来讲，SLC只有两个电平状态，MLC则为4个，TLC则多达8个，同容量下TLC的Die的尺寸比MLC小33％。
在一实施例中，优选的，本发明的闪存装置3的结构可以通过FPGA(或其他逻辑编程方式)或ASIC(集成电路)方式实现，也就是说，所述多个闪存处理器可通过FPGA编程方式实现，亦可通过ASIC的实际硬件芯片电路方式实现皆可；当然，在其他实施例中，各所述内存读写处理器可以是某个多核心处理器的处理器核，比如四核、8核处理器等，那么较少数量的多核心处理器即可完成本发明较多数量的闪存读写处理器33的作用；或者，所述闪存读写处理器33亦可为独立的芯片或芯片系统(MCU或SOC)亦可。
每个闪存读写处理器33具有多条线程，可用于并行控制多块闪存芯片32的读写，相对于现有技术的单片机控制器的方式来讲，效率大大提升。
在一实施例中，所述各闪存读写处理器33通过数据总线(Data Bus)相连；所述各闪存读写处理器33还通过消息总线(Message Bus)相连进行通信，通过总线的连接方式有多种好处：1、简化了系统结构，便于系统设计制造；2、大大减少了连线数目，便于布线，减小体积，提高系统的可靠性；3、便于接口设计，所有与总线连接的设备均采用类似的接口；4、便于系统的扩充、更新与灵活配置，易于实现系统的模块化；5、便于设备的软件设计，所有接口的软件就是对不同的口地址进行操作；6、便于故障诊断和维修，同时也降低了成本。
在一实施例中，基于上述总线连接方式，所述闪存装置3还可包括：连接所述数据总线及消息总线的写缓冲处理器34(Write Buffer Processor)，所述写缓冲处理器34连接有写缓冲器35(Write Buffer)；具体来说，写缓冲器35的作用在于写入数据时提供暂存以保证对闪存存储介质正常写入数据的操作的效率。
在一实施例中，基于上述总线连接方式，所述闪存装置3还可包括：连接所述数据总线及消息总线的RAID处理器36，所述RAID处理器36连接有RAID缓冲器37。具体来说，RAID技术在数据存储领域中有广泛的应用；RAID：Redundant Array of Independent Disks或者是Redundant Array of Independent Devices，是利用数据和设备的冗余度而防止由于磁盘或者存储设备的失效造成的数据丢失。RAID根据保护层度需求不同而有不同的架构，如RAID-1，RAID-2，RAID-3，RAID-4，RAID-5，RAID-6等。
在一实施例中，由于采用总线连接的结构，各所述各闪存读写处理器33可以竞争使用，所述闪存装置3还包括：连接所述数据总线及消息总线的总线仲裁器38(Bus Arbitor)，由于所述数据总线及消息总线连接多条数据通道及闪存读写处理器33，其中如果多个设备同时发送接收数据的话，从而产生总线竞争，会导致通信冲突导致通信失败，所以在总线上要引入一个仲裁机制来决定什么时间谁来占用总线的通信，所述总线仲裁器38连接有主机接口39(Host interface)，所述主机接口39供主机(Host)连接。
在一实施例中，所述闪存装置3还包括：用于供各闪存读写处理器33共享的ECC模块30。具体来讲，ECC是“Error Correcting Code”的简写，中文名称是“错误检查和纠正”。ECC是一种能够实现“错误检查和纠正”的技术，ECC内存就是应用了这种技术的内存。
综上，本发明的改进主要在于：在闪存控制器领域首次实现大规模多核及硬件多线程；另外提供三个自由度的可扩充性：1、读写处理器的个数：最小为1，可扩充到至少数十；2、每个处理器的线程数，可根据需要扩充数量；3、每个线程控制的闪存芯片32个数，可根据需要扩充数据量。
另外，可通过简单的锁和消息传递，可使在微观上(每个线程内)按序执行达到宏观上的乱序执行同时保证无死锁和结果的正确性。
如图3所示，结合上述内存装置的实施例的技术原理，本发明还可以提供一种多核多线程的闪存控制方法，包括：
步骤S1：提供多个读写数据通道，每条读写数据通道连接有一或多个闪存芯片；
步骤S2：分别在每个读写数据通道接入至少一个闪存读写处理器；其中，各闪存读写处理器具有多条线程；通过每条线程控制其所属闪存读写处理器所连接的一或多个所述闪存芯片中的部分或全部。
通过上述方法即可实现多核多线程控制多个闪存芯片的技术方案；具体举例来说，连接一条读写数据通道的闪存芯片若为一个，则相连的闪存读写处理器33则仅需单线程即可；若假设一条读写数据通道连的闪存芯片有64个，则可提供8个8线程的闪存读写处理器，每个闪存读写处理器对应8个闪存芯片；当然上述仅为举例，本领域技术人员可根据需求加以变更，而非以上述举例为限。
在一实施例中，所述的闪存控制方法，还可包括：将所述各闪存读写处理器通过数据总线相连；并且，将所述各闪存读写处理器通过消息总线相连进行通信。
在一实施例中，所述的闪存控制方法，还可包括：提供连接所述数据总线及消息总线的写缓冲处理器，所述写缓冲处理器连接有写缓冲器。
在一实施例中，所述的闪存控制方法，还可包括：提供连接所述数据总线及消息总线的RAID处理器，所述RAID处理器连接有RAID缓冲器。
在一实施例中，通过接入所述数据总线及消息总线的总线仲裁器来协调各所述闪存读写处理器竞争使用；进一步的，所述的闪存控制方法还可包括：提供连接所述总线仲裁器的主机接口，所述主机接口供主机连接。
在一实施例中，所述闪存读写处理器通过FPGA或ASIC方式实现。
综上所述，本发明提供一种多核多线程的闪存装置及闪存控制方法，装置包括：多个读写数据通道，每条读写数据通道连接有一或多个闪存芯片；分别接入每个读写数据通道的至少一个闪存读写处理器；其中，各闪存读写处理器具有多条线程，每条线程用于控制其所属闪存读写处理器所连接的一或多个所述闪存芯片中的部分或全部；闪存读写处理器数量上具备可扩充性，消除处理器瓶颈，完全利用带宽，读写延时达到理论极限，同时不依赖于片外的DRAM；另外，也对数据提供多重保护，包括：掉电、误码、坏块或坏芯片等。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (14)

1.一种闪存装置，其特征在于，包括：
多个读写数据通道，每条读写数据通道连接有一或多个闪存芯片；
分别接入每个读写数据通道的至少一个闪存读写处理器；其中，各闪存读写处理器具有多条线程，每条线程用于控制其所属闪存读写处理器所连接的一或多个所述闪存芯片中的部分或全部。
2.根据权利要求1所述的闪存装置，其特征在于，所述各闪存读写处理器通过数据总线相连；所述各闪存读写处理器还通过消息总线相连进行通信。
3.根据权利要求2所述的闪存装置，其特征在于，还包括：连接所述数据总线及消息总线的写缓冲处理器，所述写缓冲处理器连接有写缓冲器。
4.根据权利要求2所述的闪存装置，其特征在于，还包括：连接所述数据总线及消息总线的RAID处理器，所述RAID处理器连接有RAID缓冲器。
5.根据权利要求2所述的闪存装置，其特征在于，所述各闪存读写处理器竞争使用，并通过接入所述数据总线及消息总线的总线仲裁器来协调。
6.根据权利要求5所述的闪存装置，其特征在于，所述总线仲裁器连接有主机接口，所述主机接口供主机连接。
7.根据权利要求1所述的闪存装置，其特征在于，所述闪存读写处理器通过FPGA或ASIC方式实现。
8.一种闪存控制方法，其特征在于，包括：
提供多个读写数据通道，每条读写数据通道连接有一或多个闪存芯片；
分别在每个读写数据通道接入至少一个闪存读写处理器；其中，各闪存读写处理器具有多条线程；通过每条线程控制其所属闪存读写处理器所连接的一或多个所述闪存芯片中的部分或全部。
9.根据权利要求8所述的闪存控制方法，其特征在于，包括：将所述各闪存读写处理器通过数据总线相连；并且，将所述各闪存读写处理器通过消息总线相连进行通信。
10.根据权利要求9所述的闪存控制方法，其特征在于，包括：提供连接所述数据总线及消息总线的写缓冲处理器，所述写缓冲处理器连接有写缓冲器。
11.根据权利要求9所述的闪存控制方法，其特征在于，包括：提供连接所述数据总线及消息总线的RAID处理器，所述RAID处理器连接有RAID缓冲器。
12.根据权利要求9所述的闪存控制方法，其特征在于，通过接入所述数据总线及消息总线的总线仲裁器来协调各所述闪存读写处理器竞争使用。
13.根据权利要求12所述的闪存控制方法，其特征在于，提供连接所述总线仲裁器的主机接口，所述主机接口供主机连接。
14.根据权利要求8所述的闪存控制方法，其特征在于，所述闪存读写处理器通过FPGA或ASIC方式实现。
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