CN102184721A

CN102184721A - 带两级fpga芯片的子板及大屏控制系统

Info

Publication number: CN102184721A
Application number: CN2011100816285A
Authority: CN
Inventors: 赵鸿云
Original assignee: Hangzhou Hikvision Digital Technology Co Ltd
Current assignee: Hangzhou Hikvision Digital Technology Co Ltd
Priority date: 2011-03-31
Filing date: 2011-03-31
Publication date: 2011-09-14
Anticipated expiration: 2031-03-31
Also published as: CN102184721B

Abstract

本发明涉及视频处理领域，公开了一种带两级FPGA芯片的子板及大屏控制系统。本发明中，带两级FPGA芯片的子板内包含一个非易失性存储器，该非易失性存储器与支持总线通信的第一级FPGA芯片相连接，第一级FPGA芯片与各第二级FPGA芯片相连接，第一级FPGA芯片在完成配置和初始化后，为各第二级FPGA芯片提供配置时序，将各第二级FPGA芯片的配置数据依次传输给相应的第二级FPGA芯片，供各第二级FPGA芯片完成配置和初始化。由于不需要为每个FPGA芯片单独配备一个非易失性存储器，而且不需要在子板上增加微处理器，因此低成本且方便地实现了对子板内所有FPGA芯片的配置管理。

Description

带两级FPGA芯片的子板及大屏控制系统

技术领域

本发明涉及视频处理领域，特别涉及视频处理中的FPGA芯片的配置技术。

背景技术

大屏控制系统一般为复杂的多功能系统，按照功能模块来分：基本可以划分为视频输入功能模块(如VGA、HDMI、DVI、BNC、IP网络等视频输入)、主控功能模块(中央处理器CPU系统)、输出功能模块(如DVI、HDMI、VGA等视频输出)。在现代系统设计中经常将各个功能模块用独立的板子去实现，则可以分为输入板，主控板，输出板，各板子之间可以连接到一块公共的背板上，用总线(一般为PCIE或者网络)进行通信，如图1所示的大屏控制器各板子的连接关系。在大屏系统中CPU只存在主控板，主控板负责整个系统(主要是输入、输出板，统称为子板)控制和管理，同时通过网络与远程服务器进行交互通信。各子板主要负责视频图像的处理，而内部主要又以现场可编程门阵列(Field Programmable Gate Array，简称“FPGA”)芯片负责视频图像的分割、拼接、叠加、缩放和倍桢处理，在此系统中主控板和各子板之间只能通过总线进行数据通信。

在大屏应用或者监控领域中，由于FPGA芯片在视频处理方面具有非常适合视频分割、拼接、叠加、缩放、倍帧并且视频输出延时小、延时一致性好等诸多优点，因此在该领域中广泛使用。

FPGA芯片在其正常工作时，FPGA的配置数据存储在静态随机存取存储器(Static Random Access Memory，简称“SRAM”)中，由于SRAM是易失性存储器，FPGA芯片在掉电后配置信息就会丢失，这样就要求每次上电时都要求外部电路将配置数据重新载入到片内的SRAM中，内部寄存器和I/O初始化完成后FPGA才能正常工作。目前对FPGA的配置方案如下：

一种方案是给每片FPGA芯片配专用非易失性存储器，此时FPGA做主(Master)设备，只要将FPGA的配置专用引脚与非易失性存储器相连，上电时FPGA会自动产生配置时序读取非易失性存储器的配置数据到片内SRAM，完成配置和初始化过程，通常非易失性存储器主要包括FLASH和电可擦可编程只读存储器(Electrically Erasable Programmable ROM，简称“EEPROM”)。

另一种方案在含微处理器的系统中应用，该系统中一般同样有存储FPGA配置数据的FLASH(或EEPROM)，并且直接与微处理器相连。此时FPGA做从(Slave)设备，微处理器做主(Master)设备，微处理器读取FLASH(或EEPROM)的FPGA配置数据并产生配置时序完成对FPGA的配置。

然而，本发明的发明人发现，由于使用处理功能的不同以及成本的限制，子板中往往有两种以上类型的FPGA芯片，一种为高端FPGA芯片，支持总线与主控板直接相连，另一种FPGA芯片并不支持总线直接与主控板相连。如果采用第一种配置方案，需要给每一片FPGA芯片都配一片非易失性存储器，成本较高。由于各个FPGA芯片的配置数据存储在各自独立的非易失性存储器中，主控板无法对其进行统一管理和配置，无法进行远程维护。如果采用第二种配置方案，需要给每块输入、输出板增加微处理器，然后用微处理器去实现所有FPGA芯片或者那些不直接与主控板相连的FPGA芯片的配置管理，该微处理器必须支持PCIE或者网络通信才能实现与主控板通信，这类处理器价格一般都很高。

发明内容

本发明的目的在于提供一种带两级FPGA芯片的子板及大屏控制系统，以低成本且方便地实现了对子板内所有FPGA芯片的配置管理。

为解决上述技术问题，本发明的实施方式提供了一种带两级FPGA芯片的子板，包含：

非易失性存储器、支持总线通信的第一级现场可编程门阵列FPGA芯片、至少一个不支持总线通信的第二级FPGA芯片；非易失性存储器与第一级FPGA芯片相连接，第一级FPGA芯片与各第二级FPGA芯片相连接；

非易失性存储器用于存储第一级FPGA芯片的配置数据；

第一级FPGA芯片用于在上电时，从非易失性存储器中读取自身的配置数据，完成配置和初始化，并在完成配置和初始化后，为各第二级FPGA芯片提供配置时序，将各第二级FPGA芯片的配置数据依次传输给相应的第二级FPGA芯片；

各第二级FPGA芯片用于在从第一级FPGA芯片接收到自身的配置数据后，完成配置和初始化。

本发明的实施方式还提供了一种大屏控制系统，包含背板、主控板和上述带两级FPGA芯片的子板；

其中，第一级FPGA芯片通过总线经背板与主控板相连。

本发明的实施方式还提供了一种大屏控制系统，包含主控板和上述带两级FPGA芯片的子板；

其中，第一级FPGA芯片通过总线直接与主控板相连。

本发明的实施方式还提供了一种大屏控制系统，包含带两级FPGA芯片的子板和主控板，主控板包含用于存储配置数据的第一非易失性存储器；

带两级FPGA芯片的子板包含：第二非易失性存储器、支持总线通信的第一级现场可编程门阵列FPGA芯片、至少一个不支持总线通信的第二级FPGA芯片；第二非易失性存储器与第一级FPGA芯片相连接，第一级FPGA芯片与各第二级FPGA芯片相连接；

第二非易失性存储器用于存储第一级FPGA芯片的配置数据；

第一非易失性存储器中存储的配置数据为各第二级FPGA芯片的配置数据

第一级FPGA芯片用于在上电时，从第二非易失性存储器中读取自身的配置数据，完成配置和初始化，并在完成配置和初始化后，为各第二级FPGA芯片提供配置时序，将各第二级FPGA芯片的配置数据依次传输给相应的第二级FPGA芯片，其中，第一级FPGA芯片通过与主控板相连的总线，获取第一非易失性存储器中存储的各第二级FPGA芯片的配置数据；

本发明实施方式与现有技术相比，主要区别及其效果在于：

带两级FPGA芯片的子板内包含一个非易失性存储器，该非易失性存储器与支持总线通信的第一级FPGA芯片相连接，第一级FPGA芯片与各第二级FPGA芯片相连接。在上电时，第一级FPGA芯片从与该第一级FPGA芯片相连接的非易失性存储器中读取自身的配置数据，完成配置和初始化，并在完成配置和初始化后，为各第二级FPGA芯片提供配置时序，将各第二级FPGA芯片的配置数据依次传输给相应的第二级FPGA芯片，供各第二级FPGA芯片完成配置和初始化。由于各第二级FPGA芯片的配置数据由第一级FPGA芯片在完成配置和初始化后依次传输给各第二级FPGA芯片，不需要为每个FPGA芯片单独配备一个非易失性存储器，而且不需要在子板上增加微处理器，因此低成本且方便地实现了对子板内所有FPGA芯片的配置管理。

进一步地，各第二级FPGA芯片的配置数据可以存储在子板内的非易失性存储器中，也可以存储在主控板内的非易失性存储器中，第一级FPGA芯片通过与主控板相连的总线，获取主控板内的非易失性存储器中存储的各第二级FPGA芯片的配置数据，使得本发明的实施方式灵活多变。

进一步地，各第二级FPGA芯片的配置数据存储在子板内的非易失性存储器中时，第一级FPGA芯片可以通过该非易失性存储器的读写和擦除，完成第二级FPGA芯片的配置数据的升级；各第二级FPGA芯片的配置数据存储在主控板内的非易失性存储器中时，第一级FPGA芯片可直接从主控板中接收各第二级FPGA芯片的升级后的配置数据，并将升级后的各第二级FPGA芯片的配置数据传输给相应的第二级FPGA芯片，实现第二级FPGA芯片的配置数据升级。由于可通过第一级FPGA芯片去对第二级FPGA芯片进行配置数据管理，实现了主控板对子板内所有FPGA的配置管理和数据升级，因此所有FPGA配置信息可以通过服务器进行网络远程更新，而不必去现场进行烧录或者拆芯片，方便了产品的后续维护。

进一步地，第一级FPGA芯片通过总线直接与主控板相连，或者，第一级FPGA芯片通过总线经背板与主控板相连，使得本发明不受限于子板与主控板的连接关系，具备广泛的应用场景。

附图说明

图1是根据现有技术中的大屏控制器各板子连接关系的示意图；

图2是根据本发明第一实施方式的大屏控制系统的结构示意图；

图3是根据本发明第二实施方式的带两级FPGA芯片的子板的结构示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

本发明第一实施方式涉及一种大屏控制系统。在本实施方式中，大屏控制系统包含CPU系统板(即主控板)和子板。CPU系统板(即主控板)通过总线直接与子板相连，如图2所示，总线可以是但不限于pciE或者网络总线。子板内有两种不同类型的FPGA芯片：支持总线通信的的第一级FPGA芯片(即图2中的FPGA0)和不支持总线通信的的第二级FPGA芯片(即图2中的FPGA1-FPGAn)，子板内还包含一个非易失性存储器(即图2中的非易失性存储器2)。主控板(即CPU系统板)以总线与FPGA0芯片相连，FPGA0芯片与非易失性存储器2相连，FPGA0芯片与所有FPGA1-FPGAn芯片相连。主控板内也包含一个非易失性存储器(即图2中的非易失性存储器1)，CPU系统与非易失性存储器1相连，CPU系统包括处理器CPU和其它相应的外围器件组成。

非易失性存储器1用于存储CPU的程序，非易失性存储器1可以为NAND FLASH、NOR FLASH或者SPI FLASH等；非易失性存储器2(通常为专用Flash)用于存储FPGA0芯片的配置数据。在本实施方式中，FPGA1-FPGAn芯片的配置数据与其它相应数据一起存储在非易失性存储器1中。

系统上电时，FPGA0芯片主动读取非易失性存储器2的配置数据到自身SRAM中，完成配置和初始化。第一级FPGA芯片在完成配置和初始化后，为各第二级FPGA芯片提供配置时序，将各第二级FPGA芯片的配置数据依次传输给相应的第二级FPGA芯片，各第二级FPGA芯片在从第一级FPGA芯片接收到自身的配置数据后，完成配置和初始化。

具体地说，由于FPGA1-FPGAn芯片没有直接与之相连的非易失性存储器，故只能工作在从模式下通过FPGA0芯片对其进行配置。待FPGA0芯片配置、初始化完成后，并且CPU处于正常工作以后，CPU系统可以读取非易失性存储器1内存储的FPGA1-FPGAn芯片的配置数据，通过总线传输给FPGA0芯片，FPGA0芯片给FPGA1-FPGAn芯片提供配置时序，逐个把配置数据载入到FPGA1-FPGAn芯片内的SRAM中，完成整个配置过程。

在本实施方式中，由于各第二级FPGA芯片的配置数据由第一级FPGA芯片在完成配置和初始化后依次传输给各第二级FPGA芯片，不需要为每个FPGA芯片单独配备一个非易失性存储器，而且不需要在子板上增加微处理器，因此低成本且方便地实现了对子板内所有FPGA芯片的配置管理。而且该方式可以给FPGA1-FPGAn芯片配置不同的工作状态，因此也不必要求FPGA1-FPGAn为同一型号的芯片。

值得一提的是，正常工作时，FPGA0芯片可以擦除和读写非易失性存储器2，因此需要对非易失性存储器2内存储的FPGA0芯片的配置数据进行升级维护时，CPU可以把新的FPGA0芯片的配置数据通过总线传输给FPGA0芯片，然后由FPGA0芯片写入非易失性存储器2，完成FPGA0芯片的配置数据的升级。在下一次上电时，FPGA0芯片即可重新加载升级后的配置数据。或者，可由主控板通过向FPGA0芯片发送一个指令，指示FPGA0芯片立即加载升级后的配置数据。

而非易失性存储器1内存储的FPGA1-FPGAn芯片的配置数据更新，只需要把该程序与CPU的应用程序打包在一起，通过网络升级程序即可更新非易失性存储器1内部的FPGA1-FPGAn芯片的配置数据。因此，FPGA0芯片可以直接通过总线，从主控板中接收FPGA1-FPGAn芯片的升级后的配置数据，并将升级后的FPGA1-FPGAn芯片的配置数据传输给相应FPGA芯片，实现各第二级FPGA芯片的配置数据的升级。当然，本领域技术人员可以理解，FPGA0芯片在将升级后的FPGA1-FPGAn芯片的配置数据传输给相应FPGA芯片之前，还需要清空FPGA1-FPGAn芯片内SRAM中已加载的配置数据，在清空SRAM中已加载的配置数据后，重新为各第二级FPGA芯片提供配置时序，将各第二级FPGA芯片升级后的配置数据传输给相应的第二级FPGA芯片，使得各第二级FPGA芯片能加载新的配置数据。

由于可通过第一级FPGA芯片去对第二级FPGA芯片进行配置数据管理，实现了主控板对子板内所有FPGA的配置管理和数据升级，因此所有FPGA配置信息可以通过服务器进行网络远程更新，而不必去现场进行烧录或者拆芯片，方便了产品的后续维护。

此外，可以理解，在本实施方式中，第一级FPGA芯片只有一个，即FPGA0芯片，但在实际应用中，第一级FPGA芯片也可以有多个，为每个第一级FPGA芯片单独配置有一个非易失性存储器。将其中任意一个第一级FPGA芯片作为本实施方式中的FPGA0芯片，连接FPGA1-FPGAn芯片。

另外，大屏控制系统也可以包含背板，第一级FPGA芯片通过总线经背板与主控板相连。本领域技术人员可以理解，背板只是数据的传输通道，因此，第一级FPGA芯片通过总线经背板与主控板相连时，两级FPGA芯片的连接关系与上述方式雷同，在此不再赘述。由于第一级FPGA芯片既可以通过总线直接与主控板相连，也可以通过总线经背板与主控板相连，使得本发明不受限于子板与主控板的连接关系，具备广泛的应用场景。

本发明第二实施方式涉及一种带两级FPGA芯片的子板。第二实施方式与第一实施方式基本相同，区别主要在于：

在第一实施方式中，各第二级FPGA芯片的配置数据存储在主控板内的非易失性存储器(即非易失性存储器1)中；而在本实施方式中，各第二级FPGA芯片的配置数据存储在子板内的非易失性存储器(即非易失性存储器2)中。第一级FPGA芯片在完成配置和初始化后，从非易失性存储器2中读取各第二级FPGA芯片的配置数据。

具体地说，非易失性存储器2内同时存储着FPGA0芯片和FPGA1-FPGAn芯片的配置数据。系统上电时，FPGA0芯片可以主动读取非易失性存储器2内存储的FPGA0芯片的配置数据到片内SRAM，完成配置和初始化过程。待FPGA0配置完成后，可以读取非易失性存储器2内FPGA1-FPGAn芯片的配置数据，并产生配置时序依次完成对FPGA1-FPGAn芯片的配置。该方式同样可以给FPGA1-FPGAn芯片配置不同的工作状态，因此也不必要求FPGA1-FPGAn为同一型号的芯片。

正常工作时，FPGA0芯片可以擦除和读写非易失性存储器2，CPU可以把新的配置数据通过总线传输给FPGA0芯片，然后由FPGA0芯片写入非易失性存储器2完成对非易失性存储器2内存储的任一FPGA配置数据的更新。类似地，如果是对FPGA0芯片的配置数据进行更新，那么在FPGA0芯片的配置数据的更新结束后，可由主控板向FPGA0芯片发送一个指令，指示FPGA0芯片加载升级后的配置数据；如果是对FPGA1-FPGAn芯片的配置数据进行更新，那么在配置数据的更新结束后，可由主控板向FPGA0芯片发送一个指令，指示FPGA0芯片清空FPGA1-FPGAn芯片内SRAM中已加载的配置数据，在清空SRAM中已加载的配置数据后，重新为各第二级FPGA芯片提供配置时序，将各第二级FPGA芯片升级后的配置数据传输给相应的第二级FPGA芯片，使得各第二级FPGA芯片能加载新的配置数据。当然，在完成一FPGA配置数据的更新后，主控板也可以不向FPGA0芯片发送指令，在下一次上电时，FPGA芯片即可重新加载升级后的配置数据。

由于各第二级FPGA芯片的配置数据可以存储在子板内的非易失性存储器中，也可以存储在主控板内的非易失性存储器中，第一级FPGA芯片通过与主控板相连的总线，获取主控板内的非易失性存储器中存储的各第二级FPGA芯片的配置数据，使得本发明的实施方式灵活多变。

另外，与第一实施方式类似，第一级FPGA芯片既可以通过总线直接与主控板相连，也可以通过总线经背板与主控板相连。而在本实施方式中，第一级FPGA芯片通过总线经背板与主控板相连，如图3所示。

本发明第三实施方式涉及一种大屏控制系统，包含背板、主控板和第二实施方式中的带两级FPGA芯片的子板，以及背板和主控板。其中，第一级FPGA芯片通过总线经背板与主控板相连。

本发明第四实施方式涉及一种大屏控制系统，包含主控板和第二实施方式中的带两级FPGA芯片的子板。其中，第一级FPGA芯片通过总线直接与主控板相连。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims

1.一种带两级FPGA芯片的子板，其特征在于，包含：

非易失性存储器、支持总线通信的第一级现场可编程门阵列FPGA芯片、至少一个不支持总线通信的第二级FPGA芯片；所述非易失性存储器与所述第一级FPGA芯片相连接，所述第一级FPGA芯片与各所述第二级FPGA芯片相连接；

所述非易失性存储器用于存储所述第一级FPGA芯片的配置数据；

所述第一级FPGA芯片用于在上电时，从所述非易失性存储器中读取自身的配置数据，完成配置和初始化，并在完成配置和初始化后，为各所述第二级FPGA芯片提供配置时序，将各所述第二级FPGA芯片的配置数据依次传输给相应的第二级FPGA芯片；

各所述第二级FPGA芯片用于在从所述第一级FPGA芯片接收到自身的配置数据后，完成配置和初始化。

2.根据权利要求1所述的带两级FPGA芯片的子板，其特征在于，各所述第二级FPGA芯片的配置数据存储在所述非易失性存储器中；

所述第一级FPGA芯片在需将各所述第二级FPGA芯片的配置数据依次传输给相应的第二级FPGA芯片时，从所述非易失性存储器中读取各所述第二级FPGA芯片的配置数据。

3.根据权利要求2所述的带两级FPGA芯片的子板，其特征在于，所述第一级FPGA芯片还用于对所述非易失性存储器中存储的各所述第二级FPGA芯片的配置数据进行升级。

4.根据权利要求1所述的带两级FPGA芯片的子板，其特征在于，所述第一级FPGA芯片还用于对所述子板内的非易失性存储器中存储的所述第一级FPGA芯片的配置数据进行升级。

5.一种大屏控制系统，其特征在于，包含背板、主控板和权利要求1至4中任一项所述的带两级FPGA芯片的子板；

所述第一级FPGA芯片通过总线经所述背板与所述主控板相连。

6.一种大屏控制系统，其特征在于，包含主控板和权利要求1至4中任一项所述的带两级FPGA芯片的子板；

所述第一级FPGA芯片通过总线直接与所述主控板相连。

7.一种大屏控制系统，包含带两级FPGA芯片的子板和主控板，其特征在于，所述主控板包含用于存储配置数据的第一非易失性存储器；

所述带两级FPGA芯片的子板包含：第二非易失性存储器、支持总线通信的第一级现场可编程门阵列FPGA芯片、至少一个不支持总线通信的第二级FPGA芯片；所述第二非易失性存储器与所述第一级FPGA芯片相连接，所述第一级FPGA芯片与各所述第二级FPGA芯片相连接；

所述第二非易失性存储器用于存储所述第一级FPGA芯片的配置数据；

所述第一非易失性存储器中存储的配置数据为各所述第二级FPGA芯片的配置数据；

所述第一级FPGA芯片用于在上电时，从所述第二非易失性存储器中读取自身的配置数据，完成配置和初始化，并在完成配置和初始化后，为各所述第二级FPGA芯片提供配置时序，将各所述第二级FPGA芯片的配置数据依次传输给相应的第二级FPGA芯片，其中，所述第一级FPGA芯片通过与所述主控板相连的总线，获取所述第一非易失性存储器中存储的各所述第二级FPGA芯片的配置数据；

8.根据权利要求7所述的大屏控制系统，其特征在于，所述第一级FPGA芯片还用于从所述主控板中接收各所述第二级FPGA芯片升级后的配置数据，并将升级后的各所述第二级FPGA芯片的配置数据传输给相应的第二级FPGA芯片。

9.根据权利要求7所述的大屏控制系统，其特征在于，所述第一级FPGA芯片还用于对所述第二非易失性存储器中存储的所述第一级FPGA芯片的配置数据进行升级。

10.根据权利要求7至9中任一项所述的大屏控制系统，其特征在于，所述第一级FPGA芯片通过总线直接与所述主控板相连。

11.根据权利要求7至9中任一项所述的大屏控制系统，其特征在于，所述大屏控制系统还包含背板；

所述第一级FPGA芯片通过总线经所述背板与所述主控板相连。