CN104699575A - Fpga芯片和fpga系统 - Google Patents

Abstract

本发明公开了一种FPGA芯片和FPGA系统，属于电器元件领域，通过讲旁路控制电路集成于一个FPGA芯片中，并与其他FPGA从片连接，从而能够更简单、快捷地进行FPGA系统布局的调整，也节省了FPGA芯片的引脚的使用量。一种FPGA芯片，其特征在于，在所述FPGA芯片中设置有旁路控制器以及与所述旁路控制器相连接的旁路控制电路；在设置有所述FPGA芯片的FPGA系统中，所述旁路控制电路连接于多个数字信号处理器；所述旁路控制电路，用于根据所述旁路控制器所下发的旁路指令，对所述多个数字信号处理器进行数据旁路。

Description

FPGA芯片和FPGA系统

技术领域

本发明涉及电器元件领域，尤其涉及一种FPGA芯片和FPGA系统。

背景技术

随着电子技术的发展，用户对于产品的硬件的性能要求越来越高，在产品的研发过程中对于硬件的调试也越来越复杂。

在现有技术中，对于产品研发是通过FPGA（现场可编程门阵列，Field－Programmable Gate Array）系统实现的，在FPGA系统中包含多个FPGA芯片，其中可以将一个FPGA芯片作为FPGA主片，其他的FPGA芯片作为FPGA从片。在FPGA芯片内会集成有多种元器件，例如数据选择器与其连接的DSP（数字信号处理器，Digital SignalProcessor），在FPGA系统的多个FPGA芯片中，DSP以一定的位置和顺序设置并级连。

但是，为了实现基于JTAG（联合测试行动小组，Joint Test ActionGroup）总线的FPGA系统的调试，除了各FPGA芯片之间通过DSP的级连之外，还需要将设置于一个FPGA芯片中的旁路控制器分别连接到每个FPGA芯片中，这样一来，则需要占用较多FPGA芯片的引脚，提高了FPGA系统连线的复杂度。另外，如果增减FPGA芯片，则需要重新布局整个FPGA系统调整FPGA芯片之间的级连关系，操作复杂。

发明内容

本发明的实施例提供一种FPGA芯片和FPGA系统，降低了FPGA系统连线的复杂度。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，本发明公开了一种FPGA芯片，

本发明实施例提供的一种FPGA芯片和FPGA系统，在所述FPGA芯片中设置有旁路控制器以及与所述旁路控制器相连接的旁路控制电路；

在设置有所述FPGA芯片的FPGA系统中，所述旁路控制电路连接于多个DSP；

所述旁路控制电路，用于根据所述旁路控制器所下发的旁路指令，对所述多个DSP进行数据旁路。

结合本发明的第一方面，在本发明第一方面的第一种可能的实现方式中，所述旁路控制电路包括多个数据选择器，所述多个数据选择器依次级连；

每个数据选择器对应连接一个DSP；

所述每个数据选择器，用于根据所述旁路控制器所下发的旁路指令，对所述每个数据选择器所对应的DSP进行数据旁路。

结合本发明第一方面的第一种可能的实现方式，在本发明第一方面的第二种可能的实现方式中，所述数据选择器，设置有第一输入端、第二输入端、数据选择端和输出端，所述数据选择器通过所述第一输入端和所述输出端进行级连；

所述第一输入端，连接所述数据选择器所对应的DSP的输入端口，用于接收输入所述数据选择器所对应的DSP的调试数据；

所述第二输入端，连接所述数据选择器所对应的DSP的输出端口，用于接收所述数据选择器所对应的DSP所输出的调试结果；

所述数据选择端，与所述旁路控制器连接，用于接收所述旁路控制器所输出的旁路指令；

所述输出端，用于根据所述数据选择端所接收到的旁路指令，选择输出所述第一输入端接收到的调试数据或所述第二输入端接收到的调试结果。

结合本发明第一方面的第二种可能的实现方式，在本发明第一方面的第三种可能的实现方式中，在所述多个数据选择器中，最上级的数据选择器的第一输入端和最下级的数据选择器的输出端还连接所述FPGA系统外的主控CPU。

第二方面，本发明公开了一种FPGA系统，包括若干FPGA芯片，在所述FPGA芯片中设置有DSP；

在所述若干FPGA芯片中，包括一个FPGA主片和多个FPGA从片；

在所述FPGA主片中设置有旁路控制器以及与所述旁路控制器相连接的旁路控制电路；

所述旁路控制电路连接于所述多个FPGA从片中的DSP；

所述旁路控制电路，用于根据所述旁路控制器所下发的旁路指令，对所述多个FPGA从片中的DSP进行数据旁路。

结合本发明的第二方面，在本发明第二方面的第一种可能的实现方式中，所述旁路控制电路包括多个数据选择器，所述多个数据选择器依次级连；

每个数据选择器对应连接一个DSP；

所述每个数据选择器，用于根据所述旁路控制器所下发的旁路指令，对所述每个数据选择器所对应的DSP进行数据旁路。

结合本发明第二方面的第一种可能的实现方式，在本发明第二方面的第二种可能的实现方式中，所述数据选择器，设置有第一输入端、第二输入端、数据选择端和输出端，所述数据选择器通过所述第一输入端和所述输出端进行级连；

所述第一输入端，连接所述数据选择器所对应的DSP的输入端口，用于接收输入所述数据选择器所对应的DSP的调试数据；

所述第二输入端，连接所述数据选择器所对应的DSP的输出端口，用于接收所述数据选择器所对应的DSP所输出的调试结果；

所述数据选择端，与所述旁路控制器连接，用于接收所述旁路控制器所输出的旁路指令；

所述输出端，用于根据所述数据选择端所接收到的旁路指令，选择输出所述第一输入端接收到的调试数据或所述第二输入端接收到的调试结果。

结合本发明第二方面的第二种可能的实现方式，在本发明第二方面的第三种可能的实现方式中，在所述多个数据选择器中，最上级的数据选择器的第一输入端和最下级的数据选择器的输出端还连接所述FPGA系统外的主控CPU。

本发明提供了一种FPGA芯片和FPGA系统，将所述旁路控制器和与该旁路控制器相连接的旁路控制电路集成到一个FPGA芯片中，旁路控制电路连接FPGA系统中的多个DSP，从而实现旁路控制电路根据旁路控制器的旁路指令，对多个DSP进行数据旁路，这样一来，无需将旁路控制器连接到每个FPGA系统中的DSP，从而节省了FPGA芯片的引脚，并且在调整FPGA系统中的芯片间的级连关系时，只需要对设置有旁路控制器和旁路控制电路的FPGA芯片进行调整便可以实现，操作简单。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明所述的FPGA芯片的结构示意图；

图2为本发明所述的设置有FPGA芯片的FPGA系统的结构示意图；

图3为基于图2增加FPGA从片后的FPGA系统的结构示意图；

图4为基于图2调整FPGA从片的逻辑顺序后的FPGA系统的结构示意图；

图5为本发明所述的FPGA系统的结构示意图，其中具体示出了旁路控制电路的结构；

图6为基于图5增加FPGA从片后的FPGA系统的结构示意图。

具体实施方式

下面结合附图对本发明实施例FPGA芯片和FPGA系统进行详细描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

一种FPGA芯片10，如图1所示，在该FPGA芯片10中设置有旁路控制器101以及与该旁路控制器101相连接的旁路控制电路102；

在设置有FPGA芯片10的FPGA系统中，旁路控制电路102连接于多个DSP，其中，每个DSP集成于其所属的FPGA芯片中；

旁路控制电路102，用于根据旁路控制器102所下发的旁路指令，对多个DSP进行数据旁路。

在一个FPGA系统中，FPGA芯片10，用于与下发调试数据的主控CPU（图中未示出）相连接，并通过该FPGA芯片10中所设置的旁路控制器101，向控制旁路控制电路102下发旁路指令；根据旁路指令，旁路控制电路102使调试数据跳过无需调试的FPGA芯片，使需要进行调试的FPGA芯片接收该调试数据；在根据调试数据运行后，将调试结果返回给主控CPU，以将调试结果发送至上位机进行显示。需要说明的是，该主控CPU，可以是设置于FPGA系统外的CPU，或设置于该FPGA芯片10内的DSP等，在此不做限制。当该主控CPU为设置FPGA系统外的CPU时，通过JTAG总线与FPGA芯片10相连接，但是进行调试时，不仅限于通过JTAG总线连接，也可以通过其他类似的调试总线连接。对于FPGA系统的调试方法，与现有技术中的调试方法一致，在此不再进行展开描述。

在设置有多个FPGA芯片的FPGA系统中，会将包含旁路控制器和旁路控制电路的FPGA芯片作为FPGA系统的FPGA主片（如图1中的FPGA芯片10），并将其他的FPGA芯片作为FPGA从片，例如，如图2所示，在FPGA系统1中，设置有一个作为FPGA主片10的FPGA芯片，和四个作为FPGA从片11A、11B、11C、11D的FPGA芯片。对于FPGA系统1而言，FPGA芯片（包括FPGA主片10和FPGA从片11A、11B、11C、11D）之间的级连是存在顺序关系的，例如在图2所示的FPGA系统中，FPGA主片10与FPGA系统外的主控CPU（图中未示出）连接，FPGA从片11A、11B、11C、11D分别连接到FPGA主片10的旁路控制电路102上，旁路控制电路102与旁路控制器101相连接。这里所指的级连关系，实际上指各FPGA从片的DSP之间的级连，是通过将DSP的输入、输出端会连接到FPGA芯片的两个端口上，再通过各FPGA芯片之间的端口实现的连接到旁路控制电路102，而FPGA主片10的DSP直接连接到旁路控制电路102上。从逻辑顺序上来看，上述的五个FPGA芯片，可以按照FPGA主片10、FPGA从片11A、FPGA从片11B、FPGA从片11C、FPGA从片11D的顺序，分别将其中的DSP标记为DSP0、DSP1、DSP2、DSP3和DSP4。另外，需要说明的是，除了上面所描述的FPGA芯片外，在FPGA系统1中还可以设置有其他的芯片或电子器件，例如可以设置与FPGA主片10之间没有连接关系的其他FPGA芯片，在此不进行一一赘述，并且FPGA从片的数量也不仅限于四个，也可能是更多或更少。

在如图2所示的FPGA系统1中，当需要增加FPGA从片的数量，例如，从逻辑顺序上在FPGA从片11B和FPGA从片11C之间增加一个FPGA从片时，如图3所示，则只需要将需要增加的FPGA从片11E设置在FPGA系统1中，将FPGA主片11A拆开，在旁路控制电路102中增加数据选择器件，将旁路控制器101与该数据选择器件进行连接，再将FPGA从片11E中的输入端和输出端连接到旁路控制电路102的DSP2和DSP3之间，即FPGA从片11B和FPGA从片11C之间，此处，可以看出，通过DSP0-5的逻辑顺序可以看出，加入FPGA从片11E后，其所对应的逻辑顺序在原DSP2和原DSP3之间，这样一来，FPGA从片所对应的逻辑顺序也便发生了变化。设置FPGA从片11E之后，再将FPGA主片10封装，便可以完成FPGA芯片的增加。另外，当需要减少FPGA系统1中的FPGA芯片，例如将如图3所示的FPGA系统1中的FPGA从片11E拆除，以恢复成如图2所示的FPGA系统1时，则需要将FPGA主片10拆开，断开FPGA从片11E与数据选择电路102之间的连接，并将数据选择电路102中与FPGA从片11E对应的数据选择器件拆除，之后重新封装该FPGA主片10，完成FPGA系统1中的FPGA从片的减少。

当需要调整FPGA芯片的级连顺序时，即对如图2所示的FPGA系统1中FPGA从片的逻辑顺序进行调整，例如在逻辑顺序上将DSP1和DSP3进行调换，则只需要将FPGA主片10拆开，并在其旁路控制电路102中调换FPGA从片11A和FPGA从片11C的连接顺序，之后再进行重新的封装便可以完成FPGA从片之间逻辑顺序的调整，这样一来，无需调整FPGA从片的布局，只通过调整FPGA主片10中的连接顺序便可以完成FPGA从片之间逻辑顺序的调整，调整后的FPGA系统1如图4所示。

在此，需要说明的是，旁路控制电路102中所设置的数据选择器件为通过一个数据选择端选择多个输入端的输入中的一个向输出端进行输出的元器件，例如可以为三态门、数据选择器等，也可以由多个器件组合形成。

具体而言，旁路控制电路102包括多个数据选择器，所述多个数据选择器依次级连，该数据选择器的数量与需要进行数据旁路的FPGA芯片的数量相同；

每个数据选择器对应连接一个DSP，该DSP分别设置于多个FPGA芯片中；

每个数据选择器，用于根据旁路控制器所下发的旁路指令，对每个数据选择器所对应的DSP进行数据旁路。

以图1所示的FPGA系统1为例，在FPGA从片11A、FPGA从片11B、FPGA从片11C、FPGA从片11D中，依次设置有DSP1、DSP2、DSP3和DSP4，各DSP1、DSP2、DSP3和DSP4的输入、输出端分别连接到其所属的FPGA芯片的输入、输出端，再通过FPGA芯片的输入输出端口连接到FPGA主片10中的旁路控制电路102上。因为FPGA主片10的DSP已经位于FPGA主片10中，所以可以直接连接到旁路控制电路102上。

进一步地，如图5所示，该数据选择器102，设置有第一输入端A、第二输入端B、数据选择端EN和输出端OUT，该数据选择器102通过第一输入端A和输出端OUT进行级连；

该第一输入端A，连接该数据选择器102所对应的DSP的输入端口，用于接收输入该数据选择器102所对应的DSP的调试数据；

该第二输入端B，连接该数据选择器102所对应的DSP的输出端口，用于接收数据选择器102所对应的DSP所输出的调试结果；

该数据选择端EN，与旁路控制器101连接，用于接收该旁路控制器101所输出的旁路指令；

该输出端OUT，用于根据数据选择端EN所接收到的旁路指令，选择输出第一输入端A接收到的调试数据或第二输入端B接收到的调试结果。

通过这样的设置，在需要进行FPGA系统的调试时，通过上位机对旁路控制器101进行设置，从而使其可以在调试的过程中，向需要进行数据旁路的数据选择器下发旁路指令。当主控CPU向FPGA系统发送调试数据时，多个数据选择器12已经完成设置，此时，根据旁路指令，数据选择器12将会选择其两个输入端中的一个进行输出。例如，当FPGA主片10的数据选择器12X设置为不进行数据旁路，即选择输出与FPGA主片10的DSP的输出端相连接的第二输入端B的调试结果，而其他的数据选择器12A、12B、12C、12D设置为进行数据旁路。在FPGA主片10接收到调试数据时，直接输入到FPGA主片10的DSP中，在根据调试数据的地址位确定该调试数据的目的地址是该DSP，则FPGA主片10的DSP接收该调试数据并进行调试。调试完成后，从输出端将调试结果输出后，与FPGA主片10的DSP相对应的数据选择器12X选择输出第二输入端B的调试结果。此时因为其他的数据选择器12A、12B、12C、12D设置为进行数据旁路，则当调试结果到达时，则不输入到各FPGA从片的DSP中，而直接传输回主控CPU，以使上位机进行调试数据的显示等。

当需要在如图5所示的FPGA系统1中的增加FPGA从片，例如在逻辑顺序上，在FPGA从片11B和FPGA从片11C之间增加FPGA从片时。如图6所示，先将FPGA从片11E设置于FPGA系统1中，然后拆开FPGA主片10，并断开与FPGA从片11B相对应的数据选择器12B的输出端OUT以及FPGA从片11C相对应的数据选择器12C的第一输入端A之间的连接；增加一个数据选择器12E，并将数据选择器12E的第一输入端A连接到数据选择器12B的输出端OUT，将数据选择器12E的输出端OUT连接到数据选择器12C的第一输入端A上；最后将FPGA从片11E的输入端连接到FPGA从片11B的第二输入端B，将FPGA从片11E的输出端连接到FPGA从片11C的第一输入端A，并将旁路控制器101的一个引脚与数据选择器12E的数据选择端EN连接，再将FPGA主片10进行封装，完成FPGA系统1布局的调整，此处，可以看出，通过DSP0-5的逻辑顺序可以看出，加入FPGA从片11E后，其所对应的逻辑顺序在原DSP2和原DSP3之间，这样一来，FPGA从片所对应的逻辑顺序也便发生了变化。在进行FPGA系统1的FPGA从片的减少、以及FPGA芯片的布局等的调整也是按照相近似的方式进行，在此不再一一赘述。

在本发明提供的一种FPGA芯片中，将所述旁路控制器和与该旁路控制器相连接的旁路控制电路集成到一个FPGA芯片中，旁路控制电路连接FPGA系统中的多个DSP，从而实现旁路控制电路根据旁路控制器的旁路指令，对多个DSP进行数据旁路，这样一来，无需将旁路控制器连接到每个FPGA系统中的DSP，从而节省了FPGA芯片的引脚，也节省了旁路控制器连接到各FPGA从片时的片间走线资源，并且在调整FPGA系统中的芯片间的级连关系时，只需要对设置有旁路控制器和旁路控制电路的FPGA芯片进行调整便可以实现，操作简单。

进一步地，在多个数据选择器中，最上级的数据选择器的第一输入端和最下级的数据选择器的输出端还连接FPGA系统外的主控CPU，从而保证FPGA系统和上位机之间的通信，方便在上位机显示。

相对于一种FPGA芯片，本发明还公开了一种FPGA系统1，如图2所示，包括若干FPGA芯片，在该FPGA芯片中设置有DSP；

在若干FPGA芯片中，包括一个FPGA主片10和多个FPGA从片11A、11B、11C、11D，当然，FPGA芯片的数量不限于五个，FPGA从片的数量也不限于四个，这里只是示例性的进行说明；

在FPGA主片10中设置有旁路控制器101以及与旁路控制器101相连接的旁路控制电路102；

旁路控制电路102连接于多个FPGA从片11A、11B、11C、11D中的DSP；

旁路控制电路102，用于根据旁路控制器101所下发的旁路指令，对多个FPGA从片11A、11B、11C、11D中的DSP进行数据旁路。

进一步地，如图5所示，旁路控制电路102包括多个数据选择器，该多个数据选择器依次级连；

每个数据选择器对应连接一个DSP；

每个数据选择器，用于根据旁路控制器101所下发的旁路指令，对每个数据选择器所对应的DSP进行数据旁路。

进一步地，数据选择器，设置有第一输入端A、第二输入端B、数据选择端EN和输出端OUT，该数据选择器通过第一输入端A和输出端OUT进行级连；

第一输入端A，连接数据选择器所对应的DSP的输入端，用于接收输入数据选择器所对应的DSP的调试数据；

第二输入端B，连接数据选择器所对应的DSP的输出端，用于接收数据选择器所对应的DSP所输出的调试结果；

数据选择端EN，与旁路控制器101连接，用于接收旁路控制器101所输出的旁路指令；

输出端OUT，用于根据数据选择端EN所接收到的旁路指令，选择输出第一输入端A接收到的调试数据或第二输入端B接收到的调试结果。

进一步地，在多个数据选择器中，最上级的数据选择器12X的第一输入端A和最下级的数据选择器12D的输出端OUT还连接FPGA系统1外的主控CPU（未图示），如图5、6所示，通过调试数据输入端TDI和调试数据输出端TDO与FPGA系统1外的主控CPU连接。

在本发明提供的一种FPGA系统中，将所述旁路控制器和与该旁路控制器相连接的旁路控制电路集成到一个FPGA芯片中，旁路控制电路连接FPGA系统中的多个DSP，从而实现旁路控制电路根据旁路控制器的旁路指令，对多个DSP进行数据旁路，这样一来，无需将旁路控制器连接到每个FPGA系统中的DSP，从而节省了FPGA芯片的引脚，也节省了旁路控制器连接到各FPGA从片时的片间走线资源，并且在调整FPGA系统中的芯片间的级连关系时，只需要对设置有旁路控制器和旁路控制电路的FPGA芯片进行调整便可以实现，操作简单。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (8)

1.一种FPGA芯片，其特征在于，在所述FPGA芯片中设置有旁路控制器以及与所述旁路控制器相连接的旁路控制电路；

在设置有所述FPGA芯片的FPGA系统中，所述旁路控制电路连接于多个数字信号处理器；

所述旁路控制电路，用于根据所述旁路控制器所下发的旁路指令，对所述多个数字信号处理器进行数据旁路。

2.根据权利要求1所述的FPGA芯片，其特征在于，

所述旁路控制电路包括多个数据选择器，所述多个数据选择器依次级连；

每个数据选择器对应连接一个数字信号处理器；

所述每个数据选择器，用于根据所述旁路控制器所下发的旁路指令，对所述每个数据选择器所对应的数字信号处理器进行数据旁路。

3.根据权利要求2所述的FPGA芯片，其特征在于，

所述数据选择器，设置有第一输入端、第二输入端、数据选择端和输出端，所述数据选择器通过所述第一输入端和所述输出端进行级连；

所述第一输入端，连接所述数据选择器所对应的数字信号处理器的输入端，用于接收输入所述数据选择器所对应的数字信号处理器的调试数据；

所述第二输入端，连接所述数据选择器所对应的数字信号处理器的输出端，用于接收所述数据选择器所对应的数字信号处理器所输出的调试结果；

所述数据选择端，与所述旁路控制器连接，用于接收所述旁路控制器所输出的旁路指令；

所述输出端，用于根据所述数据选择端所接收到的旁路指令，选择输出所述第一输入端接收到的调试数据或所述第二输入端接收到的调试结果。

4.根据权利要求3所述的FPGA芯片，其特征在于，

在所述多个数据选择器中，最上级的数据选择器的第一输入端和最下级的数据选择器的输出端还连接所述FPGA系统外的主控CPU。

5.一种FPGA系统，包括若干FPGA芯片，在所述FPGA芯片中设置有数字信号处理器；

在所述若干FPGA芯片中，包括一个FPGA主片和多个FPGA从片，其特征在于，

在所述FPGA主片中设置有旁路控制器以及与所述旁路控制器相连接的旁路控制电路；

所述旁路控制电路连接于所述多个FPGA从片中的数字信号处理器；

所述旁路控制电路，用于根据所述旁路控制器所下发的旁路指令，对所述多个FPGA从片中的数字信号处理器进行数据旁路。

6.根据权利要求5所述的FPGA系统，其特征在于，

所述旁路控制电路包括多个数据选择器，所述多个数据选择器依次级连；

每个数据选择器对应连接一个数字信号处理器；

所述每个数据选择器，用于根据所述旁路控制器所下发的旁路指令，对所述每个数据选择器所对应的数字信号处理器进行数据旁路。

7.根据权利要求6所述的FPGA系统，其特征在于，

所述数据选择器，设置有第一输入端、第二输入端、数据选择端和输出端，所述数据选择器通过所述第一输入端和所述输出端进行级连；

所述第一输入端，连接所述数据选择器所对应的数字信号处理器的输入端，用于接收输入所述数据选择器所对应的数字信号处理器的调试数据；

所述第二输入端，连接所述数据选择器所对应的数字信号处理器的输出端，用于接收所述数据选择器所对应的数字信号处理器所输出的调试结果；

所述数据选择端，与所述旁路控制器连接，用于接收所述旁路控制器所输出的旁路指令；

所述输出端，用于根据所述数据选择端所接收到的旁路指令，选择输出所述第一输入端接收到的调试数据或所述第二输入端接收到的调试结果。

8.根据权利要求3所述的FPGA系统，其特征在于，

在所述多个数据选择器中，最上级的数据选择器的第一输入端和最下级的数据选择器的输出端还连接所述FPGA系统外的主控CPU。