CN102301363A - 数据处理节点、系统及方法 - Google Patents
数据处理节点、系统及方法 Download PDFInfo
- Publication number
- CN102301363A CN102301363A CN2011800009706A CN201180000970A CN102301363A CN 102301363 A CN102301363 A CN 102301363A CN 2011800009706 A CN2011800009706 A CN 2011800009706A CN 201180000970 A CN201180000970 A CN 201180000970A CN 102301363 A CN102301363 A CN 102301363A
- Authority
- CN
- China
- Prior art keywords
- data processing
- cpu
- interconnect interface
- interconnection plate
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
Abstract
本发明实施例公开了一种数据处理节点、系统及方法，涉及计算机领域，可以实现计算机系统的灵活扩展。所述数据处理节点，包括多个处理器CPU，每个CPU包括多个互连接口，所述CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，本发明应用于计算机领域。
Description
技术领域
本发明涉及计算机系统，尤其涉及一种数据处理节点、系统及方法。
背景技术
数据处理节点可以包括多个CPU，在存在多个数据处理节点且节点中包含多个CPU的系统中，不同节点之间的CPU如何进行相互访问是一个核心技术，即CPU之间的互连为该系统的核心技术。目前数据处理节点之间可以采用全互连的方式实现CPU之间的互连，还可以通过互连模块的形式实现CPU之间的互连。
如图1(a)所示，在采用全互连方式实现CPU之间的互连时，系统中任意两节点之间都需要通过高速互连接口直接连接，且节点内部必须集成有控制功能模块，该控制功能模块具有节点控制器(Node Controller，NC)的功能。如图1(b)所示，在通过互连模块的形式实现CPU之间的互连时，系统中各节点之间通过互连模块进行连接，其节点内部包括多个相互连接的CPU和NC。
在实现本发明实施例的过程中，发明人发现，现有技术至少存在以下问题：
在采用如图1(a)所示的全互连方式实现CPU之间的互连时，由于需要在节点内集成控制功能模块，导致每个节点的成本较高，且由于受到高速互连接口数量的限制，系统的可扩展性较差，灵活性低；
在通过如图1(b)所示的互连模块的形式实现CPU之间的互连时，虽然可实现系统的扩展，但是系统中节点间的访问需要经过互连模块进行选择互连，导致节点间的访问延迟较大，进而影响系统的运行效率。
发明内容
本发明实施例提供一种数据处理节点、系统及方法，以实现计算机系统的灵活扩展。
为达到上述目的，本发明实施例采用如下技术方案：
一种数据处理节点，包括多个CPU，每个CPU包括多个互连接口，所述CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接。
一种数据处理系统，包括至少两个上述的数据处理节点，所述至少两个数据处理节点之间通过其互连板上的对外互连接口实现所述至少两个数据处理节点间的互连。
一种数据处理方法，用于数据处理系统，所述数据处理系统包括多个数据处理节点，所述数据处理节点包括多个处理器CPU，多个CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所述互连板为现场可编程门阵列FPGA互连板，所述FPGA互连板包括与所述预留的互连接口对应的FPGA芯片，每个FPGA芯片至少提供一个对内互连接口和一个对外互连接口，所述数据处理方法，包括：
所述FPGA芯片通过所述对内互连接口接收CPU发送的数据包，将所述数据包转换为高速传输信号，将所述高速传输信号发送给与所述数据处理节点连接的其他数据处理节点；
所述FPGA芯片通过所述对外互连接口接收其他数据处理节点发送的高速传输信号，将所述高速传输信号转换为CPU能够处理的数据包，将所述数据包发送给CPU。
一种数据处理的方法，应用在数据处理系统中，所述数据处理节点包括多个处理器CPU，多个CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所述互连板为节点控制NC芯片，所述NC芯片包括与所述预留的互连接口一一对应的对内互连接口以及与所述其他数据处理节点的NC芯片的对外互连接口相连接的对外互连接口，所述数据处理方法，包括：
所述NC芯片将CPU发送的数据包路由至其相应的CPU。
本发明实施例提供的数据处理节点，包括CPU模块和互连板两部分，由于CPU模块是通过CPU之间全互连形成的，所以CPU模块可以单独作为一个节点使用，此外，由于CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所以CPU模块也可以与互连板配合扩展至多节点系统使用。不管是作为独立的节点还是扩展为多节点系统，节点内每个CPU通过全互连实现了节点内CPU之间的互连，不同节点的CPU通过所述互连板实现不同节点的CPU之间的互连，提高了小型机系统的扩展性。
附图说明
图1(a)为现有技术中全互连方式的系统架构图；
图1(b)为现有技术中通过互连模块形式连接的系统架构；
图2为本发明实施例提供过的数据处理节点架构示意图；
图3(a)为本发明又一实施例提供过的数据处理节点架构示意图；
图3(b)为图3(a)提供的数据处理节点中FPGA芯片的结构示意图；
图4(a)为本发明实施例提供过的2P节点中CPU互连架构示意图；
图4(b)为本发明实施例提供的2P节点架构示意图；
图5(a)为本发明实施例提供过的4P节点中CPU互连架构示意图；
图5(b)为本发明实施例提供的4P节点架构示意图；
图6为本发明再一实施例提供过的数据处理节点架构示意图；
图7为本发明实施例提供的8P系统架构示意图；
图8为本发明实施例提供的数据处理方法的流程图。
具体实施方式
为了实现计算机系统的灵活扩展，本发明实施例提供一种数据处理节点。
如图2所示，本发明实施例提供的数据处理节点，包括多个CPU，每个CPU包括多个互连接口，所述CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接。
值得说明的是，该数据处理节点中包含的CPU个数根据CPU的互连接口总数及由该数据处理节点构成的系统架构设置。以使得节点中每个CPU全互连之后确保还预留有至少一个互连接口用于与所述互连板连接。具体的，如当CPU包含4个快速互连通道(QPI)接口时，那么，在数据处理节点中设置此类型的CPU时，最多可设置4个，此时节点内部的每个CPU之间进行互连需要占用3个QPI接口，预留出一个QPI接口用于与所述互连板连接，以便系统的扩展，此外，还需要根据该节点构成的系统架构设置节点中包含的CPU个数，如果该节点所在的系统架构为8P系统(包含8个CPU的系统)，由4个节点组成，那么，该系统中的每个节点设置2个CPU即可。
本发明实施例提供的数据处理节点，包括CPU模块和互连板两部分，由于CPU模块是通过CPU之间全互连形成的，所以CPU模块可以单独作为一个节点使用，此外，由于CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所以CPU模块也可以与互连板配合扩展至多节点系统使用。不管是作为独立的节点还是扩展为多节点系统，节点内每个CPU通过全互连实现了节点内CPU之间的互连，不同节点的CPU通过所述互连板实现不同节点的CPU之间的互连，且在节点之间由互连板提供过的对外互连接口实现连接，不需要通过互连模块，减少了由于互连模块导致的时延。
为了便于本领域技术人员的理解，现就本发明又一实施例提供的数据处理节点进行详细。在本实施例中所述互连板为现场可编程门阵列(FiledProgrammable Gate Array，FPGA)互连板。
如图3(a)所示，本发明又一实施例提供的数据处理节点，包括多个CPU，每个CPU包括多个互连接口，所述CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述FPGA互连板包括与所述预留的互连接口对应的FPGA芯片，每个FPGA芯片至少提供一个对内互连接口和一个对外互连接口。其中，所述对外互连接口用于与其他数据处理节点中互连板的对外互连接口连接。
在本实施例中，如图3(b)所示，所述FPGA芯片，包括：
初始化模块31：用于配合与所述FPGA芯片连接的CPU完成互连接口协议的物理层初始化过程的模块。
串解串模块32：用于在接收到CPU发送的数据包时，将所述数据包转换为高速传输信号发送至其他数据处理节点，并在接收其他数据处理节点发送的高速传输信号时，将所述高速传输信号转换为CPU能够处理的数据包发送给CPU。
进一步的，为了避免所述串解串模块在发送高速传输信号时出现长期连0、连1状况导致时钟恢复电路出错，所述串解串模块采用8B/10B编码将所述数据包转换为高速传输信号后发送给其他数据处理节点，并在接收到其他数据处理节点发送的高速传输信号时将所述高速传输信号采用10B/8B解码后转换为CPU能够处理的数据包。这样数据在从一个所述数据处理节点到另一个所述数据处理节点的传输过程中，没有对数据进行任何其他的处理，在任何所述数据处理节点看来，好像是直接与另一个所述数据处理节点相连的，数据从一个所述数据处理节点被透传到另一个所述数据处理节点。
现以包含4个互连接口(QPI)的CPU为实例进行详细的说明，在所述数据处理节点包含多个CPU时，若CPU仅包含4个互连接口，那么所述多个CPU为至多4个CPU，现在以2P节点、4P节点为例进行详细的说明。
(一)2P节点：包括2个CPU，分别为CPU0，CPU1，如图4(a)所示，CPU0，CPU1之间通过QPI接口互连形成CPU模块，在本实施例中，所述CPU0与CPU1分别采用2个QPI接口互连，即所述CPU0与所述CPU1之间形成有两个互连通道，其中一条通道用于互连通信，另一条通道用于冗余备份。如图4(b)所示，所述CPU模块预留出4个QPI接口用于对外互连，由CPU0、CPU1分别提供2个QPI接口。所述CPU模块预留的4个QPI接口分别通过专用插件Air max与FPGA互连板连接，其中，所述FPGA互连板包括与所述预留的4个QPI接口对应的FPGA芯片，分别为fpga0，fpga1，fpga2，fpga3，每个FPGA芯片为其对应的QPI接口提供一个对内互连接口，并提供用于外部连接的对外互连接口。
在本实施例中，所述预留的4个QPI接口由CPU0、CPU1分别提供，CPU0、CPU1的至少一个预留QPI接口用于对外互连。
值得说明的是，采用上述2P节点的数据处理系统可以实现4P、8P的系统扩展。
(二)4P节点：包括4个CPU，分别为CPU0，CPU1，CPU2，CPU3，如图5(a)所示，CPU0，CPU1，CPU2，CPU3之间进行全互连以形成CPU模块，在本实施例中，所述CPU0-CPU3均需要采用3个QPI接口才能实现全互连。如图5(b)所示，所述CPU模块预留出4个QPI接口用于对外互连，由CPU0、CPU1、CPU2、CPU3分别提供1个QPI接口。所述CPU模块预留的4个QPI接口分别通过专用插件Air max与FPGA互连板连接，其中，所述FPGA互连板包括与所述预留的4个QPI接口对应的FPGA芯片，分别为fpga0，fpga1，fpga2，fpga3，每个FPGA芯片为其对应的QPI接口提供一个对内互连接口，并提供用于外部连接的对外互连接口。
在本实施例中，由于所述CPU互连接口个数的限制，在每个节点内部设置4个CPU，且每个CPU的QPI接口均用于CPU之间的互连，故无法进行冗余备份。
值得说明的是，采用上述4P节点的数据处理系统可以实现8P、16P的系统扩展。
本发明实施例提供的数据处理节点，包括CPU模块和互连板两部分，由于CPU模块是通过CPU之间全互连形成的，所以CPU模块可以单独作为一个节点使用，此外，由于CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所以CPU模块也可以与互连板配合扩展至多节点系统使用。不管是作为独立的节点还是扩展为多节点系统，节点内每个CPU通过全互连实现了节点内CPU之间的互连，不同节点的CPU通过所述互连板实现不同节点的CPU之间的互连，且在节点之间由互连板提供过的对外互连接口实现连接，不需要通过互连模块，减少了由于互连模块导致的时延。
值得说明的是，所述互连板还可以是NC芯片，本发明再一实施例提供一种数据处理节点，其包含的互连板为NC芯片，下面就互连板为NC芯片的数据处理节点进行详细的说明。
如图6所示，本发明再一实施例提供过的数据处理节点，包括多个处理器CPU，每个CPU包括多个互连接口，所述CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口用于与NC芯片的对内互连接口连接，所述NC芯片包括与所述预留的互连接口一一对应的对内互连接口，以及至少一个对外互连接口，用于与其他数据处理节点的NC芯片的对外互连接口相连接。
在本实施例中，所述NC芯片集成有路由模块，所述路由模块将所述NC芯片接收到的数据包路由至其相应的CPU。
本发明实施例提供的数据处理节点，包括CPU模块和互连板两部分，由于CPU模块是通过CPU之间全互连形成的，所以CPU模块可以单独作为一个节点使用，此外，由于CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所以CPU模块也可以与互连板配合扩展至多节点系统使用。不管是作为独立的节点还是扩展为多节点系统，节点内每个CPU通过全互连实现了节点内CPU之间的互连，不同节点的CPU通过所述互连板实现不同节点的CPU之间的互连，且在节点之间由互连板提供过的对外互连接口实现连接，不需要通过互连模块，减少了由于互连模块导致的时延。
本发明实施例提供的数据处理系统，包括至少两个上述实施例提供的数据处理节点，所述至少两个数据处理节点通过其互连板上的对外互连接口实现所述至少两个数据处理节点间的互连。
具体的，所述至少两个数据处理节点之间通过其互连板上的对外互连接口实现所述至少两个数据处理节点间的互连，包括：
如果所述至少三个数据处理节点之间通过其互连板上的对外互连接口实现所述至少三个数据处理节点间的部分节点直连，并且通过所述部分节点的直连实现剩余节点的间接互连。或者
所述至少两个数据处理节点之间通过其互连板上的对外互连接口实现所述至少两个数据处理节点间的全互连。
进一步的，所述互连板上还可以设有作为备份冗余接口的互连接口。
在本实施例中，以2P节点作为所述数据处理系统的数据处理节点即基本节点进行详细的说明。
如图7所示，所述4个2P节点之间通过高速传输线扩展到8P的数据处理系统。其中所述2P节点的结构示意图如图5(a)和图5(b)所示，此处不再赘述。所述2P节点对外预留有4个QPI接口，分别由CPU0、CPU1提供。
在节点1-4实现部分节点直连，并且通过所述部分节点的直连实现剩余节点的间接互连时，节点1-4还存在未使用的QPI接口，那么，将剩余的QPI接口用于实现节点间全互连。在实现了节点间的全互连，节点1-4还存在未使用的QPI接口，可以用作冗余备份。
值得说明的是，由于NC芯片的功能具有比FPGA芯片功能更强大的处理功能，所以在所述相比较强大，所以在数据处理系统由2P节点组成是，其能够实现更高级别的系统扩展，此处不一一赘述。
本发明实施例提供的数据处理系统，包括CPU模块和互连板两部分，由于CPU模块是通过CPU之间全互连形成的，所以CPU模块可以单独作为一个节点使用，此外，由于CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所以CPU模块也可以与互连板配合扩展至多节点系统使用。不管是作为独立的节点还是扩展为多节点系统，节点内每个CPU通过全互连实现了节点内CPU之间的互连，不同节点的CPU通过所述互连板实现不同节点的CPU之间的互连，且在节点之间由互连板提供过的对外互连接口实现连接，不需要通过互连模块，减少了由于互连模块导致的时延。
如图8所示，本发明实施例提供数据处理方法，用于数据处理系统，所述数据处理系统包括多个数据处理节点，所述数据处理节点包括多个CPU，多个CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所述互连板为现场可编程门阵列FPGA互连板，所述FPGA互连板包括与所述预留的互连接口对应的FPGA芯片，每个FPGA芯片至少提供一个对内互连接口和一个对外互连接口，所述数据处理方法，包括：
步骤801，所述FPGA芯片通过所述互连接口接收CPU发送的数据包，将所述数据包转换为高速传输信号，将所述高速传输信号发送给与所述数据处理节点连接的其他数据处理节点。
步骤802，所述FPGA芯片通过所述互连接口接收其他数据处理节点发送的高速传输信号，将所述高速传输信号转换为CPU能够处理的数据包，将所述数据包发送给CPU。
进一步的，所述方法还包括：
在所述数据处理系统初始化时，所述FPGA芯片配合与其连接的CPU完成所述互连接口物理层初始化过程。
本发明实施例提供的数据处理的方法，包括CPU模块和互连板两部分，由于CPU模块是通过CPU之间全互连形成的，所以CPU模块可以单独作为一个节点使用，此外，由于CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所以CPU模块也可以与互连板配合扩展至多节点系统使用。不管是作为独立的节点还是扩展为多节点系统，节点内每个CPU通过全互连实现了节点内CPU之间的互连，不同节点的CPU通过所述互连板实现不同节点的CPU之间的互连，且在节点之间由互连板提供过的对外互连接口实现连接，不需要通过互连模块，减少了由于互连模块导致的时延。
本发明实施例提供过的数据处理的方法，应用在数据处理系统中，所述数据处理节点包括多个CPU，多个CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所述互连板为节点控制NC芯片，所述NC芯片包括与所述预留的互连接口一一对应的对内互连接口以及与所述其他数据处理节点的NC芯片的对外互连接口相连接的对外互连接口，所述数据处理方法，包括：
所述NC芯片将CPU发送的数据包路由至其相应的CPU。
本发明实施例提供的数据处理的方法，包括CPU模块和互连板两部分，由于CPU模块是通过CPU之间全互连形成的，所以CPU模块可以单独作为一个节点使用，此外，由于CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所以CPU模块也可以与互连板配合扩展至多节点系统使用。不管是作为独立的节点还是扩展为多节点系统，节点内每个CPU通过全互连实现了节点内CPU之间的互连，不同节点的CPU通过所述互连板实现不同节点的CPU之间的互连，且在节点之间由互连板提供过的对外互连接口实现连接，提高了小型机系统的扩展性。
本发明实施例提供过的数据处理节点、系统及方法可以应用在计算机系统。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一计算机可读存储介质中，如ROM/RAM、磁碟或光盘等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (12)
1.一种数据处理节点，包括多个处理器CPU，每个CPU包括多个互连接口，其特征在于，所述CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接。
2.根据权利要求1所述的数据处理节点，其特征在于，该数据处理节点中包含的CPU个数根据CPU的互连接口总数及由该数据处理节点构成的系统架构设置。
3.根据权利要求1或2所述的数据处理节点，其特征在于，所述互连板为现场可编程门阵列FPGA互连板，所述FPGA互连板包括与所述预留的互连接口对应的FPGA芯片，每个FPGA芯片至少提供一个对内互连接口和一个对外互连接口。
4.根据权利要求3所述的数据处理节点，其特征在于，所述FPGA芯片，包括：
初始化模块：用于配合与所述FPGA芯片连接的CPU完成物理层初始化过程的模块；
串解串模块：用于在接收到CPU发送的数据包时，将所述数据包转换为高速传输信号发送至其他数据处理节点，并在接收其他数据处理节点发送的高速传输信号时，将所述高速传输信号转换为CPU能够处理的数据包发送给CPU。
5.根据权利要求1或2所述的数据处理节点，其特征在于，所述互连板为节点控制器NC芯片，所述NC芯片包括与所述预留的互连接口一一对应的对内互连接口以及与所述其他数据处理节点的NC芯片的对外互连接口相连接的对外互连接口。
6.根据权利要求5所述的数据处理节点，其特征在于，所述NC芯片集成有路由模块，所述路由模块将所述NC芯片接收到的数据包路由至其相应的CPU。
7.一种数据处理系统，其特征在于，包括至少两个权利要求1-6任一项所述的数据处理节点，所述至少两个数据处理节点之间通过其互连板上的对外互连接口实现所述至少两个数据处理节点间的互连。
8.根据权利要求7所述的数据处理系统，其特征在于，所述至少两个数据处理节点之间通过其互连板上的对外互连接口实现所述至少两个数据处理节点间的互连，包括：
如果所述至少三个数据处理节点之间通过其互连板上的对外互连接口实现所述至少三个数据处理节点间的部分节点直连，并且通过所述部分节点的直连实现剩余节点的间接互连；或者，
所述至少两个数据处理节点之间通过其互连板上的对外互连接口实现所述至少两个数据处理节点间的全互连。
9.根据权利要求8所述的数据处理系统，其特征在于，所述互连板上还设有作为备份冗余接口的互连接口。
10.一种数据处理方法，用于数据处理系统，所述数据处理系统包括多个数据处理节点，其特征在于，所述数据处理节点包括多个处理器CPU，多个CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所述互连板为现场可编程门阵列FPGA互连板，所述FPGA互连板包括与所述预留的互连接口对应的FPGA芯片，所述数据处理方法，包括：
所述FPGA芯片通过所述对内互连接口接收CPU发送的数据包，将所述数据包转换为高速传输信号，将所述高速传输信号发送给与所述数据处理节点连接的其他数据处理节点；
所述FPGA芯片通过所述对外互连接口接收其他数据处理节点发送的高速传输信号，将所述高速传输信号转换为CPU能够处理的数据包，将所述数据包发送给CPU。
11.根据权利要求10所述的方法，其特征在于，还包括：
在所述数据处理系统初始化时，所述FPGA芯片配合与其连接的CPU完成所述对内互连接口物理层初始化过程。
12.一种数据处理的方法，应用在数据处理系统中，其特征在于，所述数据处理节点包括多个处理器CPU，多个CPU之间通过互连接口全互连以形成CPU模块，所述CPU模块至少预留一个互连接口与互连板的对内互连接口连接，所述互连板包括至少一个对外互连接口，用于与其他数据处理节点的互连板的对外互连接口连接，所述互连板为节点控制NC芯片，所述数据处理方法，包括：
所述NC芯片将CPU发送的数据包路由至其相应的CPU。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2011/076735 WO2012103736A1 (zh) | 2011-06-30 | 2011-06-30 | 数据处理节点、系统及方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102301363A true CN102301363A (zh) | 2011-12-28 |
Family
ID=45360526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011800009706A Pending CN102301363A (zh) | 2011-06-30 | 2011-06-30 | 数据处理节点、系统及方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102301363A (zh) |
| WO (1) | WO2012103736A1 (zh) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102520768A (zh) * | 2011-12-29 | 2012-06-27 | 曙光信息产业股份有限公司 | 一种刀片服务器主板及系统 |
| CN103034613A (zh) * | 2012-12-12 | 2013-04-10 | 深圳市华力特电气股份有限公司 | 一种处理器间的数据通信方法及fpga设备 |
| CN103491079A (zh) * | 2013-09-12 | 2014-01-01 | 杭州华为数字技术有限公司 | 一种报文生成装置、服务器以及方法 |
| CN103853686A (zh) * | 2012-11-30 | 2014-06-11 | 英业达科技有限公司 | 服务器 |
| CN104536930A (zh) * | 2015-01-16 | 2015-04-22 | 浪潮(北京)电子信息产业有限公司 | 一种通信连接方法及系统 |
| CN105022715A (zh) * | 2015-07-08 | 2015-11-04 | 浪潮(北京)电子信息产业有限公司 | 一种服务器背板互连方法和系统 |
| WO2016155443A1 (zh) * | 2015-04-03 | 2016-10-06 | 深圳市共创百业科技开发有限公司 | 用于评估攻击者方向的可穿戴设备 |
| CN108337175A (zh) * | 2018-01-31 | 2018-07-27 | 郑州云海信息技术有限公司 | 一种多路服务器及其节点通信方法 |
| CN110633246A (zh) * | 2018-06-25 | 2019-12-31 | 广达电脑股份有限公司 | 具互连端口弹性连接方式的运算装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104503871A (zh) * | 2014-12-29 | 2015-04-08 | 浪潮电子信息产业股份有限公司 | 一种基于小型机系统全冗余模型的实现方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1414483A (zh) * | 2001-10-26 | 2003-04-30 | 华为技术有限公司 | 一种利用同步串口实现多个cpu全互连的方法 |
| CN101076790A (zh) * | 2003-06-27 | 2007-11-21 | 新信息系统公司 | 动态多群集系统重新配置 |
| US20090037932A1 (en) * | 2007-08-01 | 2009-02-05 | Clark Michael T | Mechanism for broadcasting system management interrupts to other processors in a computer system |
| CN101588175A (zh) * | 2009-06-24 | 2009-11-25 | 北京理工大学 | 一种fpga阵列处理板 |
| US20100251005A1 (en) * | 2009-03-30 | 2010-09-30 | Masaaki Kitano | Multiprocessor system and failure recovering system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9027663D0 (en) * | 1990-12-20 | 1991-02-13 | Sandoz Ltd | Light-stabilizing compositions |
| US7818388B2 (en) * | 2005-10-07 | 2010-10-19 | International Business Machines Corporation | Data processing system, method and interconnect fabric supporting multiple planes of processing nodes |
| CN1987871A (zh) * | 2005-12-21 | 2007-06-27 | 中国科学院微电子研究所 | 一种多处理器芯片的二维方格布局结构 |
-
2011
- 2011-06-30 WO PCT/CN2011/076735 patent/WO2012103736A1/zh active Application Filing
- 2011-06-30 CN CN2011800009706A patent/CN102301363A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1414483A (zh) * | 2001-10-26 | 2003-04-30 | 华为技术有限公司 | 一种利用同步串口实现多个cpu全互连的方法 |
| CN101076790A (zh) * | 2003-06-27 | 2007-11-21 | 新信息系统公司 | 动态多群集系统重新配置 |
| US20090037932A1 (en) * | 2007-08-01 | 2009-02-05 | Clark Michael T | Mechanism for broadcasting system management interrupts to other processors in a computer system |
| US20100251005A1 (en) * | 2009-03-30 | 2010-09-30 | Masaaki Kitano | Multiprocessor system and failure recovering system |
| CN101588175A (zh) * | 2009-06-24 | 2009-11-25 | 北京理工大学 | 一种fpga阵列处理板 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102520768A (zh) * | 2011-12-29 | 2012-06-27 | 曙光信息产业股份有限公司 | 一种刀片服务器主板及系统 |
| CN102520768B (zh) * | 2011-12-29 | 2014-11-26 | 曙光信息产业股份有限公司 | 一种刀片服务器主板及系统 |
| CN103853686A (zh) * | 2012-11-30 | 2014-06-11 | 英业达科技有限公司 | 服务器 |
| CN103034613A (zh) * | 2012-12-12 | 2013-04-10 | 深圳市华力特电气股份有限公司 | 一种处理器间的数据通信方法及fpga设备 |
| CN103491079A (zh) * | 2013-09-12 | 2014-01-01 | 杭州华为数字技术有限公司 | 一种报文生成装置、服务器以及方法 |
| CN103491079B (zh) * | 2013-09-12 | 2017-01-18 | 杭州华为数字技术有限公司 | 一种报文生成装置、服务器以及方法 |
| CN104536930A (zh) * | 2015-01-16 | 2015-04-22 | 浪潮(北京)电子信息产业有限公司 | 一种通信连接方法及系统 |
| WO2016155443A1 (zh) * | 2015-04-03 | 2016-10-06 | 深圳市共创百业科技开发有限公司 | 用于评估攻击者方向的可穿戴设备 |
| CN105022715A (zh) * | 2015-07-08 | 2015-11-04 | 浪潮(北京)电子信息产业有限公司 | 一种服务器背板互连方法和系统 |
| CN108337175A (zh) * | 2018-01-31 | 2018-07-27 | 郑州云海信息技术有限公司 | 一种多路服务器及其节点通信方法 |
| CN110633246A (zh) * | 2018-06-25 | 2019-12-31 | 广达电脑股份有限公司 | 具互连端口弹性连接方式的运算装置 |
| CN110633246B (zh) * | 2018-06-25 | 2022-04-26 | 广达电脑股份有限公司 | 具互连端口弹性连接方式的运算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2012103736A1 (zh) | 2012-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102301363A (zh) | 数据处理节点、系统及方法 | |
| US9292460B2 (en) | Versatile lane configuration using a PCIe PIE-8 interface | |
| US8307122B2 (en) | Close-coupling shared storage architecture of double-wing expandable multiprocessor | |
| Plana et al. | A GALS infrastructure for a massively parallel multiprocessor | |
| US5581767A (en) | Bus structure for multiprocessor system having separated processor section and control/memory section | |
| US20140115218A1 (en) | ASYMMETRIC MESH NoC TOPOLOGIES | |
| CN105207957B (zh) | 一种基于片上网络多核架构的系统 | |
| CN101477512B (zh) | 一种处理器系统及其访存方法 | |
| CN101739241A (zh) | 一种片上多核dsp簇和应用扩展方法 | |
| KR20070010152A (ko) | 트랜잭션을 발행하기 위한 집적 회로 및 방법 | |
| CN102866980B (zh) | 用于多核微处理器片上互连网络的网络通信胞元 | |
| US20070140280A1 (en) | Computer chip for connecting devices on the chip utilizing star-torus topology | |
| US20080209163A1 (en) | Data processing system with backplane and processor books configurable to suppprt both technical and commercial workloads | |
| CN103186501A (zh) | 一种多处理器共享存储方法及系统 | |
| US9830283B2 (en) | Multi-mode agent | |
| JP2021507386A (ja) | ニューラルネットワーク処理のための共用メモリの集中型−分散型混合構成 | |
| CN116260760A (zh) | 一种在多芯粒互连网络中基于流量感知的拓扑重构方法 | |
| JP2007534052A (ja) | 集積回路及びトランザクション撤回方法 | |
| CN102929329A (zh) | 片上系统间互连网络的动态重构方法 | |
| CN103246623A (zh) | Soc计算设备扩展系统 | |
| CN109564562A (zh) | 大数据运算加速系统和芯片 | |
| WO2007080695A1 (ja) | 情報処理装置、信号伝送方法、およびブリッジ | |
| CN102508797B (zh) | 闪存控制扩展模块、控制器、存储系统及其数据传输方法 | |
| US9875205B1 (en) | Network of memory systems | |
| US20070245044A1 (en) | System of interconnections for external functional blocks on a chip provided with a single configurable communication protocol |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20111228 |