CN104536930A - 一种通信连接方法及系统 - Google Patents

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张志安
叶丰华
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
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Abstract

本发明提供一种通信连接方法及系统，上述方法包括以下步骤：CPU板卡上设置预设数目CPU设备；各个CPU设备之间通过第一端口、第二端口相互连接，其中，每个CPU设备均包括第一端口、第二端口、第三端口；各个CPU设备的第三端口通过正交连接器与输入输出板卡即IO板卡相连，实现了既使CPU效能发挥到最大化，又降低了PCB的成本。还具备以下优点：具有相当的便捷性和实用性，便于操作，QPI拓扑的可变化性强；对于CPU板卡材质要求较常用的低，即成本降低；对于CPU板卡的板厚和PCB层数要求降低；对于布线要求降低。

Description

一种通信连接方法及系统
技术领域
本发明属于通信领域，尤其涉及一种通信连接方法及系统。
背景技术
随着网络技术不断发展，各大网络公司、政府、金融机构等都对服务器产生了较大需求，在服务器研发和生产过程中控制生产成本成为服务器厂商不得不考虑的问题。
在控制生产成本问题上，PCB(Pr inted Circui t Board，印刷线路板)材质成本是制约生产厂商一大难题。在PCB板设计上既要节省材质成本，同时又要实现其上CPU效能最大化，这在客观上使得很难做到二者兼得。
如图1所示，在CPU板卡上包括CPU0、CPU1、CPU2、CPU3；CPU0包括QPI(Quick Path Interconnect，快速通道互联)端口1、QPI端口2、QPI端口0；CPU1包括QPI端口1、QPI端口2、QPI端口0；CPU2包括QPI端口1、QPI端口2、QPI端口0；CPU3包括QPI端口1、QPI端口2、QPI端口0。
CPU0的QPI端口2与CPU1的QPI端口1连接；CPU1的QPI端口2与CPU2的QPI端口1连接；CPU2的QPI端口2与CPU3的QPI端口1连接；CPU3的QPI端口2与CPU0的QPI端口1连接。
CPU0的QPI端口0与CPU2的QPI端口0相连；CPU1的QPI端口0与CPU3的QPI端口0相连。
上述CPU板卡上CPU0、CPU1、CPU2、CPU3的连接方式，尽管实现CPU效能最大化，但是在PCB板设计上具有以下缺点：
1、对CPU板卡材质要求比较高、成本高；
2、对CPU板卡厚度、PCB层数要求也比较高；
3、对布线要求也比较高；
4、QPI拓扑变化性不强。
发明内容
本发明提供一种通信连接方法及系统，以解决上述问题。
本发明提供一种通信连接方法。上述方法包括以下步骤：
CPU板卡上设置预设数目CPU设备；
各个CPU设备之间通过第一端口、第二端口相互连接，其中，每个CPU设备均包括第一端口、第二端口、第三端口；
各个CPU设备的第三端口通过正交连接器与输入输出板卡即IO板卡相连。
本发明还提供一种通信连接系统，包括CPU板卡、正交连接器、IO板卡；其中，所述CPU板卡通过所述正交连接器与所述IO板卡相连；
所述CPU板卡，用于设置预设数目CPU设备；
各个CPU设备之间通过第一端口、第二端口相互连接，其中，每个CPU设备均包括第一端口、第二端口、第三端口；
各个CPU设备的第三端口通过正交连接器与输入输出板卡即IO板卡相连。
本发明提供一种通信连接方法及系统，实现了既使CPU效能发挥到最大化，又降低了PCB的成本。还具备以下优点：具有相当的便捷性和实用性，便于操作，QPI拓扑的可变化性强；对于CPU板卡材质要求较常用的低，即成本降低；对于CPU板卡的板厚和PCB层数要求降低；对于布线要求降低。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1所示为现有技术的CPU板卡设计示意图；
图2所示为本发明实施例1的通信连接系统结构示意图；
图3所示为本发明实施例2的通信连接系统结构示意图；
图4所示为本发明的通信连接方法处理流程图；
图5所示为本发明的另一通信连接方法处理流程图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
图2所示为本发明的通信连接系统结构示意图，包括CPU0、CPU1、CPU2、CPU3；CPU0包括QPI(Quick Path Interconnect，快速通道互联)端口1、QPI端口2、QPI端口0；CPU1包括QPI端口1、QPI端口2、QPI端口0；CPU2包括QPI端口1、QPI端口2、QPI端口0；CPU3包括QPI端口1、QPI端口2、QPI端口0。
CPU0的QPI端口2与CPU1的QPI端口1连接；CPU1的QPI端口2与CPU2的QPI端口1连接；CPU2的QPI端口2与CPU3的QPI端口1连接；CPU3的QPI端口2与CPU0的QPI端口1连接(也即4个CPU的QPI端口1和端口2相互连接)。
CPU0的QPI端口0；CPU1的QPI端口0；CPU2的QPI端口0；CPU3的QPI端口0通过正交连接器与IO板卡相连。
所述正交连接器位于背板Backplane中。
图3所示为本发明实施例2的通信连接系统结构示意图，包括CPU0、CPU1、CPU2、CPU3；其中，CPU0、CPU1、CPU2、CPU3位于CPU板卡上。
CPU0包括QPI(Quick Path Interconnect，快速通道互联)端口1、QPI端口2、QPI端口0；CPU1包括QPI端口1、QPI端口2、QPI端口0；CPU2包括QPI端口1、QPI端口2、QPI端口0；CPU3包括QPI端口1、QPI端口2、QPI端口0。
CPU0的QPI端口2与CPU1的QPI端口1连接；CPU1的QPI端口2与CPU2的QPI端口1连接；CPU2的QPI端口2与CPU3的QPI端口1连接；CPU3的QPI端口2与CPU0的QPI端口1连接(也即4个CPU的QPI端口1和端口2相互连接)。
CPU0的QPI端口0通过正交连接器0、CPU1的QPI端口0通过正交连接器1、CPU2的QPI端口0通过正交连接器2、CPU3的QPI端口0通过正交连接器3分别与IO板卡相连。
所述正交连接器0、正交连接器1、正交连接器2、正交连接器3位于背板Backplane中。
图4所示为本发明的通信连接方法处理流程图，包括以下步骤：
步骤401：CPU板卡上设置预设数目CPU设备；
预设数目根据实际情况进行设定(例如：4个)，在此不用于限定本发明的保护范围。
步骤402：各个CPU设备之间通过第一端口、第二端口相互连接，其中，每个CPU设备均包括第一端口、第二端口、第三端口；
步骤403：各个CPU设备的第三端口通过正交连接器与输入输出板卡即IO板卡相连；
所述正交连接器位于背板Backplane中。
步骤404：数据通信时，通过对应的CPU设备的第三端口将数据包发送至所述正交连接器；其中，所述数据包中携带了数据包内容、目的地址信息；
步骤405：所述正交连接器将所述数据包发送至所述IO板卡；
步骤406：所述IO板卡根据所述数据包中携带的目的地址信息，通过所述正交连接器将所述数据包发送至对应的CPU设备。
图5所示为本发明的另一通信连接方法处理流程图，包括以下步骤：
步骤501：CPU板卡上设置预设数目CPU设备；
步骤502：各个CPU设备之间通过第一端口、第二端口相互连接，其中，每个CPU设备均包括第一端口、第二端口、第三端口；
步骤503：各个CPU设备的第三端口分别通过对应的正交连接器与输入输出板卡即IO板卡相连；
所述各个CPU设备的第三端口分别与对应的正交连接器连接。
各个正交连接器均位于背板Backplane中。
步骤504：数据通信时，通过对应的CPU设备的第三端口将数据包发送至对应的正交连接器；其中，所述数据包中携带了数据包内容、目的地址信息；
步骤505：所述正交连接器将所述数据包发送至所述IO板卡；
步骤506：所述IO板卡根据所述数据包中携带的目的地址信息，通过对应的正交连接器将所述数据包发送至对应的CPU设备。
本发明还提供了一种通信连接系统，包括CPU板卡、正交连接器、IO板卡；其中，所述CPU板卡通过所述正交连接器与所述IO板卡相连；
所述CPU板卡，用于设置预设数目CPU设备；
各个CPU设备之间通过第一端口、第二端口相互连接，其中，每个CPU设备均包括第一端口、第二端口、第三端口；
各个CPU设备的第三端口通过正交连接器与输入输出板卡即IO板卡相连。
本发明提供一种通信连接方法及系统，实现了既使CPU效能发挥到最大化，又降低了PCB的成本。还具备以下优点：具有相当的便捷性和实用性，便于操作，QPI拓扑的可变化性强；对于CPU板卡材质要求较常用的低，即成本降低；对于CPU板卡的板厚和PCB层数要求降低；对于布线要求降低。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种通信连接方法，其特征在于，包括以下步骤：
CPU板卡上设置预设数目CPU设备；
各个CPU设备之间通过第一端口、第二端口相互连接，其中，每个CPU设备均包括第一端口、第二端口、第三端口；
各个CPU设备的第三端口通过正交连接器与输入输出板卡即IO板卡相连。
2.根据权利要求1所述的方法，其特征在于，所述正交连接器位于背板Backplane中。
3.根据权利要求1所述的方法，其特征在于，数据通信时，通过对应的CPU设备的第三端口将数据包发送至所述正交连接器。
4.根据权利要求3所述的方法，其特征在于，所述数据包中携带了数据包内容、目的地址信息。
5.根据权利要求4所述的方法，其特征在于，所述正交连接器将所述数据包发送至所述IO板卡。
6.根据权利要求5所述的方法，其特征在于，所述IO板卡根据所述数据包中携带的目的地址信息，通过所述正交连接器将所述数据包发送至对应的CPU设备。
7.一种通信连接方法，其特征在于，包括以下步骤：
CPU板卡上设置预设数目CPU设备；
各个CPU设备之间通过第一端口、第二端口相互连接，其中，每个CPU设备均包括第一端口、第二端口、第三端口；
各个CPU设备的第三端口分别通过对应的正交连接器与输入输出板卡即IO板卡相连，其中，各个CPU设备的第三端口分别与对应的正交连接器连接。
8.根据权利要求7所述的方法，其特征在于，数据通信时，通过对应的CPU设备的第三端口将数据包发送至对应的正交连接器；其中，所述数据包中携带了数据包内容、目的地址信息。
9.根据权利要求8所述的方法，其特征在于，所述正交连接器将所述数据包发送至所述IO板卡；
所述IO板卡根据所述数据包中携带的目的地址信息，通过对应的正交连接器将所述数据包发送至对应的CPU设备。
10.一种通信连接系统，其特征在于，包括CPU板卡、正交连接器、IO板卡；其中，所述CPU板卡通过所述正交连接器与所述IO板卡相连；
所述CPU板卡，用于设置预设数目CPU设备；
各个CPU设备之间通过第一端口、第二端口相互连接，其中，每个CPU设备均包括第一端口、第二端口、第三端口；
各个CPU设备的第三端口通过正交连接器与输入输出板卡即IO板卡相连。
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