CN103034613A - 一种处理器间的数据通信方法及fpga设备 - Google Patents

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董光府
郭彩霞
文小龙
张应榜
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Abstract

本发明实施例提供一种处理器间的数据通信方法及FPGA设备，通过FPGA读取第一处理器中输出的数据，再向第二处理器写入中断信号，使得第二处理器从FPGA中读取该FPGA接收到的第一处理器输出的数据。与现有技术中利用双端口RAM芯片实现处理器间的通信方式相比，能够实时交换数据，逻辑实现更为灵活，性价比更高。

Description

一种处理器间的数据通信方法及FPGA设备
技术领域
本发明涉及数据通信技术，具体涉及一种处理器间的数据通信方法及FPGA设备。
背景技术
传统的双端口随机存储器(RAM，random access memory)芯片实现双处理器通信的方式，是在一个存储器上配备两套完全独立的数据线、地址线和读写控制线，并允许两个独立的处理器系统同时对其进行随机性访问的存储器。
但是，发明人在对现有技术的实践与研究中发现，传统的双端口RAM控制逻辑较为复杂，存取速度较慢，数据交换的实时性较低。
发明内容
本发明实施例提供了一种处理器间的数据通信方法及现场可编程门阵列(FPGA，Field-Programmable Gate Array)设备，能够实时处理处理器间的数据交换，提高处理器间的数据通信效率，并且逻辑实现更为灵活。
一种处理器间的数据通信方法，包括：
FPGA读取第一处理器中输出的数据；
所述FPGA向第二处理器写入中断信号，使得所述第二处理器从FPGA中读取其接收到的所述第一处理器输出的数据。
一种FPGA设备，包括：
读取单元，用于读取第一处理器中输出的数据；
写入单元，用于向第二处理器写入中断信号，使得所述第二处理器从FPGA中读取其接收到的所述第一处理器输出的数据。
从以上技术方案可以看出，本发明实施例具有以下优点：
本发明实施例提供一种处理器间的数据通信方法及FPGA设备，通过FPGA读取第一处理器中输出的数据，再向第二处理器写入中断信号，使得第二处理器从FPGA中读取该FPGA接收到的第一处理器输出的数据。与现有技术中利用双端口RAM芯片实现处理器间的通信方式相比，能够实时交换数据，逻辑实现更为灵活，性价比更高。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一的方法流程图；
图2为本发明实施例二的方法流程图；
图3为本发明实施例三的FPGA设备的结构示意图；
图4为本发明实施例三提供的另一种FPGA设备的结构示意图；
图5为本发明实施例提供的FPGA设备的结构原理图。
具体实施方式
本发明提供了一种处理器间的数据通信方法及FPGA设备，能够实时处理处理器间的数据交换，提高处理器间的数据通信效率，并且逻辑实现更为灵活。
下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一、
请参阅图1，图1为本发明实施例一的方法流程图。如图1所示，一种处理器间的数据通信方法，可以包括以下步骤：
101、FPGA读取第一处理器中输出的数据。
其中，FPGA中设置有共享数据块，一个实施例中，该共享数据块可以是块随机存储器BlockRam，并且采用具有知识产权模块(IP，Intellectual Propertycore)核实现共享数据块的标准双端口RAM的基本逻辑功能。共享数据块具有写竞争逻辑，可以有效避免被误写。
共享数据块的时钟可以由外部16MHz振荡器通过数字时钟管理单元(DCM，Digital Clock Manager)锁相变频后送入。
进一步的，可以由FPGA的共享数据块读取第一处理器输出的数据。
102、FPGA向第二处理器写入中断信号，使得第二处理器从FPGA中读取其接收到的第一处理器输出的数据。
其中，第一处理器和第二处理器可以分别通过数据总线与FPGA连接。
FPGA向第二处理器写入中断信号后，第二处理器进入中断程序，从FPGA的共享数据块中读取其接收到的第一处理器输出的数据。
一个实施例中，第一处理器可以为精简指令集架构的处理器(Power PC，Performance Optimization With Enhanced RISC-Performance Computing)或数字信号处理(DSP，Digital Signal Processing)，第二处理器可以为Power PC或DSP。
本发明实施例一提供一种处理器间的数据通信方法，通过FPGA读取第一处理器中输出的数据，再向第二处理器写入中断信号，使得第二处理器从FPGA中读取该FPGA接收到的第一处理器输出的数据。与现有技术中利用双端口RAM芯片实现处理器间的通信方式相比，能够实时交换数据，逻辑实现更为灵活。
实施例二、
请参阅图2，图2为本发明提供的实施例二的方法的流程图。如图2所示，一种处理器间的数据通信方法，包括：
201、FPGA读取第一处理器中输出的数据。
其中，FPGA的内部结构原理及逻辑功能可以参照实施例一种步骤101中的描述，本发明实施例在此不再赘述。
202、接收第一处理器发送的标识。
其中，该标识在FPGA读取完第一处理器中输出的数据后由第一处理器发送。该标识用于触发FPGA向第二处理器写入中断信号的步骤(即本实施例中的步骤203)。
一个实施例中，可以由FPGA的共享数据块读取第一处理器发送的标识，标识可以为0x55AA。
203、FPGA向第二处理器写入中断信号，使得第二处理器从FPGA中读取其接收到的第一处理器输出的数据。
本实施例步骤203的具体实现过程可以参照实施例一中对步骤102的描述。本发明实施例在此不再赘述。
本发明实施例二提供一种处理器间的数据通信方法，通过FPGA读取第一处理器中输出的数据，再向第二处理器写入中断信号，使得第二处理器从FPGA中读取该FPGA接收到的第一处理器输出的数据。与现有技术中利用双端口RAM芯片实现处理器间的通信方式相比，能够实时交换数据，逻辑实现更为灵活。
请参阅图3，图3为本发明实施例三提供的FPGA设备的结构示意图。如图3所示，一种FPGA设备，可以包括：
读取单元30，用于读取第一处理器中输出的数据。
写入单元31，用于向第二处理器写入中断信号，使得第二处理器从FPGA中读取其接收到的第一处理器输出的数据。
请一并参阅图4，图4为本发明实施例三提供的另一种FPGA设备的结构示意图。如图4所示，FPGA设备还可以包括：
接收单元32，用于接收第一处理器发送的标识，该标识用于触发写入单元31向第二处理器写入中断信号。
接收单元32具体可以用于读取第一处理器发送的标识，该标识可以为0x55AA。
具体的，FPGA设备中设置有共享数据块，一个实施例中，该共享数据块可以是块随机存储器BlockRam，并且采用具有IP核实现共享数据块的标准双端口RAM的基本逻辑功能。共享数据块具有写竞争逻辑，可以有效避免被误写。
共享数据块的时钟可以由外部16MHz振荡器通过DCM锁相变频后送入。
其中，第一处理器和第二处理器可以分别通过数据总线与FPGA连接。
本发明实施例三提供一种FPGA设备，FPGA设备读取第一处理器中输出的数据，再向第二处理器写入中断信号，使得第二处理器从FPGA中读取该FPGA接收到的第一处理器输出的数据。与现有技术中利用双端口RAM芯片实现处理器间的通信方式相比，能够实时交换数据，逻辑实现更为灵活，并且FPGA设备的性价比更高。
下面以一具体的应用场景对本发明实施例一提供的处理器间的数据通信方法的实现过程予以详细介绍。如图5为本发明实施例提供的FPGA设备的结构原理图，本实施例以第一处理器为DSP，第二处理器为Power PC为例。值得指出的是，本发明对此仅作举例不作限定。
本实施例中，FPGA中设置有共享数据块，具体设计时可以使用BlockRam作为共享数据块。该共享数据块中已经实现标准双端口RAM的基本逻辑功能，具有写竞争逻辑，可以有效避免RAM数据块被误写。
一个实施例中，共享数据块的大小为3K×16bit。
其中，本实施例中，第二处理器Power PC可以通过LocalBus总线、IRQ2信号与FPGA连接。第一处理器DSP可以通过数据总线、IRQ信号与FPGA相连。
当第一处理器DSP向第二处理器Power PC传输数据时：
第一处理器DSP将需要传输的数据写入FPGA中的共享数据块(即BlockRam)，FPGA的共享数据块读取第一处理器DSP中输出的数据。当第一处理器DSP当前需要传输的数据写入完毕后，第一处理器DSP向FPGA中的共享数据块的顶端地址写入标识，FPGA接收第一处理器DSP发送的标识，该标识用于触发FPGA向第二处理器Power PC写入中断信号，本实施例将标识设计为0x55AA。具体地，第二处理器Power PC中可以设置有IRQ2，FPGA将中断信号写入到第二处理器Power PC的IRQ2。第二处理器Power PC进入中断程序，从FPGA的共享数据块中读取FPGA从第一处理器DSP中读取到的数据。从而实现第一处理器DSP传输数据到第二处理器Power PC的过程。
当第二处理器Power PC向第一处理器DSP传输数据时：
第二处理器Power PC将需要传输的数据写入FPGA中的共享数据块(即BlockRam)，FPGA的共享数据块读取第二处理器Power PC中输出的数据。当第二处理器Power PC当前需要传输的数据写入完毕后，第二处理器PowerPC会向FPGA中的共享数据块的顶端减一地址写入标识，FPGA接收第二处理器Power PC发送的标识，该标识用于触发FPGA向第一处理器DSP写入中断信号，本实施例将标识设计为0x55AA。具体地，第一处理器DSP中可以设置有IRQ，FPGA将中断信号写入到第一处理器DSP的IRQ。第一处理器DSP进入中断程序，从FPGA的共享数据块中读取FPGA从第二处理器Power PC中读取到的数据。从而实现第二处理器Power PC传输数据到第一处理器DSP的过程。
值得特别指出的是，本实施例中采用DSP作为第一处理器，采用Power PC作为第二处理器仅作举例，不作限定。第一处理器可以为Power PC或DSP，第二处理器可以为Power PC或DSP。无论第一处理器和第二处理器分别为Power PC还是DSP，均可采用本发明提供的处理器间的数据通信方法处理处理器间的数据传输，提高对处理器间的数据通信效率及灵活性。
以上对本发明所提供的一种处理器间的数据通信方法及FPGA设备进行了详细介绍，对于本领域的一般技术人员，依据本发明实施例的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种处理器间的数据通信方法，其特征在于，包括：
现场可编程门阵列(FPGA，Field-Programmable Gate Array)读取第一处理器中输出的数据；
所述FPGA向第二处理器写入中断信号，使得所述第二处理器从FPGA中读取其接收到的所述第一处理器输出的数据。
2.根据权利要求1所述的处理器间的数据通信方法，其特征在于，
所述第一处理器为精简指令集架构的处理器(Power PC，PerformanceOptimization With Enhanced RISC-Performance Computing)或数字信号处理(DSP，Digital Signal Processing)；
所述第二处理器为Power PC或DSP。
3.根据权利要求1或2所述的处理器间的数据通信方法，其特征在于，所述FPGA向第二处理器写入中断信号之前包括：
接收所述第一处理器发送的标识，所述标识用于触发所述FPGA向第二处理器写入中断信号。
4.根据权利要求3所述的处理器间的数据通信方法，其特征在于，所述接收所述第一处理器发送的标识包括：
所述FPGA的共享数据块读取所述第一处理器发送的标识，所述标识为0x55AA。
5.根据权利要求3所述的处理器间的数据通信方法，其特征在于，所述FPGA读取第一处理器中输出的数据包括：
FPGA的共享数据块读取所述第一处理器输出的数据。
6.根据权利要求5所述的处理器间的数据通信方法，其特征在于，所述第二处理器从FPGA中读取其接收到的所述第一处理器输出的数据包括：
第二处理器从FPGA中的共享数据块中读取所述FPGA中读取到的所述第一处理器输出的数据。
7.一种FPGA设备，其特征在于，包括：
读取单元，用于读取第一处理器中输出的数据；
写入单元，用于向第二处理器写入中断信号，使得所述第二处理器从FPGA中读取其接收到的所述第一处理器输出的数据。
8.根据权利要求7所述的FPGA设备，其特征在于，还包括：
接收单元，用于接收所述第一处理器发送的标识，所述标识用于触发所述写入单元向第二处理器写入中断信号。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105356821A (zh) * 2015-11-19 2016-02-24 珠海格力电器股份有限公司 空调伺服驱动器的工作方法及伺服驱动器
WO2018120243A1 (zh) * 2016-12-31 2018-07-05 深圳配天智能技术研究院有限公司 一种基于现场可编程门阵列的数字控制系统及其数据传输方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101573974A (zh) * 2006-11-20 2009-11-04 科蒂安有限公司 用于视频会议的硬件架构
CN201674386U (zh) * 2010-05-27 2010-12-15 国电南京自动化股份有限公司 基于高压变频器的双cpu冗余容错系统
CN102301363A (zh) * 2011-06-30 2011-12-28 华为技术有限公司 数据处理节点、系统及方法
CN102763087A (zh) * 2011-06-28 2012-10-31 华为技术有限公司 Cpu间互联容错的实现方法及系统

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101573974A (zh) * 2006-11-20 2009-11-04 科蒂安有限公司 用于视频会议的硬件架构
CN201674386U (zh) * 2010-05-27 2010-12-15 国电南京自动化股份有限公司 基于高压变频器的双cpu冗余容错系统
CN102763087A (zh) * 2011-06-28 2012-10-31 华为技术有限公司 Cpu间互联容错的实现方法及系统
CN102301363A (zh) * 2011-06-30 2011-12-28 华为技术有限公司 数据处理节点、系统及方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
方湘艳等: "基于FPGA技术的异步双端口RAM设计与实现", 《中国集成电路》, 31 January 2005 (2005-01-31), pages 45 - 47 *
朱勇等: "RAID高速通道IP设计", 《计算机工程》, vol. 29, no. 6, 30 April 2003 (2003-04-30), pages 153 *
王杰等: "《Xilinx FPGA/CPLD设计手册》", 30 June 2011, article "DCM模块", pages: 242-245 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105356821A (zh) * 2015-11-19 2016-02-24 珠海格力电器股份有限公司 空调伺服驱动器的工作方法及伺服驱动器
WO2018120243A1 (zh) * 2016-12-31 2018-07-05 深圳配天智能技术研究院有限公司 一种基于现场可编程门阵列的数字控制系统及其数据传输方法

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