WO2007080695A1 - 情報処理装置、信号伝送方法、およびブリッジ - Google Patents

情報処理装置、信号伝送方法、およびブリッジ Download PDF

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WO2007080695A1
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signal
endpoint
bridge
information
processor unit
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Hideki Mitsubayashi
Takeshi Yamazaki
Hideyuki Saito
Yuji Takahashi
Original Assignee
Sony Corporation
Sony Computer Entertainment Inc.
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/404—Coupling between buses using bus bridges with address mapping

Definitions

  • the present invention relates to information processing technology, and in particular to an information processing apparatus having a plurality of arithmetic processing units, and a signal transmission method and a bridge implemented in the apparatus.
  • a bus bridge is used to ensure compatibility between different buses by relaying a bus directly connected to the CPU and a bus forming a port for device connection. Furthermore, by connecting bus bridges hierarchically, it is possible to form a device tree with the same type of bus and to increase the number of ports that devices can connect to.
  • Non-Patent Document 1 C. E. Leiserson. Fat-Trees: Universal Net- work for Hardware-Efficient. Supercomputing. IEEE Transactions on Computer, Vol. 34, No. 10, pp. 892. 901,
  • the present invention has been made in view of such problems, and an object thereof is to provide a technology capable of coping with a wide variety of connection devices.
  • An embodiment of the present invention relates to an information processing apparatus.
  • the information processing apparatus includes two processor units, two device trees managed by each of the two processor units, and a bridge for relaying signal transmission between two endpoints formed by each of the two device trees.
  • the bridge includes, in the output signal from one of the endpoints, a signal obtained by converting valid information in the device tree to which the one endpoint belongs to valid information in the device tree to which the other endpoint belongs. It is characterized by inputting at the other end point.
  • a device tree is a configuration in which bridges are connected in a multi-tiered tree shape starting from a root node at which a processor unit is located, and access to devices located at the end of the tree, ie, endpoints, is enabled.
  • the bridges, buses, and endpoints that make up the tree are each identified and managed by the processor unit at the root node.
  • the "valid information in the device tree" is local information necessary for the processor unit located at the root node to control signal transmission in the managed device tree, for example, a bridge, a bus, and a router. This information is used to identify the location within one device tree, such as an identification number assigned individually to each endpoint.
  • the signal transmission method comprises the steps of: a first processor unit transmitting a signal to a second processor unit; and transmitting the signal to a first endpoint belonging to a first device tree managed by the first processor unit. Converting valid information contained in the signal output from the first endpoint in the first device library into valid information in the second device tree managed by the second processor unit; Inputting a signal to a second endpoint belonging to a second device tree; and converting the converted signal to the second processor. Transmitting to the unit.
  • Another aspect of the invention relates to a bridge.
  • This bridge is included in the input / output unit that inputs / outputs signals to / from two endpoints belonging to the device tree managed by different processor units, and the signal output from one of the two endpoints.
  • FIG. 1 is a view showing an example of the configuration of a device tree in an information processing apparatus including a single processor unit.
  • FIG. 2 A diagram schematically showing a configuration for transmitting and receiving signals between two processor units.
  • FIG. 3 A flowchart showing a processing procedure for transmitting and receiving signals between two processor units.
  • FIG. 4 is a view showing an example of the data structure of a request source ID table.
  • FIG. 5 is a diagram showing the configuration of an information processing apparatus having a fat tree structure to which the present embodiment is applied.
  • FIG. 6 is a view schematically showing a configuration of an information processing apparatus having a vat tree structure to which the present embodiment is applied.
  • FIG. 7 is a view schematically showing a configuration of an information processing apparatus having a quat-tree structure to which the present embodiment is applied.
  • FIG. 1 shows an example of the configuration of a device tree in an information processing apparatus including a single processor unit.
  • This configuration can be realized, for example, using a PCI (Peripheral Component Interconnect) bus architecture.
  • the information processing apparatus 10 branches the path of the signal output from the processor unit 12 that performs arithmetic processing, the bridge chip 16 that relays signal exchange between the processor unit 12 and other units, and the bridge chip 16, and selects an appropriate path. It includes end points 18a, 18b, 18c, and 18d that provide interfaces with devices that input to and output from switch chips 17a and 17b that are to be transmitted, and switch chips 17a and 17b.
  • the processor unit 12, the bridge chip 16, the switch chip 17a or 17b, and the endpoints 18a, 18b, 18c, or 18d transmit and receive signals via the external buses 14a to 14g, respectively.
  • the processor unit 12 has, for example, a multiprocessor structure composed of a plurality of processors.
  • the processor unit 12 may appropriately include a main memory and an I / O interface (not shown).
  • the bridge chip 16 includes a host bridge 22 which relays a local bus 14a of the processor unit 12 and a bus such as PCI for connecting peripherals.
  • the host bridge 22 is connected to the bus bridges 24a and 24b by an internal bus 20a.
  • the nose bridge 24a, 24b relays signal transmission by the same type of bus, for example, a PCI to PCI bridge. The same applies to the bus bridge 24 described later.
  • the switch chip 17a includes the bus bridges 24c, 24d and 24e, and the switch chip 17b includes the bus bridges 24f, 24g and 24h.
  • the two bus bridges 24a and 24b in the bridge chip 16 are connected to the bus bridge 24c of the switch chip 17a and the bus bridge 24f of the switch chip 17b through the external buses 14b and 14c, respectively.
  • bus bridge 24c is internally connected to other bus bridges 24d and 24e. It is connected by bus 20b.
  • the bus bridges 24d, 24e then connect to the external buses 14d, 14e, respectively, forming their external buses 14d, 14e force S end points 18a, 18b.
  • Switch chip 17b also has the same structure, bus bridge 24f and bus bridge 24g connected internal bus 20c, 24h is connected to the external bus 14f, in 14 g, their external bus 14f, 1 4 g force S End Form points 18c, 18d.
  • the number of endpoints 18 can be increased.
  • the number of bridges provided in the bridge chip 16 and the switch chip 17 is three in FIG. 1 for the sake of simplicity, it is not limited thereto.
  • the number of switch chips 17 is not limited to two, and the number of endpoints 18 may be increased by branching the external bus 14 in multiple stages.
  • one of the two branched bus bridges 24 can be connected to the switch chip 17 and branched further, and the other can be used as the endpoint 18.
  • the devices connected to the endpoint 18 are devices identifying the devices connected to the endpoint 18 formed by the same bus and the bus numbers which are the identification numbers given to the external buses 14 respectively. It is identified in the device tree by the combination with the number. The access between the processor unit 12 and the memory contained therein and each device is requested and established based on the combination of the bus number and the device number.
  • the information processing apparatus is configured to have a plurality of processor units 12 by combining a plurality of information processing apparatuses 10 shown in FIG. Then, a signal for transmitting the external bus 14 or the like under a certain processor module 12 can be transmitted through the endpoint 18 for the external bus 14 or the like under another processor unit 12.
  • FIG. 2 schematically shows a configuration for transmitting and receiving signals between device trees of two processor units. In the figure, for the sake of simplicity, only the host bridge 22 and the endpoint 18 under the processor unit 12 are shown, as described in FIG. 1, the bus bridge 24 intervenes in the route from the host bridge 22 to the endpoint 18. You may Therefore, the end points 18 are also formed as shown in FIG. 1 and omitted here.
  • a device tree managed by the first processor unit 12a forms an endpoint 18a with a host bridge 22a, an external bus 14a, and the like interposed.
  • the device tree managed by the second processor unit 12b forms endpoints 18e and 18f via the host bridge 22b, the external bus 14b, and the like.
  • an endpoint bridge 30 is introduced which relays signal transmission between the endpoint 18a under the first processor unit 12a and the endpoint 18e under the second processor unit 12b.
  • the endpoint bridge 30 transforms the signal output from the endpoint 18 a or the endpoint 18 e and inputs it to the other endpoint, and the data necessary for the conversion in the transform unit 31 And a memory 32 for storing. For example, a signal transmitted from the first processor unit 12a to the second processor unit 12b is first transmitted to the endpoint 18a. Then, the conversion unit 31 of the end point bridge 30 converts the signal, and the end point 18 e is transmitted to the second processor unit 12 b.
  • the transmission method will be described by taking an example of a packet for requesting access from the first processor unit 12a to the second processor unit 12b or a device under the second processor unit.
  • the packet arriving at the endpoint 18a contains the requester ID consisting of the requester's bus number and device number.
  • the bus number and device number of the host bridge 22a become the request source ID. This is converted in the conversion unit 31, and the request source ID is set as the bus number and device number of the endpoint 18e.
  • a valid packet is generated in the device tree subordinate to the second processor unit 12b, and the packet can reach the desired unit or device in the same tree.
  • the packet transmission from the device tree of the second processor unit 12b to the device tree of the first processor unit 12a is similar.
  • the second processor unit 12 b that has received the transmitted request packet transmits a response packet to the request.
  • the response packet is sent to the endpoint 18e because the request source ID included in the request packet is the bus number and device number of the endpoint 18e.
  • the conversion unit 31 of the endpoint bridge 30 converts the response packet, and A valid response packet is generated in the device tree of the processor unit 12a.
  • the request source ID included in the response packet is the same as that of the host bridge 22a of the first processor unit 12a. Need to change back to bus number and device number. Therefore, in the present embodiment, when converting the request packet first in the conversion unit 31, the bus number and device number of the host bridge 22a that is the original request source are associated with the tag given to the packet. It is stored in the memory 32 as a request source ID table.
  • a tag is an identification number uniquely defined for a request and response for establishing access.
  • the conversion unit 31 refers to the request source ID table based on the tag included in the response packet, and the request source ID in the tree of the first processor unit 12a, ie, Get the ID of the host bridge 22a that is the original request source. Then, by setting the request source ID included in the response packet as the acquired ID, a valid response packet is generated in the device tree of the first peer unit 12a. The generated response packet is transmitted from the endpoint 18a to the host bridge 22a, and the response to the access request by the first processor unit 12a is completed.
  • FIG. 3 is a flowchart showing the above processing procedure.
  • the host bridge 22a sends the access request of the first processor unit 12a to the second processor unit 12b as a request packet to the subordinate endpoint 18a (S10).
  • the request source ID is the bus number of the host bridge 22a, Configured by device number.
  • the conversion unit 31 of the endpoint bridge 30 stores the tag included in the request packet and the request source ID in the request source ID table in the memory 32 (S12). Then, the request source ID is replaced with the bus number and device number of the endpoint 18e, and is transmitted into the device tree of the second processor unit 12b (S14).
  • a response packet is appropriately transmitted via the host bridge 22b (S16).
  • the tag at this time is the same as the tag included in the request packet, and the transmission destination is the subordinate endpoint 18e.
  • the conversion unit 31 also associates the requester ID table power stored in the memory 32 with the tag. Get the original requester ID, and replace the requester ID of the response packet. Then, the signal is sent to the end point 18a to be transmitted into the device tree of the first processor unit 12a (S18). Then, the first processor unit 12a receives the response packet via the host bridge 22a (S20). This completes the access request and response between the two processor units 12a, 12b.
  • FIG. 4 shows an example of the data structure of the request source ID table stored in the memory 32 in the endpoint bridge 30.
  • the requestor ID table 40 includes a requestor ID column 42 and a tag column 44.
  • the request source ID column 42 stores the request source ID included in the request packet, that is, the bus number and device number of the bridge or device as the original request source, and the tag column 44 includes the request source packet.
  • the tag for establishing the access is stored.
  • the tag stored in tag field 44 can manage bi-directional packet transmission
  • FIG. 5 schematically shows the configuration in the case where this embodiment is applied to an information processing apparatus having a single structure formed by two processor units 12a and 12b.
  • bridge chips 16a and 16b and switch chips 17a and 17c connected to a bus of 4 lanes are introduced.
  • the switch chip 17a under the first processor unit 12a includes the endpoint bridge 30a, and the first processor unit 12a manages the endpoint 18a shown in the lower part.
  • the other endpoint 18e included in the endpoint bridge 30a is managed by the second processor unit 12b.
  • the endpoint 18g included in the endpoint bridge 30c of the switch chip 17c is managed by the first processor unit 12a, and the endpoint 18h is managed by the second processor unit 12b.
  • bus numbers “0”, “1” and “2” are assigned to the internal bus 20 a, the external bus 14 b and the internal bus 20 b, respectively.
  • device numbers “0”, “1” and “2” are assigned to the bus bridges 24 d and 24 e connected to the internal bus 20 b and the endpoint 18 a. Therefore, the endpoint 18a is identified in the device tree of the first processor unit 12a by the ID "bus: 2, device: 2".
  • the endpoint 18e included in the same endpoint bridge 30a is, for example, the external bus 14h is the bus number 3 in the device tree of the second processor unit 12b, Bus: 3, identified by the device 0 "ID.
  • two different device trees may have bridges or endpoints with the same ID.
  • the ID of the host bridge 22a “bus: 0, device: 0” is set as the request source ID. It is done.
  • the request source ID is changed to “bus: 3, device: 0” in the conversion unit 31, and the second processor unit is processed. Sent to 12b. Then, for the response packet, the request source ID, that is, the ID power of the transmission destination of the response packet is returned from "bus: 3, device: 0" to "bus: 0, device: 0", to the first processor unit 12a Will be sent.
  • a packet used in a device tree formed by a single processor unit can be applied to a plurality of device trees configured by a plurality of processor units without changing the format.
  • bus numbers and device numbers can be assigned when establishing a device tree, and initialization operations such as device detection can be performed in the same way as generally performed for a single processor unit.
  • a system having a plurality of processor units can be easily constructed.
  • the original request source ID included in the request packet is included in the request packet.
  • the size of request and response packets can be saved compared to the case where they are kept as they are. Furthermore, even when transmitting and receiving packets via three or more device trees with different processor units, it is not necessary to increase the packet size without changing the format at all.
  • FIG. 6 schematically shows an information processing apparatus having a fat tree structure configured by four processor units, which can be realized by applying the above-described aspect.
  • the information processing device 60 includes a first processor unit 12a, a second processor unit 12b, a third processor unit 12c, and a fourth processor unit 12d.
  • the first processor unit 12a manages the bridge chip 16a and the switch chips 17a and 17d. Three or four rectangles in each chip respectively indicate a bridge, and hatched rectangles in the switch chips 17a and 17d are endpoint bridges 30a and 30d, respectively.
  • the second processor interface 12b, the third processor unit 12c, and the fourth processor unit 12d have similar structures.
  • the endpoint bridge 30a relays signal transmission between an endpoint under the first processor unit 12a and an endpoint under the second processor unit 12b.
  • the endpoint bridge 30d relays signal transmission between an endpoint under the first processor unit 12a and an endpoint under the third processor unit 12c. Furthermore, one end of the endpoint relayed by the endpoint bridge 30e and the endpoint bridge 30f is subordinate to the first processor unit 12a. Such a configuration enables each processor unit 12 to access all other device trees.
  • FIG. 7 similarly schematically shows an information processing apparatus having a fat tree structure configured of eight processor units.
  • the information processing apparatus 70 includes first to eighth processor units 12a to 12h.
  • the first processor unit 12a manages a bridge chip 16a and three switch chips 17a, 17d and 17e.
  • the second to eighth processor units 12b to 12h also manage three switch chips in addition to the bridge chip.
  • hatched rectangles in FIG. 7 indicate endpoint bridges (eg, 30a, 30d, 30e).
  • Such a configuration enables each processor unit 12 to access all other device trees, as in the case of FIG.
  • an endpoint bridge connecting endpoints belonging to a device tree of each processor unit is introduced. And go through the endpoint bridge By converting the signal, a valid signal is generated in the destination device tree. This allows processor units or devices in the destination device tree to transmit signals as well as single processor unit configurations, regardless of whether any device tree forces were sent.
  • a device tree can be constructed as in the case of a single processor unit. Therefore, access between the processor unit and various connection devices can be easily realized. Furthermore, because the device trees of other processor units can be used, the number of available devices can be dramatically increased according to the number of processor units without increasing the number of switch chips managed by each processor unit. it can. This embodiment can be realized by incorporating a bridge in the switch chip, which facilitates the construction of a large-scale system.
  • the present invention is applicable to computers, large-scale information processing systems, and the like.

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Abstract

　図２において、第１プロセッサユニット１２ａが管理するデバイスツリーにおいて、外部バス１４ａが形成するエンドポイント１８ａと、第２プロセッサユニット１２ｂが管理するデバイスツリーにおいて、外部バス１４ｂが形成するエンドポイント１８ｅとを中継するエンドポイントブリッジ３０を導入する。エンドポイントブリッジ３０の変換部３１は、例えばエンドポイント１８ａに到達したアクセス要求パケットに含まれる要求元ＩＤを、ホストブリッジ２２ａのＩＤからエンドポイント１８ｅのＩＤに付け替える。ホストブリッジ２２ａのＩＤはパケットのタグと対応付けてメモリ３２に保存しておき、当該要求に対する応答パケットがエンドポイント１８ｅに到達した際、要求元ＩＤを戻すのに用いる。

Description

明 細 書
情報処理装置、信号伝送方法、およびブリッジ
技術分野
[0001] 本発明は、情報処理技術に関し、特に複数の演算処理ユニットを有する情報処理 装置、およびその装置における信号伝送方法と実装されるブリッジに関する。
背景技術
[0002] 近年のコンピュータはその機能が多様ィ匕し、それとともに接続されるデバイスも多岐 に渡るようになった。これらのデバイスはバスを介して CPUと相互に信号のやり取りを 行う。 CPUと直接接続するバスと、デバイス接続のためのポートを形成するバスを中 継して、異種のバスの互換性を確保するためにはバスブリッジが用いられる。さらに バスブリッジを階層的に接続していくことにより同種のバスによるデバイスツリーを形 成し、デバイスが接続できるポート数を増やすことができる。
[0003] 一方、演算処理の高速ィ匕の要求に対応するために近年ではプロセッサを複数備え たマルチプロセッサ構成や、マルチプロセッサの構成を複数備えたマルチホスト構成 を有する情報処理装置が一般的に用いられるようになって 、る。これらの並列処理技 術においては、 1つのアプリケーションを複数のプロセッサまたは複数のホストに分散 させて処理することによって、処理の高速ィ匕を図っている。マルチホスト構成の構造 例としてはフアットツリー構造が挙げられる (例えば、非特許文献 1参照)。
非特干文献 1 : C. E. Leiserson. Fat-Trees: Universal Networ s for Hardware- Efficie nt Supercomputing. IEEE Transactions on Computer, Vol. 34, No. 10, pp. 892.901,
1985
発明の開示
発明が解決しょうとする課題
[0004] 例えばマルチホスト構成を有する情報処理装置において、 1つのアプリケーションを 複数のホストに分散させて処理を行う場合、ホストごとに管理するバスが異なるため、 異なるデバイスツリー相互のアクセスが複雑となる。またポート数を増やすためにデバ イスツリーの階層を増加させると、管理すべきバスの数が増大し、プロセッサにおける バス管理の面や、接続したデバイスとの信号送受信の速度の面で不利となることも多 い。
[0005] 本発明はこのような課題に鑑みてなされたものであり、その目的は接続デバイスの 多種多様ィ匕に対応することのできる技術を提供することにある。
課題を解決するための手段
[0006] 本発明のある態様は情報処理装置に関する。この情報処理装置は、 2つのプロセッ サユニットと、 2つのプロセッサユニットのそれぞれが管理する 2つのデバイスツリーと 、 2つのデバイスツリーがそれぞれ形成する 2つのエンドポイント間の信号伝送を中継 するブリッジと、を備え、ブリッジは、一方のエンドポイントからの出力信号に含まれる 、一方のエンドポイントが属するデバイスツリーにおいて有効な情報を、他方のエンド ポイントが属するデバイスツリーにおいて有効な情報に変換した信号を、他方のェン ドポイントに入力することを特徴とする。
[0007] デバイスツリーはプロセッサユニットが位置するルートノードを起点として、ブリッジを 多段にツリー状に接続し、ツリーの末端、すなわちエンドポイントに位置するデバイス へのアクセスを可能とする構成をいう。このデバイスツリー構造において、ツリーを構 成するブリッジ、バス、エンドポイントは、ルートノードにあるプロセッサユニットによつ てそれぞれが識別され、管理される。「デバイスツリーにおいて有効な情報」とは、ル ートノードに位置するプロセッサユニットが、管理するデバイスツリー内での信号伝送 を制御するためなどに必要なローカルな情報であり、例えばブリッジ、バス、およびェ ンドポイントなどに個別に付与した識別番号など、 1つのデバイスツリー内での位置の 識別を行うための情報などである。
[0008] 本発明の別の態様は信号伝送方法に関する。この信号伝送方法は、第 1プロセッ サユニットが第 2プロセッサユニットに対する信号を発信するステップと、その信号を 第 1プロセッサユニットが管理する第 1デバイスツリーに属する第 1エンドポイントへ伝 送するステップと、第 1エンドポイントから出力された信号に含まれる、第 1デバイスッ リーにおいて有効な情報を、第 2プロセッサユニットが管理する第 2デバイスツリーに おいて有効な情報に変換するステップと、変換された信号を第 2デバイスツリーに属 する第 2エンドポイントへ入力するステップと、変換された信号を前記第 2プロセッサ ユニットへ伝送するステップと、を含むことを特徴とする。
[0009] 本発明の別の態様はブリッジに関する。このブリッジは、異なるプロセッサユニットが 管理するデバイスツリーに属する 2つのエンドポイントに対して信号を入出力する入 出力部と、その 2つのエンドポイントのうち一方のエンドポイントから出力された信号に 含まれる、一方のエンドポイントが属するデバイスツリーにおいて有効な情報を、他方 のエンドポイントが属するデバイスツリーにおいて有効な情報に変換した信号を生成 して他方のエンドポイントへ入力する変換部と、を備えることを特徴とする。
[0010] なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、コ ンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である
発明の効果
[0011] 本発明によれば、接続デバイスの多様化に対応した情報処理技術を実現すること ができる。
図面の簡単な説明
[0012] [図 1]単一のプロセッサユニットを含む情報処理装置におけるデバイスツリーの構成 例を示す図である。
[図 2]2つのプロセッサユニット間で信号を送受するための構成を模式的に示す図あ る。
[図 3]2つのプロセッサユニット間で信号を送受する処理手順を示すフローチャートで ある。
[図 4]要求元 IDテーブルのデータ構造例を示す図である。
[図 5]本実施の形態を適用したフアットツリー構造を有する情報処理装置の構成を示 す図である。
[図 6]本実施の形態を適用したフアットツリー構造を有する情報処理装置の構成を模 式的に示す図である。
[図 7]本実施の形態を適用したフアットツリー構造を有する情報処理装置の構成を模 式的に示す図である。
符号の説明 [0013] 10· · ·情報処理装置、 12· · ·プロセッサユニット、 14· · ·外部バス、 16· · ·ブリッジ チップ、 17· · ·スィッチチップ、 18· · ·エンドポイント、 20· · ·内部バス、 22…ホスト ブリッジ、 24· · ·バスブリッジ、 30…エンドポイントブリッジ、 40· · ·要求元 IDテープ ル、 50· · ·情報処理装置。
発明を実施するための最良の形態
[0014] まず本実施の形態において用いられるデバイスツリーの構造について説明する。
図 1は単一のプロセッサユニットを含む情報処理装置におけるデバイスツリーの構成 例を示している。この構成は、例えば PCI (Peripheral Component Interconnect)のバ スアーキテクチャを用いて実現できる。情報処理装置 10は演算処理を行うプロセッサ ユニット 12、プロセッサユニット 12と他のユニットとの間の信号授受を中継するブリツ ジチップ 16、ブリッジチップ 16が出力する信号の経路を分岐し、適宜経路を選択し て伝送させるスィッチチップ 17aおよび 17b、スィッチチップ 17aおよび 17bに対して 入出力を行うデバイスとのインターフェースを提供するエンドポイント 18a、 18b、 18c 、および 18dを含む。プロセッサユニット 12、ブリッジチップ 16、スィッチチップ 17aま たは 17b、エンドポイント 18a、 18b、 18c、または 18dは、それぞれ外部バス 14a〜l 4gを介して信号の送受信を行う。
[0015] プロセッサユニット 12は例えば複数のプロセッサからなるマルチプロセッサ構造を 有する。またプロセッサユニット 12は図示しないメインメモリや I/Oインターフェース などを適宜含んでよい。ブリッジチップ 16は、プロセッサユニット 12のローカルなバス 14aと周辺機器を接続するための PCIなどのバスとを中継するホストブリッジ 22を含 む。ホストブリッジ 22は内部バス 20aによってバスブリッジ 24a、 24bと接続される。ノ スブリッジ 24a、 24bは例えば PCItoPCIブリッジのように、同種のバスによる信号伝 送を中継する。以後説明するバスブリッジ 24も同様である。
[0016] スィッチチップ 17aはバスブリッジ 24c、 24d、 24eを、スィッチチップ 17bはバスブリ ッジ 24f、 24g、 24hを含む。ブリッジチップ 16における 2つのバスブリッジ 24a、 24b はそれぞれ、スィッチチップ 17aのバスブリッジ 24cおよびスィッチチップ 17bのバス ブリッジ 24fに、外部バス 14b、 14cを介して接続されている。
[0017] スィッチチップ 17aにおいて、バスブリッジ 24cは他のバスブリッジ 24d、 24eと内部 バス 20bで接続されている。そしてバスブリッジ 24d、 24eは、それぞれ、外部バス 14 d、 14eに接続し、それらの外部バス 14d、 14e力 Sエンドポイント 18a、 18bを形成する 。スィッチチップ 17bも同様の構成を有し、バスブリッジ 24fと内部バス 20cで接続さ れたバスブリッジ 24g、 24hが外部バス 14f、 14gに接続し、それらの外部バス 14f、 1 4g力 Sエンドポイント 18c、 18dを形成する。
[0018] このようにバスブリッジ 24を接続していき、外部バス 14の数をツリー状に増加させて いくことにより、エンドポイント 18の数を増加させていくことができる。なおブリッジチッ プ 16、スィッチチップ 17において備えられるブリッジの数は、図 1では簡単のために 3 つとしたが、それに限られない。また、スィッチチップ 17は 2つに限らず、多段階に外 部バス 14を分岐して、エンドポイント 18の数を適宜増加させてよい。さらに分岐した 2 つのバスブリッジ 24のうち一方をスィッチチップ 17に接続してさらに分岐させ、他方 をエンドポイント 18とすることもできる。
[0019] エンドポイント 18に接続されたデバイスは、外部バス 14のそれぞれに与えられた識 別番号であるバス番号、および、同一のバスが形成するエンドポイント 18に接続され たデバイスを識別するデバイス番号との組み合わせによって、デバイスツリー中で識 別される。プロセッサユニット 12やそれに含まれるメモリと、各デバイスとの間のァクセ スは、バス番号およびデバイス番号の組み合わせに基づき要求および確立がなされ る。
[0020] 本実施の形態における情報処理装置は、図 1に示した情報処理装置 10を複数組 み合わせることにより、複数のプロセッサユニット 12を有する構成とする。そして、ある プロセッサュ-ット 12配下にある外部バス 14等を伝送する信号が、エンドポイント 18 を経由して、他のプロセッサユニット 12配下にある外部バス 14等を伝送できるように する。図 2は 2つのプロセッサユニットのデバイスツリー間で信号の送受信を行うため の構成を模式的に示している。同図では簡単のために、プロセッサユニット 12配下の ホストブリッジ 22とエンドポイント 18のみを示している力 図 1において述べたとおり、 ホストブリッジ 22からエンドポイント 18までの経路にはバスブリッジ 24が介在していて よい。したがってエンドポイント 18も図 1に示すとおり複数形成される力 ここでは省略 する。 [0021] まず第 1プロセッサユニット 12aが管理するデバイスツリーは、ホストブリッジ 22a、外 部バス 14aなどを介在させてエンドポイント 18aを形成している。同様に、第 2プロセッ サユニット 12bが管理するデバイスツリーは、ホストブリッジ 22b、外部バス 14bなどを 介在させてエンドポイント 18e、 18fを形成している。ここで第 1プロセッサユニット 12a 配下にあるエンドポイント 18aと、第 2プロセッサユニット 12b配下にあるエンドポイント 18eとの間の信号伝送を中継するエンドポイントブリッジ 30を導入する。
[0022] エンドポイントブリッジ 30は、エンドポイント 18aまたはエンドポイント 18eから出力さ れた信号を変換して他方のエンドポイントへ入力する変換部 31と、変換部 31におけ る変換に必要なデータを記憶するメモリ 32とを含む。例えば第 1プロセッサユニット 1 2aから第 2プロセッサユニット 12bへ送信する信号は、まずエンドポイント 18aに送信 される。そしてエンドポイントブリッジ 30の変換部 31において信号の変換を行い、ェ ンドポイント 18eから第 2プロセッサユニット 12bへ送信される。以後、第 1プロセッサュ ニット 12aから第 2プロセッサユニット 12b、または第 2プロセッサユニット配下のデバイ スへのアクセス要求を行うパケットを例に伝送の手法を説明する。
[0023] 上述したようにアクセスの要求および確立はバス番号とデバイス番号に基づき行わ れる。したがってエンドポイント 18aに到達したパケットには、要求元のバス番号およ びデバイス番号からなる要求元 IDが含まれる。上記の例ではホストブリッジ 22aのバ ス番号およびデバイス番号が要求元 IDとなる。これを変換部 31において変換し、要 求元 IDをエンドポイント 18eのバス番号およびデバイス番号とする。これにより、第 2 プロセッサユニット 12b配下のデバイスツリー内で有効なパケットが生成され、パケット を同ツリー内の所望のユニット、デバイスへ到達させることができる。第 2プロセッサュ ニット 12bのデバイスツリーから第 1プロセッサユニット 12aのデバイスツリーに向けた パケット送信も同様である。
[0024] ここで、送信された要求パケットを受け付けた第 2プロセッサユニット 12bが、要求に 対する応答パケットを送信する場合を考える。まず第 2プロセッサユニット 12bのデバ イスツリー内では、要求パケットに含まれる要求元 IDがエンドポイント 18eのバス番号 およびデバイス番号であるため、応答バケツトはエンドポイント 18eに対して送信され る。そこでエンドポイントブリッジ 30の変換部 31は、当該応答パケットを変換し、第 1 プロセッサユニット 12aのデバイスツリー内で有効な応答パケットを生成する。
[0025] このとき、本来の要求元である第 1プロセッサユニット 12aのホストブリッジ 22aが応 答パケットを受け取るためには、応答パケットに含まれる要求元 IDを第 1プロセッサュ ニット 12aのホストブリッジ 22aのバス番号およびデバイス番号に戻す必要がある。そ こで本実施の形態では、変換部 31において先に要求パケットを変換する際、本来の 要求元であるホストブリッジ 22aのバス番号およびデバイス番号を、同パケットに与え られたタグと対応づけて要求元 IDテーブルとしてメモリ 32に保存しておく。タグはある アクセス確立のための要求および応答に対し一意に定められる識別番号である。
[0026] そして、応答パケットがエンドポイント 18eに到達したら、変換部 31は応答パケットに 含まれるタグに基づき要求元 IDテーブルを参照して、第 1プロセッサユニット 12aのッ リーにおける要求元 ID、すなわち本来の要求元であるホストブリッジ 22aの IDを取得 する。そして応答パケットに含まれる要求元 IDを、取得した IDとすることにより、第 1プ 口セッサユニット 12aのデバイスツリー内で有効な応答パケットが生成される。生成さ れた応答パケットはエンドポイント 18aからホストブリッジ 22aへ送信され、第 1プロセッ サユニット 12aによるアクセス要求に対する応答が完了する。
[0027] 図 3は以上の処理手順を示すフローチャートである。まず第 2プロセッサユニット 12 bに対する第 1プロセッサユニット 12aのアクセス要求を、ホストブリッジ 22aが要求パ ケットとして配下のエンドポイント 18aに発信する（S10)ここで要求元 IDはホストブリツ ジ 22aのバス番号、デバイス番号で構成される。要求パケットがエンドポイント 18aに 到達すると、エンドポイントブリッジ 30の変換部 31は、要求パケットに含まれるタグお よび要求元 IDをメモリ 32内の要求元 IDテーブルに保存する（S12)。そして要求元 I Dをエンドポイント 18eのバス番号およびデバイス番号に付け替えて、第 2プロセッサ ユニット 12bのデバイスツリー内へ送信する（S 14)。
[0028] 要求パケットが第 2プロセッサユニット 12bのホストブリッジ 22bに到達し、第 2プロセ ッサユニット 12bが当該要求を認識すると、ホストブリッジ 22bを介して応答パケットが 適宜発信される（S16)。このときのタグは要求パケットに含まれるタグと同一であり、 送信先は配下のエンドポイント 18eである。応答パケットがエンドポイント 18eに到達 すると、変換部 31は、メモリ 32内に保存した要求元 IDテーブル力もタグに対応づけ られた本来の要求元 IDを取得し、応答パケットの要求元 IDを付け替える。そしてそ の信号をエンドポイント 18aへ入力することにより、第 1プロセッサユニット 12aのデバ イスツリー内へ送信する（S18)。そして第 1プロセッサユニット 12aはホストブリッジ 22 aを介して当該応答パケットを受信する（S 20)。これにより 2つのプロセッサユニット 12 a、 12b間のアクセス要求および応答が完了する。
[0029] 図 4はエンドポイントブリッジ 30の内のメモリ 32に記憶される要求元 IDテーブルの データ構造例を示して 、る。要求元 IDテーブル 40は要求元 ID欄 42およびタグ欄 4 4を含む。要求元 ID欄 42には、要求パケットに含まれる要求元 ID、すなわち本来の 要求元であるブリッジやデバイスなどのバス番号およびデバイス番号が記憶され、タ グ欄 44には、要求元パケットに含まれる当該アクセス確立のためのタグが記憶される 。タグ欄 44に記憶されたタグによって、双方向のパケット伝送を管理することができる
[0030] 図 5は本実施の形態を、 2つのプロセッサユニット 12a、 12bが形成するフアツトッリ 一構造を有する情報処理装置に適用した場合の構成を模式的に示して ヽる。ここで はブリッジチップ 16a、 16bと、 4レーンのバスに接続するスィッチチップ 17a、 17cが 導入されている。情報処理装置 50において、第 1プロセッサユニット 12a配下のスイツ チチップ 17aはエンドポイントブリッジ 30aを含み、下段に示されるエンドポイント 18a を第 1プロセッサユニット 12aが管理する。エンドポイントブリッジ 30aに含まれる他方 のエンドポイント 18eは第 2プロセッサユニット 12bが管理する。また、スィッチチップ 1 7cのエンドポイントブリッジ 30cに含まれるエンドポイント 18gは第 1プロセッサユニット 12aが管理し、エンドポイント 18hは第 2プロセッサユニット 12bが管理する。
[0031] 同図において内部バス 20a、外部バス 14b、内部バス 20bに対して、例えばバス番 号はそれぞれ「0」、「1」、「2」と付与される。そして例えば内部バス 20bに接続されて いるバスブリッジ 24d、 24e、およびエンドポイント 18aに対して、デバイス番号が「0」 、「1」、「2」とつけられる。したがってエンドポイント 18aは第 1プロセッサユニット 12a のデバイスツリーにおいて、「バス：2、デバイス： 2」という IDによって識別される。一方 、同じエンドポイントブリッジ 30aに含まれるエンドポイント 18eは、例えば外部バス 14 hが第 2プロセッサユニット 12bのデバイスツリーにおいてバス番号 3であるとすると、「 バス： 3、デバイス 0」という IDによって識別される。当然、異なる 2つのデバイスツリー には同一の IDを有するブリッジまたはエンドポイントがあってよい。
[0032] 上述の例では、第 1プロセッサユニット 12aのホストブリッジ 22aを要求元とする要求 ノ ケットには、要求元 IDとして当該ホストブリッジ 22aの ID、「バス： 0、デバイス： 0」が 設定されている。エンドポイントブリッジ 30aにおいて、エンドポイント 18aからエンドポ イント 18eへその要求パケットが中継される際に、変換部 31において要求元 IDが「バ ス： 3、デバイス： 0」に付け替えられ、第 2プロセッサユニット 12bへ送信される。そして 応答パケットに対しては、要求元 ID、すなわち応答パケットの送信先の ID力 「バス： 3、デバイス： 0」から「バス： 0、デバイス： 0」へ戻され、第 1プロセッサユニット 12aへと 送信される。
[0033] 以上の動作によって、単一のプロセッサユニットが形成するデバイスツリーにおいて 用いられるパケットを、そのフォーマットを何ら変更することなぐ複数のプロセッサュ ニットが構成する複数のデバイスツリーに適用することができる。またデバイスツリーを 確立する際のバス番号やデバイス番号の採番や、デバイス検出などの初期化動作も 、単一のプロセッサユニットに対して一般的に行われるのと同様に行うことができるた め、容易に複数のプロセッサユニットを有するシステムを構築することができる。
[0034] また、本実施の形態のように要求パケットに含まれる本来の要求元 IDを他方のェン ドポイントの識別情報に完全に置き換えることにより、要求パケットに本来の要求元 ID が含まれたままの場合と比較して、要求パケットおよび応答パケットのサイズを節約す ることができる。さらに、プロセッサユニットを異にする 3つ以上のデバイスツリーを介し てパケットを送受信する場合であっても、そのフォーマットを何ら変更することなぐか つパケットサイズを大きくする必要がな 、。
[0035] これまでの例では、 2つのプロセッサユニット 12a、 12b間のパケット送受信につい て述べたが、同様のエンドポイントブリッジにおける変換を繰り返すことにより、あるデ バイスツリーを中継してまた別のデバイスツリーへとパケットを送信することもできる。こ れにより、 1つのプロセッサユニットが管理するバスの数を増加させずとも、アクセスで きるバスの数を増加させることができ、大規模なシステムを効率のよ!、リソース使用に よって容易に実現することができる。 [0036] 図 6は上述の態様を適用して実現できる、 4つのプロセッサユニットによって構成さ れるフアットツリー構造を有する情報処理装置を模式的に示している。情報処理装置 60は第 1プロセッサユニット 12a、第 2プロセッサユニット 12b、第 3プロセッサユニット 12c、および第 4プロセッサユニット 12dを備える。第 1プロセッサユニット 12aはブリツ ジチップ 16aおよびスィッチチップ 17a、 17dを管理する。各チップ内の 3つまたは 4 つの矩形はそれぞれブリッジを示しており、スィッチチップ 17a、 17dにおいて斜線を 施した矩形はそれぞれエンドポイントブリッジ 30a、 30dである。第 2プロセッサュ-ッ ト 12b、第 3プロセッサユニット 12c、および第 4プロセッサユニット 12dも同様の構造を 有する。
[0037] エンドポイントブリッジ 30aは、第 1プロセッサユニット 12aの配下にあるエンドポイン トと第 2プロセッサユニット 12bの配下にあるエンドポイントとの間の信号伝送を中継す る。エンドポイントブリッジ 30dは、第 1プロセッサユニット 12aの配下にあるエンドポィ ントと第 3プロセッサユニット 12cの配下にあるエンドポイントとの間の信号伝送を中継 する。さらにエンドポイントブリッジ 30eおよびエンドポイントブリッジ 30fによって中継 されるエンドポイントの一端も、第 1プロセッサユニット 12aの配下にある。このような構 成にすることにより、各プロセッサユニット 12から他の全てのデバイスツリーへのァク セスが可能になる。
[0038] 図 7は同様に、 8つのプロセッサユニットによって構成されるフアットツリー構造を有 する情報処理装置を模式的に示している。情報処理装置 70は第 1から第 8のプロセ ッサユニット 12a〜 12hを含み、例えば第 1プロセッサユニット 12aはブリッジチップ 16 aおよび 3つのスィッチチップ 17a、 17d、 17eを管理する。同様に第 2から第 8のプロ セッサユニット 12b〜12hも、ブリッジチップの他に 3つのスィッチチップを管理する。 図 6同様、図 7においても斜線を施した矩形はエンドポイントブリッジ (例えば 30a、 30 d、 30e)を示している。このような構成とすることにより、図 6の場合と同様に、各プロ セッサユニット 12から他の全てのデバイスツリーへのアクセスが可能になる。
[0039] 以上述べたように本実施の形態によれば、複数のプロセッサユニットを有する情報 処理装置において、各プロセッサユニットのデバイスツリーに属するエンドポイントを 接続するエンドポイントブリッジを導入する。そしてエンドポイントブリッジを通過する 信号を変換することにより、送信先のデバイスツリー内で有効な信号を生成する。こ れにより、送信先のデバイスツリー内のプロセッサユニットやデバイスは、信号がどの デバイスツリー力も送信されたかに関わらず、単一のプロセッサユニットの構成と同様 に信号の伝送を行うことができる。
[0040] また単一のプロセッサユニットの場合と同様にデバイスツリーを構築することができ る。したがって、プロセッサユニットと多種の接続デバイスとのアクセスを容易に実現 できる。さらに、他のプロセッサユニットのデバイスツリーを利用できるため、各プロセ ッサユニットが管理するスィッチチップの数を増大させずとも、プロセッサユニットの数 に応じて利用可能なデバイス数を飛躍的に増加させることができる。本実施の形態 はスィッチチップにブリッジを組み込むことにより実現できるため、大規模システムの 構築が容易になる。
[0041] 以上、本発明を実施の形態をもとに説明した。上記実施の形態は例示であり、それ らの各構成要素や各処理プロセスの組合せに 、ろ 、ろな変形例が可能なこと、また そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
産業上の利用可能性
[0042] 以上のように本発明はコンピュータ、大規模情報処理システムなどに利用可能であ る。

Claims

請求の範囲
[1] 2つのプロセッサユニットと、
前記 2つのプロセッサユニットのそれぞれが管理する 2つのデバイスツリーと、 前記 2つのデバイスツリーがそれぞれ形成する 2つのエンドポイント間の信号伝送を 中継するブリッジと、
を備え、
前記ブリッジは、一方のエンドポイントからの出力信号に含まれる、前記一方のェン ドポイントが属するデバイスツリーにぉ 、て有効な情報を、他方のエンドポイントが属 するデバイスツリーにおいて有効な情報に変換した信号を、前記他方のエンドポイン トに入力することを特徴とする情報処理装置。
[2] 前記ブリッジは、前記一方のエンドポイントからの出力信号に含まれる、前記一方の エンドポイントが属するデバイスツリーにおける当該出力信号の送信元の識別情報を 、前記他方のエンドポイントの識別情報に書き換えた信号を、前記他方のエンドボイ ントに入力することを特徴とする請求項 1に記載の情報処理装置。
[3] 前記ブリッジは、前記一方のエンドポイントからの出力信号に含まれる、前記送信 元の識別情報を保存するメモリを備え、前記出力信号に対応して生成された応答信 号が前記他方のエンドポイントから出力された際、前記応答信号に含まれる前記他 方のエンドポイントの識別情報を、前記メモリに保存した前記送信元の識別情報に書 き換えた信号を、前記一方のエンドポイントに入力することを特徴とする請求項 2に記 載の情報処理装置。
[4] 前記送信元の識別情報は、当該送信元が属するデバイスツリー内で各デバイスを 識別するために設定された情報であることを特徴とする請求項 2に記載の情報処理 装置。
[5] 前記出力信号とそれに対応する前記応答信号には同一の信号識別情報が付加さ れ、
前記メモリは前記送信元の識別情報と前記信号識別情報とを対応させて保存し、 前記ブリッジは、前記メモリに保存した前記信号識別情報に基づき、前記応答信号 に含まれる前記他方のエンドポイントの識別情報を、前記送信元の識別情報に書き 換えることを特徴とする請求項 3に記載の情報処理装置。
[6] 複数の前記ブリッジと、エンドポイント間の信号伝送を各ブリッジにより中継される複 数のデバイスツリーと、各デバイスツリーをそれぞれ管理する複数のプロセッサュ-ッ トをさらに備えたフアットツリー構造を有することを特徴とする請求項 1に記載の情報 処理装置。
[7] 第 1プロセッサユニットが第 2プロセッサユニットに対する信号を発信するステップと 前記信号を前記第 1プロセッサユニットが管理する第 1デバイスツリーに属する第 1 エンドポイントへ伝送するステップと、
前記第 1エンドポイントから出力された前記信号に含まれる、前記第 1デバイスッリ 一において有効な情報を、前記第 2プロセッサユニットが管理する第 2デバイスツリー にお 、て有効な情報に変換するステップと、
変換された信号を前記第 2デバイスツリーに属する第 2エンドポイントへ入力するス テツプと、
前記変換された信号を前記第 2プロセッサユニットへ伝送するステップと、 を含むことを特徴とする信号伝送方法。
[8] 前記変換するステップは、前記第 1デバイスツリーにおいて有効な情報をメモリに保 存するステップを含み、
前記信号伝送方法は、
前記第 2プロセッサユニットに対する信号に対する応答信号を、前記第 2プロセッサ ユニットが発信するステップと、
前記応答信号を前記第 2エンドポイントへ伝送するステップと、
前記第 2エンドポイントから出力された前記応答信号に含まれる、前記第 2デバイス ツリーにおいて有効な情報を、前記メモリに保存した前記第 1デバイスツリーにおい て有効な情報に変換するステップと、
変換された前記応答信号を前記第 1エンドポイントへ入力するステップと、 前記変換された応答信号を前記第 1プロセッサユニットへ伝送するステップと、 をさらに含むことを特徴とする請求項 7に記載の信号伝送方法。 異なるプロセッサユニットが管理するデバイスツリーに属する 2つのエンドポイントに 対して信号を入出力する入出力部と、
前記 2つのエンドポイントのうち一方のエンドポイントから出力された信号に含まれる 、前記一方のエンドポイントが属するデバイスツリーにおいて有効な情報を、他方の エンドポイントが属するデバイスツリーにおいて有効な情報に変換した信号を生成し て前記他方のエンドポイントへ入力する変換部と、
を備えることを特徴とするブリッジ。
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