CN101615010B

CN101615010B - 基于fpga的多路数据采集系统

Info

Publication number: CN101615010B
Application number: CN2009100233585A
Authority: CN
Inventors: 相征; 冀晗; 刘校伟; 齐佩汉; 徐连军
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2009-07-17
Filing date: 2009-07-17
Publication date: 2011-09-21
Anticipated expiration: 2029-07-17
Also published as: CN101615010A

Abstract

本发明公开了一种基于FPGA的多路数据采集系统，主要解决现有多路采集系统的信号采集范围小、采集精度差的问题。本发明由多路选择器、可编程增益放大器、AD转换器和FPGA数据处理模块组成。FPGA数据处理模块发送地址信号给多路选择器，同时发送放大倍数信号给可编程增益放大器，多路选择器根据地址信号选通外界模拟信号进入可编程增益放大器，可编程增益放大器完成对输入的模拟信号的放大后，输出给AD转换器，AD转换器对输入模拟信号采样、量化成为数字信号，并把该信号送给FPGA数据处理模块，FPGA模块对输入数据排序、滤波、查表后，送给上位机。本发明具有信号采集范围广，精度高，扩展采集路数方便的优点，适用于工业监控、传感网络的信号采集。

Description

基于FPGA的多路数据采集系统

技术领域

本发明属于电子电路领域，涉及多路数据采集系统，该系统用于工业监控，传感网络等多个领域。

背景技术

多路数据采集系统用于跟踪多个目标物体，采集目标物体的特性参数，并把参数转化为数字信号送给上位机。

现有的多路数据采集系统大多是简单的用AD转换器把模拟信号转换成数字信号，而不考虑系统的精度问题，如专利号为200420105488.6专利中提到的“一种多路数据采集系统”主要在系统的集成化、小型化方面做出了改进，而未考虑系统的精度问题；又如专利号为200820095724.9的专利中提到的“多路数据采集系统”，在多路选择器之后连接一个固定放大倍数的放大器，然后输出到AD转换器，最后在微处理器中对信号采样的数据进行平均处理，从而实现数据的多路采集，上述技术虽然考虑了系统的精度问题，但是存在以下技术瓶颈：(1)对模拟信号进行固定系数的放大，信号采集范围小；(2)简单的平均处理滤波效果不明显，恶劣的环境中精度会急剧下降。

发明内容

本发明的目的在于克服上述已有技术的缺点，提出的一种基于的FPGA的多路数据采集系统，提高多路数据采集系统的精度、扩大信号的采集范围，同时便于集成化，降低开发成本。

为了实现上述目的，本发明的基于FPGA的高精度的多路数据采集系统包括：

多路选择器：它接收FPGA数据处理模块发送的地址信号，并依据该信号选通外界模拟信号进入可编程增益放大器；

可编程增益放大器：它接收FPGA数据处理模块发送的放大倍数信号，可编程增益放大器依据该信号对多路选择器输出的信号进行相应的放大，并输出给AD转换器；

AD转换器：接收FPGA发送的读/转信号，对输入的模拟信号进行采样、量化为数字信号，完成模/数转换后向FPGA数据处理模块发出转换完成标志，AD转换器同时输出转换的数字信号等待FPGA数据处理模块读取数据；

FPGA数据处理模块：向多路选择器、可编程增益放大器和AD转换器分别发送地址信号、放大倍数信号和读/转信号，并等待接收AD转换器发送的转换完成标志和转换完成的数字信号，FPGA数据处理模块对接收的数据进行排序、滤波和查表后输出数据信号给上位机；该FPGA数据处理模块同时与多路选择器、可编程增益放大器单向连接，并与AD转换器双向连接，该多路选择器通过可编程增益放大器与AD转换器连接。

所述的多路选择器为A DG506，其转换建立的最大时间为0.6微秒。

所述的可编程增益放大器是由选择器AD7502和放大器AD625构成，其放大的倍数有1、4、16和64四种。

所述的AD转换器为AD574，其最大的转换时间为35微秒，采样量化比特位为12，每完成一次模/数转换，向FPGA数据处理模块发送转换完成标志。

所述的FPGA数据处理模块由有限状态机控制子模块、数据排序子模块、低通滤波子模块、地址译码器子模块、ROM查找表子模块和自动增益控制子模块组成，有限状态机控制子模块输出地址信号分别给多路选择器和自动增益控制子模块，发送读/转信号给AD转换器并接收AD转换器输出的采样数据信号，该子模块得到采样数据信号并输出给数据排序子模块，数据排序子模块经过比较、排序输出合理数据给低通滤波子模块，滤波后的数据与放大倍数信号同时作为地址译码器子模块的输入，该子模块产生的地址信号输出给ROM查找表，查找表输出数据给上位机，并输出给自动增益控制子模块，自动增益子模块依据有限状态机控制子模块输入的地址信号和查找表输出的数据，比较得出放大倍数信号并输出给可编程增益放大器。

所述的数据排序子模块由比较器、最大值寄存器和最小值寄存器组成，AD转换器对十六路信号中的每一路信号连续采样18次，得到的18组数据通过有限状态机控制子模块依次送给数据排序子模块，该模块从18组数据中通过比较器找出最大值和最小值两组数据并丢弃，并依次把余下的16组数据送入低通滤波子模块。

所述的低通滤波子模块是采用xilinx公司的低通滤波ip核实现，该ip核的工作频率为40MHZ；低通滤波器的阶数为16阶，滤波器系数为：-687，-1944，-333，2023，-490，-3725，3453，15920，15920，3453，-3725，-490，2023，-333，-1944，-687。

所述的自动增益控制子模块主要由比较器和多路数据寄存器组成，比较器依据有限状态机控制子模块输出的地址信号，从多路数据寄存器读出相应的采样数据，比较产生放大倍数信号并输出给可编程增益放大器实现自动增益控制和扩大信号的采集范围。

本发明具有如下优点：

(1)由于采用了可编程增益放大器与FPGA结合的方法，实现了自动增益控制，从而在扩大了信号的输入范围的同时保证了信号的精度；

(2)由于FPGA数据处理模块是先对输入的数据进行排序后再进行低通滤波的，从而提高了滤波的效果和信号的采样精度；

(3)由于本发明通过FPGA处理数据，从而方便扩展模拟信号采集路数，且充分利用了FPGA的并行处理结构，提高了处理数据的实时性。

附图说明

图1是本发明的总体结构框图；

图2是本发明的多路选择的电路原理图；

图3是本发明的可编程增益放大器的电路原理图；

图4是本发明的AD转换器的电路原理图；

图5是本发明的FPGA数据处理模块原理框图。

具体实施方式

参照图1，本发明主要由多路选择器、可编程增益放大器、AD转换器和FPGA数据处理模块组成。FPGA数据处理模块分别给多路选择器发送地址信号，给可编程增益放大器发送放大倍数信号，给AD转换器发送读/转信号，多路选择器根据地址信号选通外界相应路数进入可编程增益放大器，可编程增益放大器依据放大倍数信号对输入的模拟信号进行相应的放大，放大后的信号输出给AD转换器，完成对输入模拟信号进行采样、量化成数字信号，并发送转换完成标志给FPGA数据处理模块，FPGA数据处理模块给AD转换器再次发送读/转信号，使该信号为高电平，然后读取AD转换器的数字信号，FPGA数据处理模块对接收的数据进行排序、滤波、查表，然后输出给上位机。该FPGA数据处理模块分别与多路选择器和可编程增益放大器单向连接，并与AD转换器双向连接，该多路选择器通过可编程增益放大器与AD转换器连接。

参照图2：多路选择器，选用的芯片型号为ADG506，有28个引脚，电源引脚1接+15V电压，电源引脚27接-15V电压，使能端引脚18接+3.3V电压，地址引脚A0、A1、A2和A3分别对应的引脚号17、引脚16、引脚15和引脚14，分别连接FPGA数据处理模块输出的地址信号CODE0、CODE1、CODE2和CODE3，信号输入引脚S1~S16分别连接外界模拟信号VO1~VO16，输出端D引脚28经过由电容C70、电阻R70组成的低通滤波器输出信号TO625给可编程增益放大器。

多路选择器接收FPGA数据处理模块发送的地址信号，该地址信号为：CODE0、CODE1、CODE2和CODE3，并依据该信号选通外界16路模拟信号进入可编程增益放大器。多路选择器最大的转换建立时间为0.6微秒。

参照图3，可编程增益放大器，它主要由选择器AD7502和放大器AD625组成，选择器AD7502的引脚14和引脚15分别接+15V和-15V电压，引脚2接模拟地，引脚3接+3.3V电压；放大器AD625的引脚8和引脚9分别接-15V和+15V电压，引脚3和引脚4经过滑动变阻器RP2连接+15V电压，引脚13和引脚14经过滑动变阻器RP1连接-15V电压，引脚7接模拟地，引脚16经过电阻R56和电阻R55接模拟地；选择器AD7502的引脚4和引脚12分别与放大器AD625的引脚2、引脚15连接，引脚8经过电阻R49与放大器AD625的引脚5相连，引脚7经过电阻R50与放大器AD625D的引脚5连接，引脚6经过电阻R44、电阻R50与放大器AD625的引脚5连接，引脚5经过电阻R45、电阻R44、电阻R50与放大器AD625的引脚5连接，引脚9经过电阻R47、电阻R48、电阻R51与放大器AD625的引脚12连接，引脚10经过电阻R48、电阻R51与放大器AD625的引脚12连接，引脚11经过电阻R51与放大器AD625的引脚12连接，引脚13经过电阻R52与AD625的引脚12相连，且选择器AD7502的引脚5与引脚9经过电阻R46相连；选择器AD7502的引脚1和引脚16分别接FPGA输出的信号SEL0、SEL1；多路选择器ADG506输出的信号TO625经过电阻R53与放大器AD625的引脚1相连，同时该信号经过电阻R54与模拟地相连接；放大器AD625的引脚10和引脚11连接并输出信号TO574给AD转换器。

其工作流程为：选择器AD7502接收FPGA数据处理模块发送的放大倍数信号，该信号是；SEL0、SEL1，选择器AD7502依据此信号选择相应的两个通道接通，放大器AD625根据接通的通道对输入的信号进行相应的放大。

在本发明中，可编程增益放大器有4个等级的放大倍数，分别为1、4、16和64，如表1所示：

表1 选择器AD7502接通的通道对与放大器AD625的放大倍数关系

SEL0，SEL1	接通的通道对	放大倍数
			00	通道1与通道5接通	1倍
01	通道2与通道6接通	4倍
			10	通道3与通道7接通	16倍
11	通道4与通道8接通	64倍

参照图4，AD转换器选用的型号为AD574，最大的转换时间为35us。AD转换器AD574的引脚1和引脚2和引脚6接+5V电压，引脚7和引脚11分别接+15V和-15V电压，引脚3和引脚4和引脚15接数字地，引脚9接模拟地，引脚8经过滑动变阻器RP3、滑动变阻器RP4分别与引脚10和引脚12连接，可编程增益放大器输出的信号TO574经过电阻R57与AD转换器AD574的引脚13连接，引脚5为接收FPGA的读/转信号，引脚28发送转换完成标志给FPGA，引脚16~27分别作为信号DB0~DB11与FPGA连接，引脚14悬空不用。

其工作流程为：FPGA给AD转换器发送读/转信号，该信号为低电平，AD转换器接收到转换信号，便对输入的模拟信号进行采样、量化成12比特的数字信号，转换完成后向FPGA发送转换完成标志，FPGA收到此标志信号后向AD转换器送出读/转信号，该信号为高电平，然后读取12比特的数字信号。

参照图5，FPGA数据处理模块，由有限状态机控制子模块、数据排序子模块、低通滤波子模块、地址译码器子模块、ROM查找表子模块和自动增益控制子模块组成，各个模块的功能为：

有限状态机控制子模块，首先发送地址信号给多路选择器和自动增益控制子模块，其次延迟三个时钟周期向AD转换器发送读/转信号，该信号为低电平，然后有限状态机控制子模块等待AD转换器的转换完成标志，若该标志为低电平，有限状态机控制子模块再次发送读/转信号，此时该信号为高电平，然后读取AD转换器转换的12比特的数字信号，并把该信号送给数据排序子模块。

数据排序子模块，由比较器、最大值寄存器和最小值寄存器组成。当工作于某一路信号时，该子模块会对AD转换器连续采样的18组数据进行排序。其排序的具体过程为：

1)该子模块把得到的第一组数据放入最大值寄存器；

2)得到的第二组数据与最大值寄存器的值相比较，若大于最大值寄存器的值，则把第二组数据放进最大值寄存器，同时把最大值寄存器中的值放进最小值寄存器，反之，把第二组数据放入最小值寄存器中，最大值寄存器中的值保持不变；

3)得到的第三组数据先与最大值寄存器的值比较，若大于最大值寄存器的值，则把最大值寄存器的值送入低通滤波子模块，同时把第三组数据送入最大值寄存器，反之，将该数据与最小值寄存器的值比较，若小于最小值寄存器的值，把最小值寄存器的值送给低通滤波子模块，同时把第三组数据放进最小值寄存器中，若第三组数据大于最小值寄存器的值且小于最大值寄存器的值，则把第三组数据送入低通滤波子模块，最小值和最大值寄存器的值保持不变；余下的15组数据的排序方法与第三组数据的排序方法一致。这些排序过程找出了这18组中的最大值和最小值，由于这两组值是严重失真的采样值，故不参与下一步处理，即不进入低通滤波子模块。

低通滤波子模块，直接调用xilinx公司的工作频率为40MHZ的低通滤波器ip核，来实现该低通滤波子模块，该低通滤波器的阶数为16，滤波器系数为：-687，-1944，-333，2023，-490，-3725，3453，15920，15920，3453，-3725，-490，2023，-333，-1944，-687。

地址译码器子模块，主要是把低通滤波子模块输出的信号和此时的放大倍数信号拼接一起作为ROM查找表的地址码；

ROM查找表子模块，接收地址译码器输出的地址码，输出与地址码相对应的数据，送给上位机和自动增益控制子模块。该ROM查找表子模块用于还原外界模拟信号的真实值。

自动增益控制子模块，主要由比较器和多路数据寄存器组成，它输出的放大倍数信号与可编程增益放大器实现自动增益控制。该子模块接收有限状态机控制子模块发送的地址信号和ROM查找表子模块的输出数据，并根据地址信号把数据存放到相应的寄存器中。自动增益控制子模块依据地址信号和相应寄存器中的数据，通过比较器得到该地址信号的放大倍数信号，并输出给可编程放大器对外界模拟信号进行放大。

FPGA模块工作的具体流程为：有限状态机控制子模块首先发送地址信号给多路选择器和自动增益控制子模块，延迟三个时钟周期后向AD转换器发送读/转信号，使该信号为低电平；等待AD转换器的转换完成标志，若该标志为低电平，有限状态机控制子模块再次发送读/转信号，使该信号为高电平；读取AD转换器转换后的数字信号，并把该信号送给数据排序子模块，数据排序子模块经过比较、排序输出数据给低通滤波子模块，滤波后的数据与放大倍数信号同时作为地址译码器子模块的输入，该子模块产生的地址信号输出给ROM查找表子模块，查找表子模块输出数据给上位机，并输出数据给自动增益控制子模块；自动增益子模块依据有限状态机控制子模块输入的地址信号和查找表子模块输出的数据，比较得出放大倍数信号并输出给可编程增益放大器。

Claims

1.一种基于FPGA的高精度的多路数据采集系统，包括：

多路选择器，用于接收FPGA数据处理模块发送的地址信号，并依据该信号选通外界模拟信号进入可编程增益放大器；

可编程增益放大器，用于接收FPGA数据处理模块发送的放大倍数信号，并依据该信号对多路选择器输出的信号进行相应的放大，并输出给AD转换器；

AD转换器，用于接收FPGA发送的读/转信号，对输入的模拟信号进行采样、量化为数字信号，完成模/数转换后向FPGA数据处理模块发出转换完成标志，AD转换器同时输出转换的数字信号等待FPGA数据处理模块读取数据；

FPGA数据处理模块，由有限状态机控制子模块、数据排序子模块、低通滤波子模块、地址译码器子模块、ROM查找表子模块和自动增益控制子模块组成，该FPGA数据处理模块同时与多路选择器、可编程增益放大器单向连接，并与AD转换器双向连接，多路选择器通过可编程增益放大器与AD转换器连接；有限状态机控制子模块输出地址信号分别给多路选择器和自动增益控制子模块，并发送读/转信号给AD转换器，同时接收AD转换器输出的采样数据信号，该有限状态机控制子模块得到采样数据信号并输出给数据排序子模块，数据排序子模块经过比较、排序输出数据给低通滤波子模块，滤波后的数据与放大倍数信号同时作为地址译码器子模块的输入，该地址译码器子模块产生的地址信号输出给ROM查找表，ROM查找表输出数据给上位机，并输出给自动增益控制子模块，自动增益子模块依据有限状态机控制子模块输入的地址信号和ROM查找表输出的数据，比较得出放大倍数信号并输出给可编程增益放大器。

2.根据权利要求1所述的多路数据采集系统，其特征在于多路选择器为ADG506，其转换建立的最大时间为0.6微秒。

3.根据权利要求1所述的多路数据采集系统，其特征在于可编程增益放大器是由选择器AD7502和放大器AD625组成，其放大的倍数有1、4、16和64四种。

4.根据权利要求1所述的多路数据采集系统，其特征在于AD转换器为AD574，其最大的转换时间为35微秒，采样量化比特位为12，每完成一次模/数转换，向FPGA数据处理模块发送转换完成标志。

5.根据权利要求5所述的多路数据采集系统，其特征在于数据排序子模块主要由比较器、最大值寄存器和最小值寄存器组成，AD转换器对十六路信号中的每一路信号连续采样18次，得到的18组数据通过有限状态机控制子模块依次送给数据排序子模块，该模块从18组数据中通过比较器找出最大值和最小值两组数据并丢弃，并依次把余下的16组数据送入低通滤波子模块。

6.根据权利要求6所述的多路数据采集系统，其特征在于数据排序子模块实现排序只延迟两个采样周期。

7.根据权利要求5所述的多路数据采集系统，其特征在于低通滤波子模块采用xilinx公司的低通滤波ip核实现，该ip核的工作频率为40MHZ；低通滤波器的阶数为16阶，滤波器系数为：-687，-1944，-333，2023，-490，-3725，3453，15920，15920，3453，-3725，-490，2023，-333，-1944，-687。

8.根据权利要求5所述的多路数据采集系统，其特征在于自动增益控制子模块主要由比较器和多路数据寄存器组成，比较器依据有限状态机控制子模块输出的地址信号，从多路数据寄存器读出相应的采样数据，比较产生放大倍数信号并输出给可编程增益放大器实现自动增益控制。