KR0139871B1

KR0139871B1 - 반도체 메모리회로

Info

Publication number: KR0139871B1
Application number: KR1019940014417A
Authority: KR
Inventors: 나오토 도미타; 게니티 이마미야; 노부아키 오츠카; 준이치 미야모토
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1993-06-25
Filing date: 1994-06-23
Publication date: 1998-08-17
Also published as: JP3130705B2; US5457661A; EP0631286A2; KR950002074A; EP0631286A3; JPH07141869A

Abstract

본 발명은, 상위 계층의 열선택회로에 있어서 지연수단에 의해 ATD회로로부터의 래치회로를 동작시키는 신호가 반드시 새로운 감지증폭기 데이터의 절환 타이밍보다 빠르게 래치회로를 동작시켜 전의 데이터를 래치한다 .

본 발명은, 메모리셀 어레이(3)의 각 열선택선(BT)의 접속경로는 선택트랜지스터(11)를 매개로 트리상의 계층으로 나누어지고, 열선택계는 1단째 열선택회로(121)및 2단째 열선택회로(122)로 계층마다 이루어진다. 행선택선은 행선택회로(4)에 의해 제어된다. 어드레스신호의 절환을 검지해서 펄스를 방생시키는 ATD회로(7), 상기 펄스를 감지증폭기(5)에서 데이터가 확정되는데 필요한 펄스폭으로 조절하는 펄스폭 제어회로(8), 이 펄스폭에 따라 독출데이터를 래치제어하는 래치회로(9)가 설치된다. 선택트랜스터(11)의 개수가 적은 신호의 상승이 고속인 상위 계층의 1단째 열선택회로(121)에 신호지연수단이 설치되어 있다.

Description

반도체 메모리회로

제1도는 본 발명의 1실시예에 따른 불휘발성 반도체 반도체 메모리회로의 독출계의 구성을 나타낸 회로도

제2도는 종래예로서의 불휘발성 메모리의 독출계의 회로도이다.

*도면의 주요부분에 대한 부호의 설명

1:어드레스 버퍼 3:메모리셀 어레이

4:행선택회로 5:감지증폭기

6:출력버퍼 7:ATD회로

8:펄스폭 제어회로 9:래치회로

11:선택트랜지스터 121:1단째 열선택회로

122:2단째 열선택회로 23:NAND기이트

24:인버터 25:NOR게이트

[산업상의 이용분야]

본 발명은 반도체 메모리회로에 관한 것으로, 특히 독출시의 출력데이터를 안정시키기 위해 감지증폭기안에서의 데이터가 확정되기까지 이전 데이터를 래치하여 출력하는 기능을 갖춘 반도체 메모리회로에 관한 것이다.

[종래의 기술 및 그 문제점]

제2도는 종래예로서 불휘발성 메모리의 독출계의 회로도를 나타낸 것이다. 제2도(a)에 있어서, 비트선의 선택은 다음과 같이 수행된다. 어드레스핀으로부터의 어드레스 입력신호가 어드레스버퍼(1)를 매개로 1단째 열선택회로(21) 및 2단째 열선택회로(22)에 각각 입력된다. 열선택회로(21,22)는 제2도(b)에 나타낸 바와 같이 NAND게이트(23)와 인버터(24)가 직렬접속되어 각 선택트랜지스터(11)의 게이트에 접속된다. 그리고, 1단째 열선택회로(21)에서 1단째 선택신호(a1), 2단째 선택회로(22)에서 2단째 선택신호(b1)에 의해 선택트랜지스터(11(a),11(b))가 각각 온(ON)되어 메모리셀 어레이(3)중으로부터 1개의 비트선(BT;열선택선)이 선택된다.

또한, 워드선(WL;행선택선)은 어드래스버퍼(1)를 매개로 어드래서 신호가 행선택회로(4)에 제공되어 메모리셀 어레이(3)중에서 1개의 워드선이 선택된다. 선택된 비트선과 워드선의 교점에 있는 셀의 데이터는 선택트랜지스터(11(a),11(b))를 매개로 감지증폭기(5)에서 0이나 1이 판정되고, 그 데이터가 출력버퍼(6)를 매개로 출력된다.

이때, 감지증폭기(5)에서의 데이터를 감지하고 있는 동안에는 불안정한 상태가 그대로 버퍼회로(6) 또는 출력데이터(OUT)에 반영된다. 구체적으로는, 셀 선택의 과정에 있어서, 현재 선택하고 있는 비트선과 워드선이 순간적으로 완전히 동시에 새롭게 선택하는 비트선과 워드선으로 절환하는 것 없이 시간적인 오차를 야기시킨다. 이경우, 선택하고 싶은 셀과는 다른 셀의 데이터를 순간적으로 읽게 되고, 그것이 역데이터이면 감지증폭기의 데이터를 일단 반전시키는 것으로 된다. 따라서, 버퍼회로(6)내의 대형 트랜지스터가 데이터 확정까지 온/오프를 반복하여 전원선의 노이즈원으로 되는 것이 있다. 더욱이, 노이즈에 기인해서 억세스타임에도 악영향을 준다.

상기 대책으로서, 어드레스신호의 절환을 검지해 펄스를 발생시키는 ATD 회로(address transition detector)를 이용하여 이전 데이터를 래치하여 출력하고, 감지증폭기 데이터가 확정된 때에 새롭게 독출된 데이터를 출력하도록 하고 있다. 즉, ATD 회로(7)는 어드레스 버퍼로부터의 신호를 취입하여 펄스를 발생시키고, 펄스폭 제어회로(8)에 의해 그 펄스폭이 감지증폭기(5)에서 데이터를 확정하는데 필요한 만큼의 펄스폭으로 조절된다. 래치회로(9)는 그 펄스폭에 의해 독출데이터를 래치제어 한다. 따라서, 어드래스 입력신호가 절환되면 ATD 회로(7)에 의해 펄스가 발생하고, 감지증폭기(5)의 데이터는 절환 전의 데이터이기 때문에 래치회로(9)에서는 이전의 데이터가 래치되어 있는 것으로 된다. 그리고, 감지증폭기(5)에서 새롭게 독출된 데이터를 확정된 때에 래치펄스가 변한다면 정규의 독출데이터는 출력버퍼(6)를 매개로 출력된다.

이 방법에 따르면, 새로 독출데이터를 감지하고 있는 불안정한 상태에도 버퍼회로(6) 또는 출력데이터(OUT)는 안정되어 있기 때문에 노이즈의 문제도 해소할 수 있다. 더욱이, 억세스 고속회에도 관련된다. 그러나, ATD 회로(7)에서 발생한 펄스에 의해서 이전 데이터를 래치하는 것보다도 빠르게 감지증폭기(5)의 데이터가 반전하면, 이전 데이터와는 역의 데이터를 래치하여 버려 노이즈의 원인으로 된다.

ATD 회로(7), 펄스폭제어회로(8)의 게이트 지연 또는 배선저항·배선용량에 의한 배선 지연때문에 래치회로(9)에 들어오는 펄스에는 무시할 수 없는 지연이 있다. 따라서, 열선택회로(21,22)가 고속동작하여 비트선(열선택선)이 빠르게 절환되고, 그때 관련된 메모리셀 데이터가 이전 데이터와는 역의 데이터인 경우는 본래 래치하여야 할 이전 데이터와는 역의 데이터가 감지증폭기회로(5)를 매개로 래치회로(9)에 입력되며, 그보다 지연되어 래치펄스가 래치회로(9)로 입력되면, 그의 역데이터를 래치하는 것으로 된다.

여기서, 행선택신호가 대단히 빠르게 전환되어 행선졸환에 의해 간혹 관련된 셀의 데이터가 이전 데이터와 역으로 래치펄스의 상승보다 반전된 감지증폭기 데이터쪽이 빠른 경우도 고려된다. 다만, 일반적으로 불휘발성 메모리에서는 워드선이 복수 셀의 게이트에 관련되어 있고, 워드선 선택신호가 대단히 빠르게 절환되어도 셀의 게이트 전위가 셀의 임계치 이상으로 상승는 데이터의 독출을 수행할때까지로 되는데에는 시간이 걸려 워드선 상승이 억세스타임을 제어하고 있는 경우가 많다.

따라서, 절환이 빠른것을 비트선(열선택선)이다.

실제의 디바이스에서 일어난 예를 나타낸다. 종래부터 알려져 있는 바와 같이, 불휘발성 메모리에 있어서는 열방향 억세스의 1읽기는 대단히 고속이다. 이는 비선택의 비트선은 셀의 드레인 접합으로부터의 방전에 의해 OV정도로 되어 있고, 1데이터와는 비트선OV에 대응하고 있기 때문에 비트선이 절환된 것 만으로 감지증폭기는 1데이터를 독출하려고 한다. 이때, 선택셀의 위치에 의해서는 어드레스핀을 모두 절환하는 경우가 있고, 어드레스 버퍼(1)가 전부 동작함으로써 칩 전체에서 대전류가 유입되는 것이다. 즉, 이때 전원선 전위가 순간적으로 떨어지게 되어 래치펄스를 제어하고 있는 회로(8)가 감지증폭기회로(5)에 비해 노이즈에 약한 경우, 래치펄스신호의 상승은 나빠지게 된다. 더욱이, 래치회로(9)가 래치펄스신호를 발생시키는 회로로부터 대단히 먼 경우, 배선저항과 배선용량은 무시할 수 없이 큰 것으로 되어 점점 데이터를 래치하는 타이밍을 지연하게 된다.

이상과 같은 악조건이 거듭된 때에 , 이전 데이터에서는 없는 빠른 1읽기모드에 의한 1데이터가 래치되어 버리게 된다.

이와 같이, 종래에는 ATD 회로에서 발생한 펄스에 의해 이전 데이터를 래치하는 것보다도 빠르게 감지증폭기의 데이터가 반전하면, 이전 데이터와는 역의 데이터를 래치하여 버려 마지막 노이즈의 원인으로 되는 결점이 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 어떤 조건하에 있어서도 독출시에 감지증폭기가 동작하여 데이터가 반전하기 전에 이전 데이터를 래치하고, 더욱이 억세스타임에는 어떠한 악영향을 주지 않는 반도체 메모리회로를 제공함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 회로는, 복수의 메모리셀을 배치한 메모리셀 어레이(3)와, 이 메모리셀 어레이(3)의 각 열방향의 메모리셀을 배치한 메모리셀 어레이(3)와, 이 메모리셀 어레이(3)의 각 열방향의 접속경로가 선택트랜지스터(11)를 매개로 소정 계층으로 나누어진 열선택선(BT), 상기 메모리셀 어레이(3)의 행방향의 접속경로를 갖춘 행선택선(WL), 상기 메모리셀의 데이터를 열선택을 매개로 취입해서 판정하는 감지증폭기(5), 외부로부터 입력되는 어드레스신호를 내부신호로 절환하는 어드레스 버퍼회로(1), 이 어드레스 버퍼회로(1)로부터의 신호의 천이를 검지해서 펄스를 발생시키고, 독출시의 어드레스 절환으로 부터 독출하고 싶은 메모리셀의 데이터가 확정되기 까지의 사이에, 그 전에 독출한 메모리셀의 데이터를 유지하기 위해서 이 펄스 신호를 기초로 독출데이터의 천이를 일정시간 저지하는 데이터 유지수단(7,8,9), 상기 어드레스 버퍼회로(1)로부터 내부신호로 행선택선을 선택하는 행선택회로(4), 상기 어드레서 버퍼회로(1)로부터의 내부신호로 선택트랜지스터를 매개로 열선택선을 선택하는 상기 소정 계층마다의 설치된 열선택회로(121,122)및 , 이 열선택회로(121,122)중에 설치되는 상기 선택트랜지스터로의 선택속도에 적극적으로 차이를 갖도록 하는 지연수단(24,25)을 구비하여 구성된 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명은, 래치신호보다도 빠르게 셀의 데이터를 출력해 버리는 원인으로 되어 있는 상위계층의 열선택회로의 신호를 지연수단을 부가하는 것에 의해 지연시키고, 감지증폭기가 관련되어 있는 열선택선이 절환되는 타이밍을 지연시키는 것에 의해 감지증폭기가 이전 데이터를 출력하고 있는 시간을 길게 하며, 그 사이에 데이터 유지수단을 동작시켜 이전 데이터를 래치한다. 또한, 지연수단에 의한 신호의 지연이 억세스를 제어하고 있는 하위계층의 열선택회로 신호보다 지연되지 않는 것으로서 억세스 속도를 악화시키지 않는다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.

제1도는 본 발명의 1실시예에 따른 불휘발성 반도체 메모리회로의 독출계의 구성을 나타낸 회로도로서, 상기 제2도와 동일한 장소에는 동일한 참조부호를 붙인다. 메모리셀 어레이(3)에는 도시되지지 않았지만 복수의 메모리셀이 메트릭스상으로 배치되어 있다. 메모리셀 어레이(3)의 각 열선택선(BT)의 접속경로는 선택트랜지스터(11)를 매개로 트리상의 계층으로 나누어져어 있고, 열선택회로도 1단째 열선택회로(121), 12단째 열선택회로(122)로 계층마다에 설치되어 있다. 그리고, 메모리셀 어레이의 행선택선을 행선택회로(4)에 의해 제어 된다.

또한, 어드레스신호의 절환을 검지해서 펄스를 발생시키는 ATD 회로(7)와, 이 ATD 회로(7)의 발생펄스를 감지증폭기(5)에서 데이터가 확정된는데 필요한 만큼의 펄스폭으로 조절하는 펄스폭 제어회로(8)및 , 이펄스폭제어회로(8)의 펄스폭에 대응해서 독출데이터를 래치제어하는 래치회로(9)가 설치되어 있다. 출력버퍼(6)는 래치회로(9)로부터 독출데이터를 받아 외부로 출력한다.

본 실시예에서는 열선택회로중 선택트랜지스터(11)의 개수가 적은 신호의 상승 대단히 고속인 상위계층의 1단째 열선택회로(121)에 선택트랜지스터(11)의 개수가 많은 하위계층의 2단째 열선택회로(122)의 선택속도에 가깝게 되도록 신호지연수단이 설치되어 있다.

즉 2단째 열선택회로(122)가 상기 제2도(b)와 동일한 구성인 것에 대해 1단째 열선택회로(121)는 NAND게이트(23)의 출력 및 그 출력에 인버터(24)의 직렬2단으로 지연된 출력을 2입력으로 하는 NOR 게이트로 구성되어 있다.

상기 구성에 의하면, ATD 회로(7)로부터 래치신호보다도 빠르게 메모리셀의 데이터를 출력해버리는 원인으로 되어 있는 열선택선선택신호를 지연회로의 추가에 의해 지연시켜 감지증폭기(5)와 관력되어 있는 열선택선이 절환되는 타이밍을 지연시켜 감지증폭기(5)가 이전 데이터를 출력하고 있는 시간을 길게 하고, 그 사이에 래치회로(9)를 작동시켜 이전의 독출데이터를 래치한다.

ATD 회로(7)로부터 래치회로(9)로의 래치신호보다도 빠르게 셀의 데이터를 출력해 버리는 원인은 이 상위계층측의 선택신호에 있기 때문에 지연수단의 추가는 1단째 열선택회로(121)로 한다. 이때, 지연회로에 의한 신호의 지연이 억세스타임을 제어하고 있는 하위계층측의 2단째 열선택회로(122)의 선택신호보다 늦어지게 되지 않으면 억세스를 악화시키는 것을 없다. 1단째 열선택회로(121)의 회로 구성에 의해 신호의 상승이 늦어질 수 있으면서 NOR 게이트(25)에 의해 신호의 상승이 지연되는 것을 없고, 억세스타임은 상기 제2도의 회로로 동일하게 할 수 있다. 그 결과 억세스타임 악화등에 관련되는 노이즈의 문제를 해소할 수 있게 된다.

또한, 상기 실시예에서는 열선택회로의 계층을 2단으로 하였지만, 2단이상의 복수단으로 구성되어 있는 경우도 고려되는데, 이때도 억세스타임을 제어하여 열선택회로로의 신호의 전달이 통상의 타이밍인 최하위 계층의 열선택회로에 따라 다른 상위계층의 열선택회로에서 열선택으로의 신호 전달의 지연수단을 실시하고 , 이 최하위층의 열선택회로의 선택속도로 타이밍이 일치되도록 구성하면 된다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것을 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면 , 상위 계층의 열선택회로에 있어서 지연수단에 의해 ATD 회로로부터 래치를 작동시키는 신호가 반드시 새로운 감지증폭기 데이터의 절환 타이밍보다 빠르게 래치회로를 동작시키고, 이에 의해 독출시에 감지증폭기가 동작하여 데이터가 반전하기 전에 이전의 데이터를 래치한다. 또한 ,지연수단에 의한 신호의 지연이 억세스를 제어하고 있는 하위계층의 열선택회로의 신호보다 늦게 되지 않는 것으로 억세스속도를 악화시키는 것을 없다. 이 결과, 억세스타임 악화등에 관련되는 노이즈의 문제를 해소할 수 있는 반도체 메모리회로를 제공할 수 있게 된다.

Claims

복수의 메모리셀을 배치한 메모리셀 어레이(3)와, 이 메모리셀 어레이(3)의 각 열방향의 접속경로가 선택트랜지스터(11)를 매개로 소정 계층으로 나누어진 열선택선(BT)상기 메모리셀 어레이(3)의 행방향의 접속경로를 갖춘 행선택선(WL), 상기 메모리셀의 데이터를 열선택선을 매개로 취입해서 판정하는 감지증폭기(5)외부로부터 입력되는 어드레스신호를 내부신호로 절환하는 어드레스 버퍼회로(1), 이 어드레스 버퍼회로(1)로부터 신호의 천이를 검지해서 펄스를 발생시키고, 독출시의 어드레스 절환으로부터 독출하고 싶은 메모리셀의 데이터가 확정되기 까지의 사이에, 그 전에 독출한 메모리셀의 데이터를 유지하기 위해서 이 펄스 신호를 기초로 독출데이터의 천이를 일정시간 저지하는 데이터 유지수단(7,8,9), 상기 어드레스 버퍼회로(1)로부터의 내부신호로 행선택선을 선택하는 행선택회로(4)상기 어드레스 버퍼회로(1)로부터의 내부신호로 선택트랜지스터를 매개로 열선택선을 선택하는 상기 소정 계층마다에 설치된 열선택회로(121,122)및, 이 열선택회로(121,122)중에 설치되는 상기 선택트랜지스터로의 선택속도에 적극적으로 차이를 갖도록 하는 지연수단(24,25)을 구비하여 구성된 것을 특징으로 하는 반도체 메모리회로.
복수의 메모리셀을 배치한 메모리셀 어레이(3)와, 이 메모리셀 어레이(3)의 각 열방향의 접속경로가 선택트랜지스터(11)를 매개로 소정 계층으로 나누어진 열선택선(BT), 상기 메모리셀 어레이(3)의 행방향의 접속경로를 갖춘 행선택선(WL),상기 메모리셀의 데이터를 열선택선(BT)을 매개로 취입해서 판정하는 감지증폭기(5), 외부로부터 입력되는 어드레스신호르 내부신호로 절환하는 어드레스 버퍼회로(1), 이 어드레스 버퍼회로(1)로부터의 신호의 천이를 검지하여 펄스신호를 발생시키고, 독출시의 어드레스절환으로부터 독출하고 싶은 메모리셀의 데이터가 확정되기까지의 사이에, 그 전에 독출한 메모리셀의 데이터를 유지하기 위해 상기 펄스 신호를 기초로 독출데이터의 천이를 일정시간 저지하는 데이터 유지수단(7,8,9), 상기 어드레스 버퍼회로(1)로부터의 내부신호로 행선택선을 선택하는 행선택회로(4), 상기 어드레스 버퍼회로로부터의 내부신호로 선택 트랜지스터를 매개로 열선택선을 선택하는 상기 소정 계층마다에 설치된 열선택회로(121,122)및, 상기 열선택회로중 열선택선으로의 신호의 전달이 통상 타이밍에 비해 고속으로 되는 열선택회로에 대해 열선택선으로의 신호의 전달이 통상의 속도의 열선택회로의 선택속도에 따라 타이밍이 일치하도록 삽입부가 되는 지연수단(24,25)을 구비하여 구성된 것을 특징으로 하는 반도체 메모리회로.
복수의 메모리셀을 배치한 메모리셀 어레이(3)와, 이 메모리셀 어레이(3)의 각 열방향의 접속경로가 선택트랜지스터(11)를 매개로 소정 계층으로 나누어진 열선택선(BT), 상기 메모리셀 어레이의 행방향의 접속경로를 갖춘 행선택선(WL), 상기 메모리셀의 데이터를 열선택선을 매개로 취입해서 판정하는 감지증폭기(5), 외부로부터 입력되는 어드레스신호를 내부신호로 절환하는 어드레스 버퍼회로(1), 이 어드레스 버퍼회로(1)로부터의 신호의 천이를 검지해서 펄스신호를 발생시키고, 독출시의 어드레스 절환으로부터 독출하고 싶은 메모리셀의 데이터가 확정되기까지의 사이에, 그 전에 독출한 메모리셀의 데이터를 유지하기 위해 이 펄스신호를 기초로 독출데이터의 천이를 일정시간 저지하는 데이터 유지수단(7,8,9), 상기 어드레스 버퍼회로(1)로부터의 내부신호로 행선택선을 선택하는 행선택회로(4), 상기 어드레스 버퍼회로(1)로부터의 내부신호로 선택 트랜지스터를 매개로 열선택선을 선택하는 상기 소정 계층마다에 설치된 열선택회로(121,122)및, 이 열선택회로(121,122)중 선택트랜지스터 수가 적은 열선택선으로의 신호의 하위 계층의 열선택회로에 있어서의 열선택선으로의 선택속도에 가깝게 되도록 부가되는 지연수단(24,25)을 구비하여 구성된 것을 특징으로 하는 반도체 메모리회로.
제1항에 있어서, 상기 (24,25)은 상기 펄스신호를 상기 데이터 유지수단에 도달시키는 타이밍에 비해 상기 감지증폭기에서 절환된 새로운 데이터를 상기 데이터 유지수단에 도달시키는 타이밍을 지연시키는 기능을 갖춘 것을 특징으로 하는 반도체 메모리회로.
제2항에 있어서, 상기 지연수단(24,25)은 상기 펄스신호를 상기 데이터 유지수단에 도달시키는 타이밍에 비해 상기 감지증폭기에서 절환되 새로운 데이터를 상기 데이터 유지수단에 도달시키는 타이밍을 지연시키는 기능을 갖춘 것을 특징으로 하는 반도체 메모리회로.
제3항에 있어서, 상기 지연수단(24,25)은 상기 펄스신호를 상기 데이터 유지수단에 도달시키는 타이밍에 비해 상기 감지증폭기에서 절환되 새로운 데이터를 상기 데이터 유지수단에 도달시키는 타이밍을 지연시키는 기능을 갖춘 것을 특징으로 하는 반도체 메모리회로.