KR100399110B1 - 반도체장치 - Google Patents

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KR100399110B1
KR100399110B1 KR10-1998-0701867A KR19980701867A KR100399110B1 KR 100399110 B1 KR100399110 B1 KR 100399110B1 KR 19980701867 A KR19980701867 A KR 19980701867A KR 100399110 B1 KR100399110 B1 KR 100399110B1
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Abstract

본 발명의 대표적인 것은, 출력단자를 구동하는 출력트랜지스터 NMOS130, 또는 PMOS129로 구성되는 구동부와, 이 구동부의 동작상태를 제어하는 제어부를 가지는 반도체 장치에 관한 것이다. 이 제어부는, 출력트랜지스터 NMOS130 또는 PMOS129를 온/오프시키는 인에이블신호를 출력한다. 이 인에이블신호는 펄스형의 판독명령신호IN1로부터 생성되고, 출력트랜지스터 NMOS130 또는 PMOS129가 온에서 오프로 천이하기까지의 시간을 길어지게 한다.

Description

반도체 장치
종래의 출력버퍼회로는 도 2에 나타내는 것과 같은 것이 있다.
이하, 종래의 출력 버퍼회로의 구성을 도 2를 사용하여 설명한다. 이 출력버퍼회로는 출력데이터가 나타나는 출력단자 OUT1와, 출력트랜지스터인 P채널 MOS 트랜지스터(이하, PMOS라 칭한다) 129 및 N채널 MOS트랜지스터(이하, NMOS라 칭한다)130를 가진다.
PMOS129 및 NMOS130의 게이트전극에는, 이들 PMOS129 및 NM0S130의 동작을 제어하는 출력트랜지스터 제어회로가 접속되어 있다. 이 출력트랜지스터 제어회로는 인버터(이하, INV라 칭한다) 120, 122, 125 및 133과, 비논리적(이하, NAND 회로라 칭한다)123, 127으로 구성되어 있다. 출력트랜지스터 및 출력트랜지스터 제어회로내의 인버터 및 NAND 회로는 아래와 같이 접속되어 있다.
인버터120의 입력단자에는 판독명령신호 IN1가 주어지고, 출력단자에는 노드121가 접속되어 있다. INV122의 입력단자에는 노드121가 접속되고, 출력단자에는 노드110가 접속되어 있다. INV133의 입력단자에는, 출력단자 OUT1가 출력되어야 할 데이터에 대응하는 신호가 입력되는 출력신호노드131가 접속되며, 출력단자에는 노드132가 접속되어 있다. NAND회로123의 입력단자에는 노드110와 노드132가 접속되고, 출력단자에는 노드124가 접속되어 있다. NAND127의 입력단자에는 노드110와 노드131가 접속되고, 출력단자에는 노드128가 접속되어 있다. INV125의 입력단자에는 노드124가 접속되고, 출력단자에는 노드126가 접속되어 있다.
PMOS129의 소스는 전원선의 기생리액턴스 L2(패키지단자로부터 칩내배선까지의 경로에서 발생하는 기생리액턴스)를 통해, 예컨대 3. 3V의 전위레벨을 가지는 전원 VCC(높은 전위레벨을 가지는 전원은 일반적으로 VCC이라고 불리우고 있다)에 접속되어 있다. PMOS129의 게이트는 노드128에, 드레인은 출력단자OUT1에 각각 접속되어 있다. NMOS130의 소스는 전원선의 기생리액턴스 L1(패키지단자로부터 칩내배선까지의 경로에서 발생하는 기생리액턴스)를 통해, 예컨대 0V의 전위레벨을 가지는 접지 GND(낮은 전위레벨을 가지는 전원은, 일반적으로 VSS 또는 GND라고 불리우고 있다)에 접속되어 있다. NMOS130의 게이트는 노드126에, 드레인은 출력단자OUT1에 각각 접속되어 있다.
인버터120의 입력단자에는, 복수의 외부입력신호인 /RAS(Row Address Strobe Signal), /CAS(Column Address Strobe Signal), /OE(Output Enable Signal), /WE(Write Enable Signal)의 상태에 대응한 판독명령신호 IN1를 출력하는 제어회로CONT1가 접속되어 있다.
이 제어회로는, /WE(Write Enable Signal)가 "H"레벨의 상태이고, /RAS (RowAddress Strobe Signal), /CAS(Column Address Strobe Signa1), /OE (Output Enable Signa1)의 상태가 "H"레벨에서 "L"레벨로 천이했을 때에, "L"레벨에서 "H"레벨로 천이하는 판독명령신호 IN1를 출력한다. 출력단자 OUT1와 접지GND와의 사이에는 콘덴서 C1(통상100 pF)가 접속되어 있다. 이 콘덴서C1는 칩외부에 설치되어 있다.
또한, 출력단자 OUT1와 레퍼런스전압 V2(통상1.4V)를 공급하는 레퍼런스전압 공급부와의 사이에는, 저항 R1이 접속되어 있다. 이 저항 R1및 레퍼런스전압 공급부도 칩외부에 설치된다.
칩외부에 설치된 저항 R1, 콘덴서 C1, 레퍼런스전압 공급부는, 이 출력버퍼회로를 동작시키는 경우에 필요한 것이다.
다음에, 도 2에 나타내는 출력 버퍼회로의 동작을 도 3을 사용하여 설명한다.
i) 출력단자 OUT1에서 "H"레벨이 출력되는 경우(도 3의 아래도면)
데이터를 판독하는 기간이 아닌 경우, 외부입력신호/RAS, /CAS, /OE, /WE의 상태는 "H"레벨로 유지되고 있기 때문에, 제어회로 CONT1는 "L"레벨의 판독명령신호 IN1를 출력한다. 판독명령신호 IN1가 "L"레벨인 경우, 노드128는 "H"레벨, 노드126는 "L"레벨이 되기 때문에, PMOS129, NMOS130는 동시에 오프한다. 따라서, 출력단자 OUT1는 "Hi-Z"레벨을 출력한다. 단, 본회로의 출력단자 OUT1는 칩외부에 설치된 저항 R1, 레퍼런스 전압공급원에 의해서 "V2"레벨이 된다. 이 "V2"레벨은 "H"레벨과 "L"레벨 사이의 레벨이기 때문에, 출력단자 OUT1에 접속된 외부장치로부터 보면 "Hi-Z"레벨로 인식된다.
다음에, /WE가 "H"레벨인 상태대로, /RAS, /CAS, /OE의 상태가 "H"레벨에서 "L"레벨로 천이하면, 판독명령신호 IN1가 "L"레벨에서 "H"레벨로 천이한다. 이때, 노드131가 "H"레벨이면, 노드128가 "L"레벨, 노드126는 "L"레벨이 되기 때문에, PMOS129가 온, NMOS130가 오프한다. PMOS129가 온하면 전류 i2가 도시한 바와 같이 흐르기 때문에, 출력단자 OUT1의 전위레벨이 서서히 상승한다. 그리고, 출력단자 OUT1의 전위레벨이 소정의 값(VOH, 예컨대 2.0V)이상이 되면, 이 출력단자 OUT1의 전위레벨은 "H"레벨로 판단된다.
다음에 판독명령신호 IN1는 "H"레벨에서 "L"레벨로 천이한다. 판독명령신호 IN1가 "H"레벨에서 "L"레벨로 천이하면, 노드128가 "H"레벨이 되기 때문에 PMOS129가 오프한다. PMOS129가 오프하면 출력단자 OUT1의 전위레벨이 서서히 하강하여, 최종적으로 "Hi-Z" 레벨이 된다. (출력단자 OUT1의 전위레벨이 "Hi-Z"레벨로 되돌아가기 때문에, 이하 이 동작을 출력리셋트라고 부른다.)
ii) 출력단자 OUT1로부터 "L"레벨이 출력되는 경우(도 3의 상도면)
한편, 판독명령신호 IN1가 "L"레벨에서 "H"레벨로 천이했을 때, 노드131가 "L"레벨이면 노드128가 "H"레벨, 노드126는 "H"레벨이 되기 때문에, PMOS129가 오프, NMOS130가 온한다. NMOS130가 온하면 전류 i1가 도시한 바와 같이 흐르기 때문에, 출력단자 OUT1의 전위레벨이 서서히 하강한다. 그리고, 출력단자OUT1의 전위레벨이 소정의 값(VOL, 예컨대 0.8V) 이하로 되면, 이 출력단자 OUT1의 전위레벨은 "L"레벨로 판단된다.
다음에 판독명령신호 IN1는 "H"레벨에서 "L"레벨로 천이한다. 판독명령신호 IN1가 "H"레벨에서 "L"레벨로 천이하면, 노드126가 "L"레벨이 되기 때문에 NMOS130가 오프한다. NMOS130가 오프하면 출력단자 OUT1의 전위레벨이 서서히 상승하여, 최종적으로 "Hi-Z"레벨이 된다. (출력단자 OUT1의 전위레벨이 "Hi-Z"레벨로 되돌아가기 때문에, 이하 이 동작을 출력리셋트라고 부른다.)
그렇지만, 종래의 출력 버퍼회로에서는, 전원 VCC 배선및 GND 배선에 주어지는 전위에 큰 변화가 생겨 버리는(노이즈가 생겨 버린다)경우가 있었다.
예컨대, 출력단자 OUT1로부터 "L"레벨이 출력되는 경우(도 3의 상측의 도면)를 생각할 수 있다.
판독명령신호 IN1가 "H"레벨에서 "L"레벨로 천이하면, NMOS130가 오프하여 전류 i1가 커트된다. 그러나, 출력단자 OUT1의 전위레벨이 GND 레벨까지 저하되어 있지 않은 사이에 전류 i1가 커트되면, 전원선의 기생리액턴스 L1의 영향, 즉 지금까지 흐르고 있던 전류를 흐르게 하고자 하는 힘이 작용하여, 칩내부의 GND 배선에 주어지고 있는 전위레벨이 순간적으로 부(-)의 전위레벨로 저하하여 버린다. (저하하는 전압 V = L성분×전류의 시간적 변화율로 표시된다.)
한편, 출력단자 OUT1로부터 "H"레벨이 출력되는 경우(도 3의 하측의 도면)은, 출력리셋트시에 전원선의 기생리액턴스 L2의 영향에 의해, 칩내부의 전원 VCC 배선에 주어지고 있는 전위레벨이 순간적으로 VCC이상의 전위레벨로 상승하여 버린다.
또, 전원 VCC과 GND의 사이에는 큰 용량이 붙어 있기 때문에, 칩내부의 전원VCC 배선에 주어지고 있는 전위레벨도 따라서 변화해 버린다.
이와 같이 출력리셋트시에, 전원 VCC 배선 및 GND 배선에 주어지고 있는 전위레벨이 크게 변화되면, 판독명령신호 IN1를 출력하는 제어회로 CONT1가, 복수의 외부입력신호(/RAS, /CAS, /OE, /WE)의 전위레벨을 잘못 인식하여 버리는 경우가 있다. 그 결과, 판독 기간이 아닌 기간에 "H"레벨의 판독명령신호 IN1가 출현할 가능성이 있어 개선이 요구되고 있었다.
발명의 요약
본 발명은 출력 버퍼를 가지는 반도체 장치에 관한 것이다. 특히 본 발명은 본 출력 버퍼회로가 동작할 때에 생기는 노이즈가 적은 반도체 장치 및, 다른 회로부의 동작이 이 노이즈에 의해 영향을 받는 일이 적은 반도체 장치에 관한 것이다.
도 1은 본 발명의 제 1의 실시의 형태를 나타내는 회로도.
도 2는 종래의 출력 버퍼회로를 나타내는 회로도.
도 3은 도 2의 회로동작을 설명하는 타이밍챠트.
도 4는 도 1의 회로의 동작을 설명하는 타이밍챠트.
도 5는 본 발명의 제 2의 실시의 형태를 나타내는 회로도.
도 6은 도 5의 회로의 동작을 설명하는 타이밍챠트.
도 7은 도 5의 회로의 동작을 설명하는 타이밍챠트.
도 8은 본 발명의 제 3의 실시의 형태를 나타내는 회로도.
도 9는 도 8의 회로의 동작을 설명하는 타이밍챠트.
도 10은 본 발명의 제 4의 실시의 형태를 나타내는 회로도.
도 11은 도 10의 회로의 동작을 설명하는 타이밍챠트.
도 12는 도 10의 회로의 동작을 설명하는 타이밍챠트.
도 13은 본 발명의 제 5의 실시의 형태를 나타내는 회로도.
도 14는 도 13의 회로의 동작을 설명하는 타이밍챠트.
본 발명은, 이상 설명한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 그 대표적인 것은, 복수의 제어신호에 응답하여 제 1의 기간판독 명령신호를 출력하는 제어회로와, 판독명령신호에 의거하여 제 1의 기간 보다도 긴 제 2의 기간 인에이블신호를 출력하는 출력트랜지스터 제어회로와, 인에이블신호에 응답하여 출력단자를 구동하는 출력트랜지스터를 가지는 반도체 장치이다.
(제 1의 실시의 형태)
(회로도의 설명)
이하, 본 발명의 제 1의 실시의 형태에 관해서, 도 1을 사용하여 설명한다.
본 발명의 반도체 장치는, 제어회로 CONT1와 출력버퍼회로로 구성되어 있다. 이 출력버퍼회로는 2개의 출력트랜지스터와 출력단자로 구성된 구동부와, 이 구동부의 상태를 제어하는 출력트랜지스터 제어회로를 가지고 있다.
구동부는 출력데이터가 나타나는 출력단자 OUT1와, 출력트랜지스터인 P채널 MOS 트랜지스터(이하, PMOS라 칭한다) 129및 N채널 MOS트랜지스터(이하, NMOS라 칭한다)130를 가진다. PMOS129 및 NMOS130의 게이트전극에는, 이들 PMOS129 및 NMOS130의 동작을 제어하는 출력트랜지스터 제어회로가 접속되어 있다. 이 출력트랜지스터 제어회로는, 인버터(이하, INV라 칭한다)125및 133과, 비논리적(이하,NAND회로라 칭한다)123, 127로 구성되어 있다. 출력트랜지스터및 출력트랜지스터 제어회로내의 인버터및 NAND 회로는, 아래와 같이 접속되어 있다.
INV133의 입력단자에는, 출력단자 OUT1가 출력해야 할 데이터에 대응하는 데이터신호가 입력되는 출력신호노드131가 접속되고, 출력단자에는 노드132가 접속되어 있다. NAND 회로123의 입력단자에는 노드110와, 노드132가 접속되고, 출력단자에는 노드124가 접속되어 있다. NAND127의 입력단자에는 노드110와, 노드131가 접속되고, 출력단자에는 노드128가 접속되어 있다. INV125의 입력단자에는 노드124가 접속되고, 출력단자에는 노드126가 접속되어 있다. 노드110에는 이 출력트랜지스터 제어회로를 인에이블상태/디제블상태가 되게 하는 인에이블신호가 주어진다.
또한, PM0S129의 소스는 전원선의 기생리액턴스 L2(패키지단자로부터 칩내배선까지의 경로에서 생기는 기생리액턴스)를 통해, 예컨대 3.3V의 전위레벨을 가지는 전원 VCC(높은 전위레벨을 가지는 전원은, 일반적으로 VCC이라고 불리우고 있다)에 접속되어 있다. PMOS129의 게이트는 노드128에, 드레인은 출력단자OUT1에 각각 접속되어 있다. NM0S130의 소스는, 전원선의 기생리액턴스 L1(패키지단자로부터 칩내배선까지의 경로에서 생기는 기생리액턴스)를 통해, 예컨대 0V의 전위레벨을 가지는 접지 GND(낮은 전위레벨을 가지는 전원은, 일반적으로 VSS 또는 GND라고 불리우고 있다)에 접속되어 있다. NMOS130의 게이트는 노드126에 드레인은 출력단자 OUT1에 각각 접속되어 있다.
제어회로 CONT1는 복수의 외부입력신호인 /RAS(Row Address Strobe Signa1), /CAS(Column Address Strobe Signa1), /OE(Output Enable Signa1), /WE(WriteEnable Signa1)의 상태에 대응한 판독명령신호 IN1를 출력한다.
상세하게는, 이 제어회로 CONT1는 /WE(Write Enable Signa1)가 "H"레벨의 상태이고, /RAS(Row Address Strobe Signa1), /CAS(Column Address Strobe Signa1), /OE(Output Enable Signa1)의 상태가 "H"레벨에서 "L"레벨로 천이했을 때에, "L"레벨에서 "H"레벨로 천이하는 판독명령신호 IN1를 출력한다.
출력단자 OUT1와 접지GND와의 사이에는 콘덴서 C1(통상100 pF)가 접속되어 있다. 이 콘덴서C1는 칩외부에 설치된다. 또한 출력단자 OUT1와 레퍼런스전압 V2(통상1.4V)을 공급하는 레퍼런스전압 공급부와의 사이에는, 저항 R1이 접속되어 있다. 이 저항 R1 및 레퍼런스전압 공급부도 칩외부에 설치된다. 칩외부에 설치된 저항 R1, 콘덴서 C1, 레퍼런스전압공급부는 이 출력 버퍼회로를 동작시키는 경우에 필요한 것이다.
또한, 본 발명의 반도체 장치는 INV120'와 NAND회로141및 지연회로(이하, DELAY라 칭한다)로 구성된 인에이블신호 생성회로를 가지고 있다.
보다 상세하게는, 짝수단의 인버터로 구성된 DELAY1는, 노드121'에 접속된 입력단자와, 노드140에 접속된 출력단자를 가지고 있다. NAND회로141는, 노드121'와 노드140가 접속된 2개의 입력단자와, 노드110가 접속된 출력단자를 가지고 있다.
(동작의 설명)
도 4는 도 1에 나타내는 회로의 동작과, 도 2에 나타내는 회로의 동작을 비교한 타이밍챠트이다. 이하, 출력버퍼회로가 "L"레벨을 출력하는 경우에 대해서 설명한다. 우선, 제어회로 CONT1가 외부입력신호인 /RAS, /CAS, /OE 모두가 "H"레벨에서 "L"레벨로 천이하고, 또, /WE가 "H"레벨인 것을 검출한다. 제어회로 CONT1는 인버터 INV120'의 입력단자에 펄스형의 판독명령신호IN1를 출력한다.
제어회로 CONT1가 판독명령신호 IN1를 출력하기 직전에, 도시하지 않은 데이터신호 출력회로가 "L"레벨의 데이터신호를 노드131에 출력한다. 판독명령신호 IN1가 "L"레벨에서 "H"레벨로 천이하면, 노드121'가 "H"레벨에서 "L"레벨로 천이한다. 노드121'가 "L"레벨로 변화되었기 때문에, NAND회로141는 노드140의 레벨에 관계없이(노드140는 "H"레벨이다) 노드110에 "H"레벨을 출력한다.
DELAY1는, 노드121'에 주어진 신호를 소정시간 지연시킨다. 따라서, 노드140는 노드121'가 "L"레벨로 변화된 뒤 소정시간 경과후에 "L"레벨로 변화된다.
노드132가 "H"이며 노드110가 "H"이기 때문에, NAND 회로는 노드124에 "L"를 출력한다. 노드124가 "L"이기 때문에, 노드126는 "L"에서 "H"로 천이한다. 노드126가"L"에서 "H"로 천이하기 때문에 NMOS130는 온이 된다. 그러면, NMOS130의 소스, 드레인사이의 전위차(VDS)에 비례한 전류가 NMOS130의 소스, 드레인사이에 흐르고, 출력단자 OUT1의 전위레벨은 서서히 저하한다.
다음에 판독명령신호 IN1가, "H"레벨에서 "L"레벨로 천이하면, 노드121'가 "L"레벨에서 "H"레벨로 천이한다. 그러나, DELAY1의 영향에 의해 노드140는 아직도 "L"이다. 따라서 NAND 회로141는, 노드121'의 레벨에 관계하지 않고 노드110에 "H"레벨을 출력한다. 요컨대, 판독명령신호 IN1가 "H"레벨에서 "L"레벨로 변화하고 있음에도 불구하고, 노드110는 "H"레벨을 유지한다. 따라서, NMOS130가 충분한 시간계속해서 온하고 있다.
NMOS130를 충분한 시간 계속해서 온시키면, 최종적으로는 VDS = 0V가 되어, 출력단자 OUT1의 전위레벨이 완전히 GND 레벨이 된다. 또, 이때, NMOS130의 소스, 드레인사이에는 전위차가 없기 때문에 전류는 거의 흐르지 않는다. 이 상태에서 NMOS130를 오프시키더라도, 전류의 시간적변화율은 거의 제로이다.
소정의 시간이 경과한 후, 노드140는 "L"레벨에서 "H"레벨로 변화된다. 노드121' 가 "H"이며 노드140가 "H"이기 때문에, NAND 회로141는 노드110에 "L"을 출력한다. 노드110가 "L"이기 때문에 NAND회로123는 노드132의 레벨에 관계없이 노드124에"H"를 출력한다. 노드124가 "H"이기 때문에, 노드126는 "H"로부터 "L"로 천이한다. 노드126가 "H"에서 "L"로 천이하기 때문에, NMOS130는 오프한다.
NMOS130가 오프가 되면, 출력단자OUT1의 전위레벨이 "Hi-Z"레벨이 된다.
이상과 같이, 본 발명의 제 1의 실시의 형태에 의하면, 출력단자 OUT1의 전위레벨이 GND레벨까지 저하한 뒤에 전류 i1가 커트되기 때문에, 전원선의 기생리액턴스 L1의 영향을 받기 어렵다. 따라서, 칩내부의 GND배선에 주어지고 있는 전위레벨이 순간적으로 부(-)의 전위레벨로 저하하여 버리는 일은 없다. (전원 VCC배선, GND배선에 실리는 노이즈량은 매우 적어진다.)
고속동작이 요구되는 DRAM에서는, 타이밍의 규정설정상 GND 레벨에 도달하기까지의 시간을 충분히 취하지 않는다. 요컨대, 출력단자 OUT1의 전위레벨이 GND 레벨로 도달하지 않고 있더라도, 소정의 레벨(VOL)이하가 되면, "L"레벨로 판단하고 있다. 그 때문에 종래에는 출력단자 OUT1의 전위레벨이 GND 레벨에 도달하기 전에,펄스형의 판독명령신호 IN1가 NMOS130를 오프시키고 있었다.
지금, NMOS130의 소스, 드레인간에 i1의 전류가 흐르고 있다고 하면, 앞서 설명한 바와 같이, 접지배선에서 저하하는 전압 V= L성분×전류의 시간적변화율로 표시된다. 이 식에 의해, 저하하는 전압을 줄이기 위해서는 NMOS130을 오프하였을 때에 흐르고 있던 전류를 줄이면 된다. 따라서, 본 발명의 제 1의 실시의 형태에서는 펄스형의 판독명령신호 IN1에 의거하여, 이 판독명령신호 IN1의 펄스폭보다도 긴 폭을 가지는 인에이블신호(노드110에 주어지는 신호)를 생성한 것이다.
그 결과, 보다 긴 시간 NMOS130을 온 시킬 수 있기 때문에, NMOS130의 소스, 드레인간의 VDS를 0V에 가깝게 하는 것이 가능하게 되어, NMOS130가 오프할 때에 흐르고 있는 전류를 보다 작게 할 수 있다.
또한, 판독명령신호 IN1의 펄스폭을 바꾸지 않고 NMOS130가 오프할 때에 흐르고 있는 전류를 보다 작게 할 수 있다. 즉, 액세스 스피드를 저하시키지 않고, 상기한 결함을 더욱 개선할 수 있다. 또, 출력 버퍼회로가 "L"레벨을 출력하는 경우에 대해서 설명하였지만, 출력 버퍼회로가 "H"레벨을 출력하는 경우에 대해서도 마찬가지이다. 그 결과로서, 출력리셋트시에 전원 VCC배선 및 GND배선에 주어지고 있는 전위레벨이 크게 변화하지 않기 때문에, 판독명령신호IN1를 출력하는 제어회로CONT1가, 복수의 외부입력신호(/RAS, /CAS, /OE, /WE)의 전위레벨을 잘못 인식하여 버리는 것을 방지할 수 있다. 따라서, 판독기간이 아닌 기간에 "H"레벨의 판독명령신호 IN1가 출현하는 것을 방지할 수 있다.
본 발명의 제 1의 실시의 형태는, 출력 버퍼회로가 동작할 때에 생기는 노이즈를 감소시키는 것이다. 한편, 이후에 설명하는 제 2의 실시의 형태 이후의 실시의 형태는, 가령 출력버퍼회로가 동작할 때에 노이즈가 생겼다고 해도, 다른 회로에 영향을 미치게 하지 않도록/다른 회로가 오동작하지 않도록 회로의 연구를 시행한 것이다.
(제 2의 실시의 형태)
제 2의 실시의 형태는, 반도체기억장치 특히 DRAM에서 출력버퍼회로가 동작할 때에 생기는 노이즈(출력리셋트 노이즈)에 의해서, 데이터의 판독 동작이 다시 실행되는 것을 방지하는 회로에 관한 것이다. 요컨대, 가령 출력리셋트 노이즈가 생기더라도, 데이터의 판독동작을 금지하도록 한 것이다.
(회로도의 설명)
도 5는, 본 발명의 제 2의 실시의 형태를 나타내는 회로도이며, 도 2과 동일한 요소에는 동일한 부호가 부착된다.
본 발명의 반도체 장치는, 제어회로 CONT1와 출력버퍼회로와 데이터인 버퍼회로로 구성되어 있다. 또, 본실시의 형태에서는, 데이터를 입력하기 위한 데이터인 버퍼회로를 구비하고 있기 때문에, 출력단자 OUT1는 입출력단자 OUT1로서 설명한다.
데이터인 버퍼회로는 입출력단자 OUT1와 접속되어 있다.
보다 상세하게는, INV201의 입력단자에 입출력단자 OUT1가, 출력단자에는 노드210가 각각 접속되어 있다. PMOS202의 소스에는 노드210가, 게이트에는 노드217가, 드레인에는 노드211가 각각 접속되어 있다. NMOS203의 소스에는 노드211가, 게이트에는 노드212가, 드레인에는 노드210가 각각 접속되어 있다. INV205의 입력단자에는 노드211가, 출력단자에는 노드220가 각각 접속되어 있다. INV206의 입력단자에는 노드220가, 출력단자에는 노드211가 각각 접속되어 있다.
인버터-216의 입력단자에는 복수의 외부입력신호인 /RAS, /CAS, /OE, /WE의 상태에 대응한 기록데이터 래치신호IN2를 출력하는 제어회로 CONT1가 접속되어 있다. 이 제어회로 CONT1는 /W3가 "H"레벨의 상태이며, /RAS, /CAS, /OE의 상태가 "H"레벨에서 "L"레벨로 천이할 때에, "L"레벨에서 "H"레벨로 천이하는 판독명령신호IN1를 출력하고, /OE가 "H"레벨의 상태이며, /RAS, /CAS, /WE의 상태가 "H"레벨에서 "L"레벨로 천이했을 때에, "H"레벨에서 "L"레벨로 천이하는 기록데이터 래치신호 IN2를 출력한다.
INV216의 출력단자에는 노드217가 접속되어 있다. INV204의 입력단자에는 노드217가 출력단자에는 노드212가 각각 접속되어 있다.
또, 출력 버퍼회로의 구성중, 도 1에서 이미 설명한 부분에 관해서는 설명을 생략한다.
도 5의 출력 버퍼회로와 도 1과 다른 것은, 구동부의 상태를 제어하는 출력트랜지스터 제어회로의 구성이다. 이하에 이 다른 부분의 구성을 설명한다.
NAND 회로251의 입력단자에는 IN1과 노드265가, 출력단자에는 노드261가 각각 접속되어 있다. INV252의 입력단자에는 노드261가, 출력단자에는 노드262가 각각 접속되어 있다. 홀수단의 인버터로 구성되는 DELAY2의 입력단자에는 노드262가, 출력단자에는 노드263가 각각 접속되어 있다.
비논리합(이하 NOR이라 한다)253의 입력단자에는 노드262와 노드263가, 출력단자에는 노드264가 각각 접속되어 있다. INV254의 입력단자에는 노드264가, 출력단자에는 노드265가 각각 접속되어 있다. NAND255의 입력단자에는 노드265와 IN1가, 출력단자에는 노드266가 각각 접속되어 있다. INV122'의 입력단자에는 노드266가, 출력단자에는 노드110가 각각 접속되어 있다.
(동작의 설명)
다음에, 도 5에 나타내는 회로의 동작을 도 6및 도 7에 나타내는 타이밍챠트로 설명한다.
도 6은 판독동작후, 곧 기록을 행하는 사이클에 관해서 설명하는 타이밍챠트이며, 도 7은 판독명령신호 IN1와 각 노드의 관계를 설명하는 타이밍챠트이다.
우선, 제어회로 CONT1가 외부입력신호인 /RAS, /CAS, /OE 모두가 "H"레벨에서 "L"레벨로 천이하고, 또 /WE가 "H"레벨인것을 검출한다. 제어회로 CONT1는 NAND 회로251, NAND 회로255에 펄스형의 판독명령신호 IN1를 출력한다. 제어회로 CONT1가 판독명령신호 IN1를 출력하기 직전에, 도시하지 않은 데이터신호출력회로가 "L" 또는 "H"레벨의 데이터신호를 노드131로 출력한다. 여기서는, 데이터가"L"인 것으로 한다.
판독명령신호 IN1가 "L"레벨에서 "H"레벨로 변화되면, NAND 회로255의 2개의 입력단자가 동시에 "H"레벨이 되기 때문에, 노드110가 "L"레벨에서 "H"레벨로 변화된다. 노드110가 "H"레벨로 변화하면, NAND 회로123는 노드124에 "L"레벨을 출력한다. 노드124가 "L"레벨이 되면, NMOS130이 온 하여 출력단자OUT1가 서서히 접지레벨로 저하하여 간다.
한편, "H"레벨의 판독명령신호 IN1가 NAND 회로251에 주어지면, 노드262는 "L"레벨에서 "H"레벨로 변화된다. 노드263는 노드262가 "L"레벨에서 "H"레벨에 변화된 뒤, 소정기간 경과후에 "H"레벨에서 "L"레벨로 변화된다.
NOR 회로253는 노드262 또는 노드263가 "H"레벨이기 때문에, 판독명령신호 IN1의 변화에 관계없이 노드264에 "L"레벨을 출력한다. 따라서, 노드265의 레벨은 변화하지 않는다.
다음에 /OE가 "L"레벨에서 "H"레벨로 천이하고, 판독명령신호 IN1가 "H"레벨에서 "L"레벨로 천이하면, NAND회로255의 하나의 입력단자가 "L"레벨이 되기 때문에, 노드110가 "H"레벨에서 "L"레벨로 변화된다. 노드110가 "L"레벨로 변화되면, NAND회로123는 노드124에 "H"레벨을 출력한다. 노드124가 "H"레벨이 되면 NMOS130가 오프한다.
여기서, 앞서 설명한 바와 같이 리셋트노이즈가 발생하여, 전원VCC, GND에 큰 노이즈가 발생할 가능성이 있다. 이 노이즈의 영향에 의해, 원래 /RAS, /CAS가 "L"레벨, /WE, /OE가 "H"레벨인데, /OE의 전위레벨이 "L"레벨로 제어회로가 인식하여 버릴 (/OE의 VIH 레벨이 유지될 수 없게 될) 가능성이 있다. (도 6중의 오동작구간) /OE의 전위레벨이 "L"레벨이면, 제어회로는 판독동작을 개시해야 할 것으로 판단하고, 판독명령신호 IN1를 "L"레벨에서 "H"레벨로 다시 천이 시킨다.
그러나, DELAY2에 의해 결정되는 시간이 경과된 후, 노드263가 "L"레벨이 되기 때문에 NOR회로253는 "H"레벨의 신호를 노드264에 출력한다. 따라서, 노드265는"L"레벨로 되어 있기 때문에, NAND회로255의 출력은 변화하지 않는다. 요컨대, 가령 출력리셋트 노이즈가 발생하여, "H"레벨의 판독명령신호 IN1가 두 번째 발생하였다고 해도, 두 번째로 판독동작이 행하여지는 것이 금지된다.
판독동작 뒤에는 기록동작을 행하게 되어 있지만, 이 시점에서 두 번째 판독동작이 행하여지면, 데이터가 다시 입출력단자 OUT1에 판독되고, 이때 입출력단자 OUT1에 주어지는 기록데이터와 충돌하여 버린다. 요컨대, 노드211, 노드220가 바른 입력데이터로 천이하기 전에, 기록데이터 래치신호 IN2가 "H"레벨에서 "L"레벨로 천이하여 버린다. 그렇게 되면, 트랜스퍼게이트의 PMOS202와 NMOS203가 동시에 오프하여 래치동작이 행하여져 버린다. 따라서, 데이터인버퍼가 바른 데이터를 기록할 수가 없는 것을 의미한다.
그렇지만 본 발명에서는, 원래의 판독동작 후의 어느 구간, 판독동작이 금지되기 때문에, 판독동작후에 기록동작이 행하여졌다고 해도, 판독데이터와 기록데이터가 충돌하는 일이 없다.
(제 3의 실시의 형태)
본 발명의 제 3의 실시의 형태는, 반도체기억장치, 특히 DRAM에서 출력버퍼회로가 동작할 때에 생기는 노이즈(출력리셋트 노이즈)에 의해서, 데이터의 기록동작이 잘 못 실행되는 것을 방지하는 회로에 관한 것이다.
(회로도의 설명)
본 발명의 제 3의 실시의 형태에 관해서 도 8을 사용하여 설명한다.
도 8은 본 발명의 제 3의 실시의 형태를 나타내는 회로도이며, 도 2와 동일한 요소에는 동일한 부호가 부착되어 있다. 또, 도 2와 동일한 요소에 관한 설명은 생략한다. 본 발명의 반도체 장치는, 제어회로 CONT1와, 출력 버퍼회로와 데이터인 버퍼회로로 구성되어 있다. 본 발명의 반도체 장치는, 특히 데이터 버퍼회로에 특징이 있다.
먼저, 도 8(a)에 관해서 설명한다. NOR341의 입력단자에는 IN2와 노드340가, 출력단자에는 노드342가 각각 접속되어 있다. INV204의 입력단자에는 노드342가, 출력단자에는 노드212가 각각 접속되어 있다. PMOS202의 소스에는 노드210가, 게이트에는 노드342가, 드레인에는 노드211가 각각 접속되어 있다. NMOS203의 소스에는 노드211가, 게이트에는 노드212가, 드레인에는 노드210가 각각 접속되어 있다.
그리고, 본 발명의 제 3의 실시의 형태에서는, 도 8(a)에서의 노드340에 이하에 설명하는 도 8(b) 또는 도 8(c)의 회로가 접속되어 있다.
우선 도 8(b)에서는, NOR351의 입력단자에는 IN1과 노드350가, 출력단자에는 노드340가 각각 접속되어 있다. 기수단의 인버터로 구성되는 DELAY3의 입력단자에는 IN1이, 출력단자에는 노드350가 각각 접속되어 있다.
도 8(c)에서는, NAND355의 입력단자에는 노드353와 노드354가, 출력단자에는 노드340가 각각 접속되어 있다. INV352의 입력단자에는 IN1이, 출력단자에는 노드353가 각각 접속되어 있다. 짝수단의 인버터로 구성되는 DELAY4의 입력단자에는 IN1이 출력단자에는 노드354가 각각 접속되어 있다.
(동작의 설명)
다음에, 도 8(a) (b)에 나타내는 회로의 동작을 도 9에 나타내는 타이밍챠트로 설명한다.
도 9는 판독동작후 곧 기록동작을 행하는 사이클에 관해서 설명하는 타이밍챠트이다.
먼저, 제어회로 CONT1가 외부입력신호인 /RAS, /CAS, /OE 모두가 "H"레벨에서 "L"레벨로 천이하고, 또 /WE가 "H"레벨인 것을 검출한다. 제어회로 CONT1는, NAND 회로251, NAND 회로255에 펄스모양의 판독명령신호 IN11를 출력한다. 제어회로 CONT1가 판독명령신호 IN1를 출력하기 직전에, 도시하지 않은 데이터신호 출력회로가, "L" 또는 "H"레벨의 데이터신호를 노드131에 출력한다. 여기서는, 데이터가 "L"인 것으로 한다.
판독명령신호 IN1가 "L"레벨에서 "H"레벨로 변화되면, 노드110가 "L"레벨에서 "H"레벨로 변화된다. 노드110가 "H"레벨로 변화되면, NAND 회로123는 노드124에 "L"레벨을 출력한다. 노드124가 "L"레벨이 되면, NMOS130가 온하고 출력단자 OUT1가 서서히 접지레벨로 저하하여 간다.
다음에 /OE가 "L"레벨에서 "H"레벨로 천이하고, 판독명령신호 IN1가 "H"레벨에서 "L"레벨로 천이하면, 노드110가 "H"레벨에서 "L"레벨로 변화된다. 노드110"가 "L"레벨로 변화하면, NAND 회로123는 노드124에 "H"레벨을 출력한다. 노드124가 "H"레벨이 되면 NMOS130가 오프한다.
한편, 판독명령신호 IN1가 "L"레벨이 되면, NOR 회로351는 노드340에 "H"레벨을 출력한다. 왜냐하면, 노드350의 레벨은 DELAY3의 영향에 의해, 판독명령신호 IN1가"L"레벨로 변화된 뒤의 소정의기간 경과후까지는 "L"레벨이 유지되기 때문이다.
여기서, 앞서 설명한 바와 같이 리셋트노이즈가 발생하고, 전원 VCC, GND에 큰 노이즈가 발생할 가능성이 있다. 이 노이즈의 영향에 의해 원래 /RAS, /CAS가 "L"레벨, /WE, /OE가 "H"레벨인데, /WE의 전위레벨이 "L"레벨로 제어회로가 인식해버릴 (/WE의 VIH 레벨이 유지할 수 없게 될) 가능성이 있다(도 9중의 오동작구간). /WE의 전위레벨이 "L" 레벨로 기록해야 될 데이터 D가 아직 입출력단자 OUT1에 나타나 있지 않음(현시점에서는, 입출력단자 OUT1에는 /D라는 데이터가 존재하고 있는 것으로 한다)에도 불구하고, 제어회로 CONT1가 기록데이터를 래치해야 한다고 판단하여 버릴 가능성이 있다. 제어회로 CONT1는 이러한 판단에 의거하여 기록데이터 래치신호 IN2를 "H"레벨에서 "L"레벨로 변화시킨다. 기록데이터 래치신호 IN2가 "L"레벨이 되면, 트랜스퍼게이트의 PMOS202와 NMOS203가 동시에 오프하기 때문에, INV205와 INV206가, 노드211, 노드220상의 데이터 /D를 래치하여 버린다.
이 상태가 유지된 채로 원래의 기록동작에 들어가면, 바른 데이터를 기록할 수가 없다.
그러나, 본 발명의 제 3의 실시의 형태에서는, 판독명령신호 IN1의 "H"레벨에서 "L"레벨에의 하강엣지로 "L"레벨에서 "H"레벨이 되고, 또 이 하강엣지로부터 소정기간 경과후까지는 이 "H"레벨을 유지하도록 하는 신호를 노드340로 출력하고 있다. 또한, 이 신호와 기록데이터 래치신호 IN2를 NOR처리한 신호를, 트랜스퍼게이트의 제어신호로서 사용하고 있다.
따라서, 기록데이터 래치신호 IN2가 "L"레벨로 변화되지만, 노드340는 소정기간 "H"레벨이기 때문에, 노드342도 소정기간 "L"레벨이 유지된다. 따라서, 트랜스퍼게이트를 구성하는 PMOS202와 NMOS203는 온 상태를 유지하기 때문에, 데이터/D는 래치되지 않는다.
다음에 입출력단자 OUT1에 접속된 도시하지 않은 회로가, 입출력단자OUT1에 데이터 D를 출력한다.
그 후 /WE가 "H"레벨에서 "L"레벨로 천이하고, 기록데이터 래치신호IN2가 "L"레벨이 된다. 이 시점에서는 노드340의 레벨이 이미 "L"레벨로 되어 있기 때문에, 노드342가 "H"레벨이 된다. 따라서, 입출력단자OUT1의 데이터는 여기서 처음으로 데이터인버퍼에 래치된다.
본 발명의 제 3의 실시의 형태의 도 8(c)에서는, 판독명령신호 IN1이 "H"레벨이 되면 NAND회로355는 노드340에 "H"레벨을 출력한다. 왜냐하면, 노드354의 레벨은 DELAY4의 영향에 의해 판독명령신호 IN1가 "H"레벨로 변화된 뒤의 소정기간 경과후까지는 "H"레벨이 유지되기 때문이다. 본 발명의 제 3의 실시의 형태에서는, 판독명령신호 IN1의 "L"레벨에서 "H"레벨에의 상승엣지에서 "L"레벨에서 "H"레벨이 되고, 괄호의 상승엣지에서 소정기간 경과 후까지는 이 "H"레벨을 유지하도록 하는 신호를 노드340로 출력하고 있다. 또한, 이 신호와 기록데이터 래치신호 IN2를 NOR 처리한 신호를, 트랜스퍼게이트의 제어신호로서 사용하고 있다. 따라서, 기록데이터래치신호 IN2가 "L"레벨로 변화되지만, 노드340는 소정기간 "H"레벨이기 때문에, 노드342도 소정기간 "L"레벨이 유지된다. 따라서, 트랜스퍼게이트를 구성하는 PMOS202와 NMOS203는 온 상태를 유지하기 때문에, 데이터/D는 래치되지 않는다. 이상과 같이, 본 발명의 제 3의 실시의 형태(도 8(a)～(c))에 의하면, 출력리셋트 노이즈의 영향에 의해 제어회로 CONT1가 기록데이터 래치신호IN2를 출력하였다고 해도, 어떤 구간은 기록데이터의 래치가 금지되기 때문에, 데이터의 오기를 방지할 수 있다.
특히, 본 발명의 제 3의 실시의 형태(도 8(a) 및 (c))에 의하면, 데이터판독기간의 초기부터 기록데이터의 래치를 금지하기 때문에, 출력리셋트 노이즈뿐만 아니라, 데이터판독의 초기에 발생하는 노이즈에 의한 오동작에 대하여도 유효한다.
(제 4의 실시의 형태)
본 발명의 제 4의 실시의 형태는, 반도체기억장치 특히 DRAM에서 출력버퍼회로가 동작할 때에 생기는 노이즈(출력 리셋트노이즈)에 의해서, 데이터의 기록동작이 잘 못 실행되는 것을 방지하는 회로에 관한 것이다.
(회로도의 설명)
본 발명의 제 4의 실시의 형태에 관해서, 도 10을 사용하여 설명한다.
도 10은 본 발명의 라이트콘트롤 회로이다.
INV401의 입력단자에는, /RAS, /CAS, /WE 모두가 "H"로부터 "L"로 천이하면, "L"에서 "H"로 천이하는 기록명령신호가 주어지는 노드460가, 출력단자에는 노드421가 각각 접속되어 있다. NAND402와 NAND403는 플립플롭회로를 형성하고 있고, NAND402의 입력단자에는 노드421와 노드431가, 출력단자에는 노드422가 각각 접속되어 있다. NAND403의 입력단자에는 노드425와 노드422가, 출력단자에는 노드431가 각각 접속되어 있다. 홀수단의 인버터로 구성되는 DELAY5의 입력단자에는 노드422가, 출력단자에는 노드425가 각각 접속되어 있다.
NOR 회로442의 입력단자에는 IN1과 노드441가 접속되고, 출력단자에는 노드440가 접속되어 있다. NOR회로442의 한 편의 입력단자와 다른쪽의 입력단자의 사이에는, 짝수단의 인버터로 구성된 DELAY6가 접속되어 있다.
NAND405의 입력단자에는 노드440와 노드422가, 출력단자에는 노드424가 각각 접속되어 있다. INV406의 입력단자에는 노드424가, 출력단자에는 노드426가 각각 접속되어 있다. NAND407의 입력단자에는 노드426와 컬럼어드레스선택신호의 CL1가, 출력단자에는 노드427가 각각 접속되어 있다. INV409의 입력단자에는 노드427가, 출력단자에는 노드430가 각각 접속되어 있다. INV408의 입력단자에는 기록데이터의 노드428가 출력단자에는 노드429가 각각 접속되어 있다. NMOS410의 소스는 비트라인(BL)에, 게이트는 노드430에, 드레인은 노드429에 각각 접속되어 있다. NMOS411의 소스는 비트라인바(/BL)에, 게이트는 노드430에, 드레인은 노드429에 각각 접속되어 있다.
(동작의 설명)
다음에, 도 10에 나타내는 회로의 동작을 도 11, 도 12에 나타내는 타이밍챠트로 설명한다.
/RAS, /CAS, /OE의 모두가 "H"로부터 "L"로 천이하고, 또 /WE가 "H"일 때 판독명령신호 IN1가 "L"로부터 "H"로 천이한다. 그렇게 하면, 앞서 설명한 데이터출력 버퍼회로가 데이터의 판독동작을 실행한다.
판독명령신호 IN1가 "H"가 되면, NOR 회로442는 노드440에 "L"레벨을 출력한다. DELAY6는 판독명령신호 IN1가 "H"로 변화된 뒤, 소정기간 경과후에 "H"레벨을 출력한다. 따라서, NOR회로442는 판독명령신호 IN1가 "H"로 변화된 뒤, 노드441가 "L"로 변화될 때까지 "L"레벨을 유지한다.
판독명령신호 IN1가 "L"로 변화되면, 앞서 설명한 바와 같이 판독동작에 의해서 출력리셋트노이즈가 생기는 경우가 있다. 출력리셋트노이즈가 생기면, 제어회로 CONT1은, 원래 "H"인 /WE를 "L"이다고 판단하여 버린다. 그 결과, 판독명령신호 IN1가 "L"로 변화되면, 제어회로 CONT1는 "H"레벨의 기록명령신호를 노드460에 준다.
노드460가 "H"레벨이 되면 노드422가 "H"레벨이 된다. 이 때 노드425는 "H"이기 때문에 노드431는 "L"이 된다. 노드431의 "L"레벨은 DELAY5가 가지는 지연시간경과후까지 유지된다.
소정시간 경과후, DELAY5는 노드425에 "L"레벨을 출력한다. 노드425가 "L"레벨이 되면 노드431가 "H"레벨이 된다. 노드431가 "H"레벨이면 노드422에는 기록명령신호에 대응한 레벨이 나타난다.
지금, 출력리셋트 노이즈의 영향에 의해, 제어회로 CONT1가 "H"레벨의 기록명령신호를 노드460에 주고 있다. 따라서, 노드422가 "H"레벨로 되어 있다. 그러나, 이 기간에서는 아직 /WE가 "L"레벨이 아니기 때문에, 라이트콘트롤회로는 기록을 행하여서는 안된다.
본 발명에서는, 판독명령신호 IN1의 "L"로부터 "H"의 상승엣지에서 "H"로부터 "L"로 변화되고, 이 변화후에 소정기간 경과후까지 "L"레벨을 유지하는 신호가노드440에 출력된다. 따라서, 노드422가 "H"레벨로 되어 있더라도, 노드440가 "L"레벨이기 때문에 노드424는 "L"레벨이 되지 않는다. 노드424는 "L"레벨이 되지 않으면 트랜지스터410, 411가 온하지 않기 때문에, 비트라인에 데이터가 기록되는 일은 없다.
다음에, 원래의 기록기간이 되면(도시되어 있지 않음) /WE가 "L"레벨이 되고, 제어회로 CONT1가 "H"레벨의 기록명령신호를 노드460에 출력한다.
노드460가 "H"레벨이 되면, 앞서 설명한대로 노드422가 "H"레벨이 된다. 이때, 노드440는 "H"레벨로 되어 있기 때문에 노드424가 "L"레벨이 된다. 이 때, 컬럼선택신호 CL1가 "H"레벨이면, NAND회로407는 노드427에 "L"레벨의 신호를 출력하기 때문에, 트랜지스터410, 411가 온 한다. 따라서, 노드428에 주어지고 있는 데이터가 비트라인 BL, /BL에 기록된다. 이상과 같이 본 발명의 제 4의 실시의 형태에 의하면, 출력리셋트 노이즈의 영향에 의해, 제어회로CONT1가 "H"레벨의 기록명령신호를 출력하였다고 해도, 어떤 구간은 기록이 금지되기 때문에, 데이터의 오기록을 방지할 수 있다.
(제 5의 실시의 형태)
본 발명의 제 5의 실시의 형태는, 반도체기억장치 특히 DRAM에서 출력버퍼회로가 동작할 때에 생기는 노이즈(출력 리셋트노이즈)에 의해서, 칼럼어드레스 버퍼회로가 오동작하는 것을 방지하는 회로에 관한 것이다.
(회로의 설명)
본 발명의 반도체 장치는, 특히 칼럼어드레스 버퍼회로에 특징이 있다.
먼저, 도 13(a)에 관해서 설명한다.
INV501의 입력단자에는 어드레스입력패드(Ai PAD), 출력단자에는 노드510가 각각 접속되어 있다. PM0S502의 소스에는 노드510가, 게이트에는 노드513가, 드레인에는 노드511가 각각 접속되어 있다. NMOS503의 소스에는 노드511가, 게이트에는 노드512가, 드레인에는 노드510가 각각 접속되어 있다.
NAND회로531의 입력단자에는, /RAS, /CAS가 동시에 "H"로부터 "L"로 천이하면, "H"으로부터 "L"로 천이하는 컬럼어드레스 래치신호가 주어지는 노드500와, 노드540가 접속되고, 출력단자에는 노드532가 접속되어 있다. INV504의 입력단자에는 노드532가, 출력단자에는 노드512가 각각 접속되어 있다. INV505의 입력단자에는 노드511가, 출력단자에는 노드520가 각각 접속되어 있다. INV506의 입력단자에는 노드520가, 출력단자에는 노드511가 각각 접속되어 있다.
그리고, 본 발명의 제 5의 실시의 형태에서는, 도 13(a)에서의 노드540에 이하에 설명하는 도 13(b) 또는 도 13(c)의 회로가 접속되어 있다.
먼저 도 13(b)에서는, NOR542의 입력단자에는 IN1과 노드541가, 출력단자에는 노드543가 각각 접속되어 있다. INV544의 입력단자에는 노드543가, 출력단자에는 노드540가 각각 접속되어 있다. 홀수단의 인버터로 구성되는 DELAY7의 입력단자에는 IN1이, 출력단자에는 노드541가 각각 접속되어 있다.
그리고 도 13(c)에서는, NOR551의 입력단자에는 IN1과 노드550가, 출력단자에는 노드540가 각각 접속되어 있다. 출력신호가 입력신호의 짝수단의 인버터로 구성되는 DELAY8의 입력단자에는 IN1이, 출력단자에는 노드550가 각각 접속되어 있다.
(동작의 설명)
다음에, 도 13에 나타내는 회로의 동작을 도 14에 나타내는 타이밍챠트로 설명한다. 도 14는 판독동작후 곧 기록동작을 행하는 사이클에 관해서 설명하는 타이밍챠트이다.
우선, 제어회로 CONT1가 외부입력신호인 /RAS, /CAS, /OE 모두가 "H"레벨이기 때문에 "L"레벨로 천이하고, 또 /WE가 "H"레벨인 것을 검출한다. 제어회로 CONT1는, 펄스형의 판독명령신호 IN1를 출력한다. 또한, /RAS, /CAS가 "L"레벨이기 때문에, 제어회로 CONT1는 "L"레벨의 컬럼어드레스 래치신호를 노드500에 출력한다.
노드500가 "L"레벨이 되면, NAND회로531는 노드540의 레벨에 관계하지 않고 "L"레벨의 신호를 노드532에 출력한다. 노드532가 "L"레벨이 되면, PMOS502와 NMOS503로 이루어지는 트랜스퍼게이트가 오프하기 때문에, 이 트랜스퍼게이트가 오프하기 직전에 어드레스패드에 주어진 어드레스 Y가 래치된다.
어드레스가 래치되면, 이 래치된 어드레스 Y에 의거하여, 앞서 설명한 바와 같이 데이터의 판독동작이 실행된다.
다음에 /OE가 "L"레벨에서 "H"레벨로 천이하면, 판독명령신호 IN1가 "H"레벨에서 "L"레벨로 천이한다.
한편, 판독명령신호 IN1가 "L"레벨이 되면, NOR 회로542는 노드543에 "H"레벨을 출력한다. 왜냐하면, 노드541의 레벨은 DELAY7의 영향에 의해, 판독명령신호IN1가 "L"레벨로 변화된 후의 소정의 기간경과후까지는 "L"레벨이 유지되기 때문이다.
여기서, 앞서 설명한 바와 같이 리셋트노이즈가 발생하여, 전원 VCC, GND에 큰 노이즈가 발생할 가능성이 있다. 이 노이즈의 영향에 의해, 원래 /RAS, /CAS가 "L"레벨인데, /CAS의 전위레벨이 "H"레벨이라고 제어회로가 인식하여 버릴 (/CAS의 VIL 레벨이 유지되지 않게 될)가능성이 있다. (도 14중의 오동작구간)
/CAS의 전위레벨이 "H"레벨이다고 하면, 기록기간에 받아들여야 할 어드레스 Y의 래치가 해제되어, 어드레스/Y를 받아들여 버린다. 이 시점에서 어드레스/Y를 받아들여 버리면, 기록기간에서는 어드레스/Y에 대응하는 메모리셀에 데이터를 기록하여 버린다.
그러나, 본 발명의 제 5의 실시의 형태에서는, 판독명령신호 IN1의 "H"레벨에서 "L"레벨에의 하강엣지에서 "H"레벨에서 "L"레벨이 되고, 또 이 하강엣지로부터 소정의 기간경과후까지는 이 "L"레벨을 유지하는 것과 같은 신호를 노드540에 출력하고 있다. 또한, 이 신호와 컬럼어드레스 래치신호를 NAND 처리한 신호를 트랜스퍼게이트의 제어신호로서 사용하고 있다.
따라서, 기록컬럼어드레스 래치신호가 "H"레벨로 변화되지만, 노드540는 소정기간 "L"레벨이기 때문에, 노드532도 소정기간 "H"레벨이 유지된다. 따라서, 트랜스퍼게이트를 구성하는 PM0S502와 NM0S503는 오프상태를 유지하기 때문에, 컬럼어드레스/Y는 받아들이지 않는다.
이 시점에서 /WE가 "H"레벨에서 "L"레벨로 천이하고 기록동작이 실행되지만,트랜스퍼게이트가 오프이기 때문에, 이미 래치되어 있는 어드레스 Y에 대응하는 메모리셀에 데이터가 기록된다.
본 발명의 제 3의 실시의 형태의 도 13(c)에서는, 판독명령신호 IN1가 "H"레벨이 되면, NOR회로551는 노드540에 "L"레벨을 출력한다. 왜냐하면, 노드550의 레벨은 DELAY8의 영향에 의해, 판독명령신호 INI가 "H"레벨로 변화한 후의 소정기간 경과후까지는 "H"레벨이 유지되기 때문이다.
본 발명의 제 5의 실시의 형태에서는, 판독명령신호 IN1의 "L"레벨에서 "H"레벨에의 상승엣지에서 "H"레벨에서 "L"레벨이 되고, 또한 이 상승엣지로부터 소정기간 경과후까지는 이 "L"레벨을 유지하도록 하는 신호를 노드540에 출력하고 있다. 또한, 이 신호와 컬럼어드레스 래치신호를 NAND 처리한 신호를 트랜스퍼게이트의 제어신호로서 사용하고 있다.
따라서, 컬럼어드레스 래치신호가 "H"레벨로 변화되지만, 노드540는 소정기간 "L"레벨이기 때문에 노드532가 소정기간 "H"레벨이 유지된다. 따라서, 트랜스퍼게이트를 구성하는 PMOS502와 NMOS503는 오프상태를 유지하기 때문에, 칼럼어드레스/Y는 받아들이지 않는다.
이상과 같이, 본 발명의 제 5의 실시의 형태도(도 13의(a)～(c))에 의하면, 출력리셋트 노이즈의 영향에 의해 제어회로 CONT1가 "H"레벨의 컬럼어드레스 래치신호를 출력하였다고 해도, 어떤 구간은 컬럼어드레스신호의 혼잡이 금지되기 때문에, 데이터의 오기록을 방지할 수 있다.
특히, 본 발명의 제 5의 실시의 형태(도 14(a) 및 (c))에 의하면, 데이터기록기간의 초기부터 컬럼어드레스 래치신호의 혼잡을 금지하기 때문에, 출력리셋트 노이즈뿐만 아니라, 데이터판독의 초기에 발생하는 노이즈에 의한 오동작에 대하여도 유효하다.
이상과 같이, 본 발명의 반도체 장치는 전원 VCC 배선 및 GND 배선에 주어지는 전위에 큰 변화가 생겨버릴(노이즈가 생겨버린다) 가능성이 있는 반도체 장치에 유용하다.

Claims (3)

  1. 복수의 제어신호에 응답하여, 제 1의 기간판독 명령신호를 출력하는 제어회로;
    상기 판독명령신호를 소정시간 지연시키는 지연회로와 상기 지연회로의 출력과 상기 판독명령신호에 의거하여, 상기 인에이블신호를 생성하는 논리회로를 포함하는 것에 의해, 상기 제 1의 기간보다도 긴 제 2의 기간 인에이블신호를 출력하는 출력트랜지스터 제어회로; 및
    상기 인에이블신호에 응답하여, 출력단자를 구동하는 출력트랜지스터;
    를 가지는 것을 특징으로 하는 반도체 장치.
  2. 복수의 제어신호에 응답하여, 제 1의 기간판독 명령신호를 출력하는 제어회로;
    상기 판독명령신호를 소정시간 지연시키는 지연회로와, 상기 지연회로의 출력과 상기 판독명령신호에 의거하여 제 1의 신호를 생성하는 제1의 논리회로와, 상기 제 1의 논리회로의 출력과 상기 판독명령신호에 의거하여, 상기 인에이블신호를 생성하는 제2의 논리회로를 포함하는 것에 의해, 상기 제 1의 기간은 인에이블신호를 출력하고, 상기 제 1의 기간 후의 제 2의 기간은 상기 인에이블신호의 출력을 금지하는 출력트랜지스터 제어회로; 및
    상기 인에이블신호에 응답하여 출력단자를 구동하는 출력트랜지스터;
    를 가지는 것을 특징으로 하는 반도체 장치.
  3. 복수의 제어신호의 제 1의 조합에 응답해서 제 1의 기간판독 명령신호를 출력하고, 상기 복수의 제어신호의 제 2의 조합에 응답하여 데이터래치신호를 출력하는 제어회로;
    상기 판독명령신호를 소정시간 지연시키는 지연회로와, 상기 지연회로의 출력과 상기 판독명령신호에 의거하여, 상기 데이터래치 금지신호를 생성하는 제 2의 회로를 포함하는 것에 의해, 상기 제 1의 기간보다도 긴 제 2의 기간 데이터래치 금지신호를 출력하는 제 1의 회로; 및
    상기 데이터래치신호를 수신하였을 때는 인력단자에 주어진 데이터를 래치하고, 상기 데이터래치 금지신호를 수신했을 때는 상기 입력단자에 주어진 데이터의 래치를 금지하는, 기록데이터 래치회로를 가지는 것을 특징으로 하는 반도체 장치.
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