JPH02301096A - ダイナミック型ランダムアクセスメモリ - Google Patents
ダイナミック型ランダムアクセスメモリInfo
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- JPH02301096A JPH02301096A JP1121204A JP12120489A JPH02301096A JP H02301096 A JPH02301096 A JP H02301096A JP 1121204 A JP1121204 A JP 1121204A JP 12120489 A JP12120489 A JP 12120489A JP H02301096 A JPH02301096 A JP H02301096A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
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- G—PHYSICS
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体メモリに係り、特にダイナミック型ラ
ンダムアクセスメモリ（以下、ＤＲＡＭと略記する）に
おけるビット線対とビット線センスアンプとの間の電荷
転送回路に関する。
ンダムアクセスメモリ（以下、ＤＲＡＭと略記する）に
おけるビット線対とビット線センスアンプとの間の電荷
転送回路に関する。
（従来の技術）
従来、大容量のＤＲＡＭは、メモリセルデータの読出時
にビット線対に生じた電位差をビット線センスアンプに
より高速にセンス増幅するために、第１図に示すように
、ビット線対（ＢＬ。
にビット線対に生じた電位差をビット線センスアンプに
より高速にセンス増幅するために、第１図に示すように
、ビット線対（ＢＬ。
ＢＬ）とビット線センスアンプＮＡとの間に絶縁ゲート
型電界効果トランジスタ（ＭＯＳトランジスタ）からな
る電荷転送トランジスタ（ＮＴｌ。
型電界効果トランジスタ（ＭＯＳトランジスタ）からな
る電荷転送トランジスタ（ＮＴｌ。
ＮＴｌ）が接続されている。
即ち、第１図において、ＢＬおよびＢＬはＤＲＡＭのメ
モリセルアレイにおける各カラムのビット線対をなす第
１のビット線および第２のビット線である。ＭＣ１（ｉ
＝ｏ〜２５５）・・・は各ビット線ＢＬおよびＢＬにそ
れぞれ複数個づつ接続されているダイナミック型メモリ
セル、ＤＣ８およびＤＣｌは各ビット線ＢＬおよびＢＬ
にそれぞれ１個づつ接続されているダミーセル、ＷＬｉ
（ｉ 謹ｏ〜２５５）・・・はメモリセルＭＣｉ・・・
の電荷転送トランジスタＴＭのゲートに接続されている
ワード線、ＤＷＬ、およびＤＷＬ、はダミーセルＤＣ，
およびＤＣ，の電荷転送トランジスタＴＤのゲートに接
続されているダミーワード線、ＴＷｏおよびＴＷｌはダ
ミーセルＤＣ６およびＤＣｌにダミーセル書込電圧ＶＤ
Ｃを書込むダミーセル書込みトランジスタであり、イコ
ライズ信号ＥＱＬにより活性化制御される。ＰＲは各ビ
ット線対（ＢＬ、ＢＬ）をプリチャージ電圧ＶＢＬ（例
えば電源電圧Ｖｃｃの１／２に設定されている）にプリ
チャージおよびイコライズするためのプリチャージ・イ
コライズ回路であり、イコライズ信号ＥＱＬ （ビット
線プリチャージ・ダミーセル書込信号）により活性化制
御される。ＰＡはゲート・ドレインがクロス接続された
２個のＰチャネルトランジスタＰｌおよびＰ２の各ドレ
インが各ビット線ＢＬおよびＢＬに対応して接続されて
なるビット線すス゛ドア用のＰチャネルセンスアンプで
あり、Ｐチャネルセンスアンプ活性化信号ＳＡＰにより
活性化制御される。ＮＡはゲート・ドレインがクロス接
続された２個のＮチャネルトランジスタＮ１およびＮ２
の各ドレイン（一対のセンスノードＳＮおよびＳＮ）が
対応して電荷転送トランジスタＮＴ１およびＮＴｌの各
他端に接続され、Ｎチャネルセンスアンプ活性化信号Ｓ
ＡＮにより活性化制御されるＮチャネルセンスアンプで
ある。
モリセルアレイにおける各カラムのビット線対をなす第
１のビット線および第２のビット線である。ＭＣ１（ｉ
＝ｏ〜２５５）・・・は各ビット線ＢＬおよびＢＬにそ
れぞれ複数個づつ接続されているダイナミック型メモリ
セル、ＤＣ８およびＤＣｌは各ビット線ＢＬおよびＢＬ
にそれぞれ１個づつ接続されているダミーセル、ＷＬｉ
（ｉ 謹ｏ〜２５５）・・・はメモリセルＭＣｉ・・・
の電荷転送トランジスタＴＭのゲートに接続されている
ワード線、ＤＷＬ、およびＤＷＬ、はダミーセルＤＣ，
およびＤＣ，の電荷転送トランジスタＴＤのゲートに接
続されているダミーワード線、ＴＷｏおよびＴＷｌはダ
ミーセルＤＣ６およびＤＣｌにダミーセル書込電圧ＶＤ
Ｃを書込むダミーセル書込みトランジスタであり、イコ
ライズ信号ＥＱＬにより活性化制御される。ＰＲは各ビ
ット線対（ＢＬ、ＢＬ）をプリチャージ電圧ＶＢＬ（例
えば電源電圧Ｖｃｃの１／２に設定されている）にプリ
チャージおよびイコライズするためのプリチャージ・イ
コライズ回路であり、イコライズ信号ＥＱＬ （ビット
線プリチャージ・ダミーセル書込信号）により活性化制
御される。ＰＡはゲート・ドレインがクロス接続された
２個のＰチャネルトランジスタＰｌおよびＰ２の各ドレ
インが各ビット線ＢＬおよびＢＬに対応して接続されて
なるビット線すス゛ドア用のＰチャネルセンスアンプで
あり、Ｐチャネルセンスアンプ活性化信号ＳＡＰにより
活性化制御される。ＮＡはゲート・ドレインがクロス接
続された２個のＮチャネルトランジスタＮ１およびＮ２
の各ドレイン（一対のセンスノードＳＮおよびＳＮ）が
対応して電荷転送トランジスタＮＴ１およびＮＴｌの各
他端に接続され、Ｎチャネルセンスアンプ活性化信号Ｓ
ＡＮにより活性化制御されるＮチャネルセンスアンプで
ある。
電荷転送トランジスタＮＴ、およびＮＴｌは、それぞれ
のゲートに電荷転送トランジスタ駆動回路（図示せず）
から駆動信号φＴが与えられ、Ｎチャネルセンスアンプ
ＮＡが活性化される直前から一定期間オフになるように
制御される。
のゲートに電荷転送トランジスタ駆動回路（図示せず）
から駆動信号φＴが与えられ、Ｎチャネルセンスアンプ
ＮＡが活性化される直前から一定期間オフになるように
制御される。
さらに、ＮチャネルセンスアンプＮＡの一対のセンスノ
ードＳＮおよびＳＮは一対のカラム選択トランジスタ（
ＣＴ１、ＣＴ２）を介したのち、複数のカラムに共通に
接続された一対のデータ線（ＤＱ＋ 、ＤＱ２ ）およ
びデータバッファＤＱＢを介して一対のデータバス（Ｄ
ＬＩ 、ＢＬ２ ）に接続されている。
ードＳＮおよびＳＮは一対のカラム選択トランジスタ（
ＣＴ１、ＣＴ２）を介したのち、複数のカラムに共通に
接続された一対のデータ線（ＤＱ＋ 、ＤＱ２ ）およ
びデータバッファＤＱＢを介して一対のデータバス（Ｄ
ＬＩ 、ＢＬ２ ）に接続されている。
以下、上記構成のＤＲＡＭにおける従来の動作について
第６図に示す波形を参照して説明する。
第６図に示す波形を参照して説明する。
いま、前記ビット線対のうちの一方、例えば第１のビッ
ト線ＢＬ側に接続されているあるメモリセルＭＣ１にＯ
Ｖ（“Ｌ” レベル）の電位が書込まれている場合にお
いて、このメモリセルＭＣ，に対する読出しおよび再書
込みの動作について説明する。このＤＲＡＭは、ｖｃｃ
電位が例えば５ｖであり、ビ；ト線対をＶａＬ−Ｖｃｅ
／２なる電圧にプリチャージする方式を採用しているの
で、ワード線が選択されるまでの期間は第１のビット線
ＢＬも第２のビット線ＢＬも等しくＶｃｃ／２に保たれ
ている。アドレス入力としてロウアドレスおよびカラム
アドレスが順次入力し、ロウアドレス入力後にロウアド
レスストローブ（ＲＡＳ）信号が活性化してロウアドレ
スがデコードされ、第１のビット線ＢＬ側の選択ワード
線ＷＬｌが選択されて選択メモリセルＭＣ１の電荷転送
トランジスタＴＭがオンになり、このメモリセルＭＣ，
のキャパシタＣ１から“Ｌ”レベルが読出され、第１の
ビット線ＢＬの電位はＶｃｃ／２から僅かに下がる。
ト線ＢＬ側に接続されているあるメモリセルＭＣ１にＯ
Ｖ（“Ｌ” レベル）の電位が書込まれている場合にお
いて、このメモリセルＭＣ，に対する読出しおよび再書
込みの動作について説明する。このＤＲＡＭは、ｖｃｃ
電位が例えば５ｖであり、ビ；ト線対をＶａＬ−Ｖｃｅ
／２なる電圧にプリチャージする方式を採用しているの
で、ワード線が選択されるまでの期間は第１のビット線
ＢＬも第２のビット線ＢＬも等しくＶｃｃ／２に保たれ
ている。アドレス入力としてロウアドレスおよびカラム
アドレスが順次入力し、ロウアドレス入力後にロウアド
レスストローブ（ＲＡＳ）信号が活性化してロウアドレ
スがデコードされ、第１のビット線ＢＬ側の選択ワード
線ＷＬｌが選択されて選択メモリセルＭＣ１の電荷転送
トランジスタＴＭがオンになり、このメモリセルＭＣ，
のキャパシタＣ１から“Ｌ”レベルが読出され、第１の
ビット線ＢＬの電位はＶｃｃ／２から僅かに下がる。
一方、上記したように第１のビット線ＢＬ側の選択ワー
ド線が選択されると同時に第２のビット線ＢＬ側のダミ
ーワード線ＤＷＬｏが選択され、ダミーセルＤＣｏの電
荷転送トランジスタＴＤがオンになる。ここで、ダミー
セルＤＣｏにはＶｏｃ（例えばＶ ｅｃ／ ２ ）なる
電位が予め書込まれているので、電荷転送トランジスタ
ＴＤがオンになってダミーセルＤＣｏのキャパシタｃｏ
と第２のビット線ＢＬとが短絡しても、両者は同電位で
あるので第２のビット線ＢＬの電位はＶｃｃ／２のまま
変化しない。
ド線が選択されると同時に第２のビット線ＢＬ側のダミ
ーワード線ＤＷＬｏが選択され、ダミーセルＤＣｏの電
荷転送トランジスタＴＤがオンになる。ここで、ダミー
セルＤＣｏにはＶｏｃ（例えばＶ ｅｃ／ ２ ）なる
電位が予め書込まれているので、電荷転送トランジスタ
ＴＤがオンになってダミーセルＤＣｏのキャパシタｃｏ
と第２のビット線ＢＬとが短絡しても、両者は同電位で
あるので第２のビット線ＢＬの電位はＶｃｃ／２のまま
変化しない。
この後、第１′のビット線ＢＬの電位と第２のビット線
ＢＬの電位とに微少な電位差が生じた時点で、信号φＴ
がＶｓｓ電位になり、電荷転送トランジスタＮＴｌおよ
びＮ１３がオフになり、ビット線対（ＢＬ、ＢＬ）はビ
ット線センスアンプＮＡから切り離される。そして、信
号ＳＡＮが接地電位■ｓｓになってＮチャネルセンスセ
ンスアンプＮＡが活性化すると共に、信号ＳＡＰがＶＣ
Ｃ電位になってＰチャネルセンスアンプＰＡが活性化す
る。これにより、センスアンプＮＡの一対のセンスノー
ド（ＳＮ％ＳＮ）の微少な電位差がセンス増幅され、セ
ンスノードＳＮの電位はＯｖまで引き落とされる。
ＢＬの電位とに微少な電位差が生じた時点で、信号φＴ
がＶｓｓ電位になり、電荷転送トランジスタＮＴｌおよ
びＮ１３がオフになり、ビット線対（ＢＬ、ＢＬ）はビ
ット線センスアンプＮＡから切り離される。そして、信
号ＳＡＮが接地電位■ｓｓになってＮチャネルセンスセ
ンスアンプＮＡが活性化すると共に、信号ＳＡＰがＶＣ
Ｃ電位になってＰチャネルセンスアンプＰＡが活性化す
る。これにより、センスアンプＮＡの一対のセンスノー
ド（ＳＮ％ＳＮ）の微少な電位差がセンス増幅され、セ
ンスノードＳＮの電位はＯｖまで引き落とされる。
また、ＰチャネルセンスアンプＰＡによりビット線ＢＬ
の電位がＶｃｅ電位側に引き上げられる。
の電位がＶｃｅ電位側に引き上げられる。
の後、カラムアドレスストローブ（ＣＡＳ）信号が活性
化してカラムアドレスがデコードされ、カラムデコード
信号Ｃ８Ｌ ｉによりカラム選択トランジスタ対（ＣＴ
Ｉ 、Ｃｒ２ ）がオンになると、センスアンプＮＡの
一対のセンスノード（ＳＮ。
化してカラムアドレスがデコードされ、カラムデコード
信号Ｃ８Ｌ ｉによりカラム選択トランジスタ対（ＣＴ
Ｉ 、Ｃｒ２ ）がオンになると、センスアンプＮＡの
一対のセンスノード（ＳＮ。
ＳＮ）の電位が一対のデータ線（ＤＱｌ、ＤＱ２）を経
たのち、データバッファＤＱＢにより再増幅されて一対
のデータバス（ＤＬｌ、ＤＬ２）に出力される。そして
、信号φＴがＶｅｅ電位に戻って電荷転送トランジスタ
ＮＴ１およびＮ１３がオフからオンに戻ると、ビット線
対（ＢＬＳＢＬ）とビット線センスアンプＮＡの一対の
センスノード（ＳＮ、ＳＮ）とが接続され、第１のビッ
ト線ＢＬの電位は０■まで低下し、第２のセンスノード
ＳＮの電位はＶｃｃ電位（例えば５Ｖ）まで上昇し、選
択メモリセルＭＣ１には“Ｌ“レベルが、ダミーセルＤ
Ｃｏには“Ｈ“レベルが再書込みされる。この後、ワー
ド線ＷＬ１およびダミーワード線ＤＷＬｏが非選択状態
に戻る。
たのち、データバッファＤＱＢにより再増幅されて一対
のデータバス（ＤＬｌ、ＤＬ２）に出力される。そして
、信号φＴがＶｅｅ電位に戻って電荷転送トランジスタ
ＮＴ１およびＮ１３がオフからオンに戻ると、ビット線
対（ＢＬＳＢＬ）とビット線センスアンプＮＡの一対の
センスノード（ＳＮ、ＳＮ）とが接続され、第１のビッ
ト線ＢＬの電位は０■まで低下し、第２のセンスノード
ＳＮの電位はＶｃｃ電位（例えば５Ｖ）まで上昇し、選
択メモリセルＭＣ１には“Ｌ“レベルが、ダミーセルＤ
Ｃｏには“Ｈ“レベルが再書込みされる。この後、ワー
ド線ＷＬ１およびダミーワード線ＤＷＬｏが非選択状態
に戻る。
′ この再書込動作が終了した後、ビット線プリチャー
ジ・ダミーセル書込信号ＥＱＬがＶ ｃｃ？！！位にな
り、ビット線対（ＢＬＳＢＬ）はｖＢＬ ％ダミーセル
ＤＣ０およびＤＣｌはＶＤＣなる電圧にプリチャージさ
れる。
ジ・ダミーセル書込信号ＥＱＬがＶ ｃｃ？！！位にな
り、ビット線対（ＢＬＳＢＬ）はｖＢＬ ％ダミーセル
ＤＣ０およびＤＣｌはＶＤＣなる電圧にプリチャージさ
れる。
上記ＤＲＡＭにおいては、センスアンプＮＡの動作時に
一対のセンスノード（ＳＮ、ＳＮ）からビット線対（Ｂ
Ｌ、ＢＬ）の容量が完全に切り離されているので、セン
スノード（ＳＮ、ＳＮ）の負荷が軽減され、高速にセン
ス増幅することが可能になるので、ＲＡＳ信号の立下が
りからの読出しデータが出力するまでのアクセスタイム
ｔＡＣＣを短くすることができる。
一対のセンスノード（ＳＮ、ＳＮ）からビット線対（Ｂ
Ｌ、ＢＬ）の容量が完全に切り離されているので、セン
スノード（ＳＮ、ＳＮ）の負荷が軽減され、高速にセン
ス増幅することが可能になるので、ＲＡＳ信号の立下が
りからの読出しデータが出力するまでのアクセスタイム
ｔＡＣＣを短くすることができる。
しかし、上記ＤＲＡＭの動作においては、電荷転送トラ
ンジスタＮＴｌおよびＮ Ｔ ２がオフからオンに戻っ
た時、“Ｌ”レベル側に引かれるべき第１のビット線Ｂ
Ｌから多量の電荷が一気にセンスアンプＮＡのセンスノ
ードＳＮに流入し、このセンスノードＳＮの電位が急に
大きく浮き上がる。
ンジスタＮＴｌおよびＮ Ｔ ２がオフからオンに戻っ
た時、“Ｌ”レベル側に引かれるべき第１のビット線Ｂ
Ｌから多量の電荷が一気にセンスアンプＮＡのセンスノ
ードＳＮに流入し、このセンスノードＳＮの電位が急に
大きく浮き上がる。
この状況は、センスアンプＮＡの電流駆動能力が低下し
た状況であり、もし、この状態の時にカラム選択トラン
ジスタ対（ＣＴＩ 、Ｃｒ２ ）がオンになるようなこ
とがあると、センスノードＳＮに接続されているデータ
線ＤＱ１ （予め例えばＶｃｃ電位にプリチャージされ
ている）の電荷を引き抜く速度が遅くなり、データバッ
ファＤＱＢでの再増幅に失敗するおそれがある。
た状況であり、もし、この状態の時にカラム選択トラン
ジスタ対（ＣＴＩ 、Ｃｒ２ ）がオンになるようなこ
とがあると、センスノードＳＮに接続されているデータ
線ＤＱ１ （予め例えばＶｃｃ電位にプリチャージされ
ている）の電荷を引き抜く速度が遅くなり、データバッ
ファＤＱＢでの再増幅に失敗するおそれがある。
つまり、ＲＡＳ信号の活性化（本例では立下がり）から
カラムアドレスが入力するまでの時間ｔＲＡ Ｄがある
範囲より短い時または長い時には、このカラムアドレス
入力後にカラム選択トランジスタ対（ＣＴ、 、ｃ”ｒ
２）がオンした時にセンスアンプＮＡのセンスノードＳ
Ｎの電位は殆んど浮き上がっていないので、データバッ
ファＤＱＢで正しく再増幅できる。
カラムアドレスが入力するまでの時間ｔＲＡ Ｄがある
範囲より短い時または長い時には、このカラムアドレス
入力後にカラム選択トランジスタ対（ＣＴ、 、ｃ”ｒ
２）がオンした時にセンスアンプＮＡのセンスノードＳ
Ｎの電位は殆んど浮き上がっていないので、データバッ
ファＤＱＢで正しく再増幅できる。
しかし、ＲＡＳ信号の活性化からカラムアドレスが入力
するまでの時間ｔＲＡＯがある範囲内の時には、このカ
ラムアドレス入力後にカラム選択トランジスタ対（Ｃ”
ｒｌ、ＣＴ２ ）がオンした時にセンスアンプのセンス
ノードＳＮの電位が前記したように浮き上がっているの
で、データバッファＤＱＢで正しく再増幅することがで
きず、読出しエラー（ｔｇＡＤの中抜は不良という）に
なる。
するまでの時間ｔＲＡＯがある範囲内の時には、このカ
ラムアドレス入力後にカラム選択トランジスタ対（Ｃ”
ｒｌ、ＣＴ２ ）がオンした時にセンスアンプのセンス
ノードＳＮの電位が前記したように浮き上がっているの
で、データバッファＤＱＢで正しく再増幅することがで
きず、読出しエラー（ｔｇＡＤの中抜は不良という）に
なる。
（発明が解決しようとする課題）
上記したようなりＲＡＭは、ＲＡＳ信号の活性化からカ
ラムアドレスが入力するまでの時間ｔＲＡＤがある範囲
内の時に読み出しエラーになるという問題がある。
ラムアドレスが入力するまでの時間ｔＲＡＤがある範囲
内の時に読み出しエラーになるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、アクセスタイムｔＡＣＣの高速性を保ち、Ｒ
ＡＳ信号の活性化からカラムアドレスが入力するまでの
時間ｊＢＡ Ｄがある範囲より短い時または長い時は勿
論のこと、ある範囲内であっても読出しエラーが発生し
なくなるダイナミック型ランダムアクセスメモリを提供
することにある。
の目的は、アクセスタイムｔＡＣＣの高速性を保ち、Ｒ
ＡＳ信号の活性化からカラムアドレスが入力するまでの
時間ｊＢＡ Ｄがある範囲より短い時または長い時は勿
論のこと、ある範囲内であっても読出しエラーが発生し
なくなるダイナミック型ランダムアクセスメモリを提供
することにある。
（課題を解決するための手段）
本発明は、ダイナミック型メモリセルのアレイにおける
各カラムのビット線対とビット線センスアンプの一対の
センスノードとの間にそれぞれ電荷転送回路が接続され
ており、前記ビット線対を所定のタイミングで所定の電
圧にプリチャージする回路を有するダイナミック型ラン
ダムアクセスメモリにおいて、前記電荷転送回路は、ビ
ット線とセンスノードの二端子間の電位差によりインピ
ーダンスが変化するとともに、第三の端子の電位と前記
二端子の電位の一方との差によってオフ状態になる素子
がビット線側端子およびビット線センスアンプ側端子の
間に接続されており、メモリセルデータの読出時に前記
ビット線対に微少な電位差が生じた時点で一時的にオフ
状態に制御されることを特徴とする。
各カラムのビット線対とビット線センスアンプの一対の
センスノードとの間にそれぞれ電荷転送回路が接続され
ており、前記ビット線対を所定のタイミングで所定の電
圧にプリチャージする回路を有するダイナミック型ラン
ダムアクセスメモリにおいて、前記電荷転送回路は、ビ
ット線とセンスノードの二端子間の電位差によりインピ
ーダンスが変化するとともに、第三の端子の電位と前記
二端子の電位の一方との差によってオフ状態になる素子
がビット線側端子およびビット線センスアンプ側端子の
間に接続されており、メモリセルデータの読出時に前記
ビット線対に微少な電位差が生じた時点で一時的にオフ
状態に制御されることを特徴とする。
（作 用）
例えば、第１のビット線側に接続されているＯｖの電位
が書込まれているメモリセルに対する読出しおよび再書
込みの動作に際して、ＲＡＳ信号の活性化時点からワー
ド線が選択レベルになるまでの期間は第１のビット線も
第２のビット線も等しくビット線プリチャージ電圧に保
たれている。
が書込まれているメモリセルに対する読出しおよび再書
込みの動作に際して、ＲＡＳ信号の活性化時点からワー
ド線が選択レベルになるまでの期間は第１のビット線も
第２のビット線も等しくビット線プリチャージ電圧に保
たれている。
上記ワード線が選択されると、選択メモリセルのＯｖが
読出され、第１のビット線の電位は前記プリチャージ電
圧から僅かに下がる。これにより、第１のビット線の電
位と第２のビット線の電位とに微少な電位差が生じた時
点で、電荷転送回路がオフにされ、ビット線対はビット
線センスアンプから切り離される。そして、ビット線セ
ンスアンプが活性化し、前記微少な電位差がセンス増幅
され、第１のセンスノードの電位はＯｖまで引き落とさ
れる。
読出され、第１のビット線の電位は前記プリチャージ電
圧から僅かに下がる。これにより、第１のビット線の電
位と第２のビット線の電位とに微少な電位差が生じた時
点で、電荷転送回路がオフにされ、ビット線対はビット
線センスアンプから切り離される。そして、ビット線セ
ンスアンプが活性化し、前記微少な電位差がセンス増幅
され、第１のセンスノードの電位はＯｖまで引き落とさ
れる。
この間に第１のセンスノードと電荷転送回路の第三のノ
ードとの間の電位差が電荷転送回路の閾値以上に太き（
なると、この二端子間型位差に応じて電荷転送回路のイ
ンピーダンスが徐々に小さくなるので、第１のビット線
も徐々にＯｖまで引き落とされ、第１のビット線から多
量の電荷が一気に第１のセンスノードに流入することは
なく、この第１のセンスノードの電位が急に大きく浮き
上がることはない。そして、上記第１のビット線の電位
が選択メモリセルに再書込みされた後、前記ワード線が
非選択状態に戻される。なお、前記再書込動作の終了前
あるいは終了後に電荷転送回路がオン状態に戻される。
ードとの間の電位差が電荷転送回路の閾値以上に太き（
なると、この二端子間型位差に応じて電荷転送回路のイ
ンピーダンスが徐々に小さくなるので、第１のビット線
も徐々にＯｖまで引き落とされ、第１のビット線から多
量の電荷が一気に第１のセンスノードに流入することは
なく、この第１のセンスノードの電位が急に大きく浮き
上がることはない。そして、上記第１のビット線の電位
が選択メモリセルに再書込みされた後、前記ワード線が
非選択状態に戻される。なお、前記再書込動作の終了前
あるいは終了後に電荷転送回路がオン状態に戻される。
さらに、ビット線ブリチャージ信号が活性化してビット
線対はそれぞれプリチャージされる。
線対はそれぞれプリチャージされる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明のＤＲＡＭの一実施例を示しており、
第６図を参照して前述したような電荷転送トランジスタ
駆動方式の従来のＤＲＡＭに比べて、電荷転送トランジ
スター駆動信号φＴの駆動電位レベルが異なり、回路構
成は前述した通りであるのでその説明を省略する。
第６図を参照して前述したような電荷転送トランジスタ
駆動方式の従来のＤＲＡＭに比べて、電荷転送トランジ
スター駆動信号φＴの駆動電位レベルが異なり、回路構
成は前述した通りであるのでその説明を省略する。
即ち、電荷転送トランジスタ駆動信号φＴは、電荷転送
トランジスタ（ＮＴ１、ＮＴ２）をオフ状態にする時に
はＶｓｓ電位（Ｏｖ）ではなく中間電位ｖＭへ落とされ
、電荷転送トランジスタ（ＮＴ、 、ＮＴ２）’ｆｒオ
ン状態にする時１；ｔＶｃｃｆｆｉ位に上げられる。こ
の中間電位ｖＭは、ビット線プリチャージ電位をＶＢＬ
、ｓＮチャネルの電荷転送トランジスタ（ＮＴＩ 、Ｎ
Ｔ２ ）の閾値重圧をＶＴＮで表わすと、ｖＴＮ≦ｖＭ
ＳｖＢＬ＋ｖＴＮであり、ｖＭは例えばＶｃｅ／ ２−
２． ５ Ｖに設定される。
トランジスタ（ＮＴ１、ＮＴ２）をオフ状態にする時に
はＶｓｓ電位（Ｏｖ）ではなく中間電位ｖＭへ落とされ
、電荷転送トランジスタ（ＮＴ、 、ＮＴ２）’ｆｒオ
ン状態にする時１；ｔＶｃｃｆｆｉ位に上げられる。こ
の中間電位ｖＭは、ビット線プリチャージ電位をＶＢＬ
、ｓＮチャネルの電荷転送トランジスタ（ＮＴＩ 、Ｎ
Ｔ２ ）の閾値重圧をＶＴＮで表わすと、ｖＴＮ≦ｖＭ
ＳｖＢＬ＋ｖＴＮであり、ｖＭは例えばＶｃｅ／ ２−
２． ５ Ｖに設定される。
次に、上記ＤＲＡＭの動作について第２図に示す波形を
参照して説明する。いま、前記ビット線対のうちの一方
、例えば第１のビット線ＢＬ側に接続されているメモリ
セルＭＣ，にＯＶ（“Ｌルーベル）の電位が書込まれて
いる場合において、このメモリセルＭＣ１に対する読出
しおよび再書込みの動作について説明する。このＤＲＡ
Ｍは、ビットｉ対をＶａ Ｌ−Ｖｃｃ／２−２．５Ｖな
る電圧にプリチャージする方式を採用しているので、ワ
ード線が選択されるまでの期間は第１のビット線ＢＬも
第２のビット線ＢＬも等しく２．５Ｖに保たれている。
参照して説明する。いま、前記ビット線対のうちの一方
、例えば第１のビット線ＢＬ側に接続されているメモリ
セルＭＣ，にＯＶ（“Ｌルーベル）の電位が書込まれて
いる場合において、このメモリセルＭＣ１に対する読出
しおよび再書込みの動作について説明する。このＤＲＡ
Ｍは、ビットｉ対をＶａ Ｌ−Ｖｃｃ／２−２．５Ｖな
る電圧にプリチャージする方式を採用しているので、ワ
ード線が選択されるまでの期間は第１のビット線ＢＬも
第２のビット線ＢＬも等しく２．５Ｖに保たれている。
アドレス入力としてロウアドレスおよびカラムアドレス
が順次入力し、ロウアドレス入力後にＲＡＳ信号が活性
化してロウアドレスがデコードされ、第１のビット線Ｂ
Ｌ側のワード線ＷＬ、が選択されて選択メモリセルＭＣ
，の電荷転送トランジスタＴＭがオンになり、このメモ
リセルＭ’Ｃ、のキャパシタＣ１から′Ｌ“レベルが読
出され、第１のビット線ＢＬの電位は２．５Ｖから僅か
に下がる。
が順次入力し、ロウアドレス入力後にＲＡＳ信号が活性
化してロウアドレスがデコードされ、第１のビット線Ｂ
Ｌ側のワード線ＷＬ、が選択されて選択メモリセルＭＣ
，の電荷転送トランジスタＴＭがオンになり、このメモ
リセルＭ’Ｃ、のキャパシタＣ１から′Ｌ“レベルが読
出され、第１のビット線ＢＬの電位は２．５Ｖから僅か
に下がる。
一方、上記したように第１のビット線ＢＬ側のワード線
ＷＬ１が選択されると同時に第２のビット線ＢＬ側のダ
ミーワード線ＤＷＬ、が選択され、ダミーセルＤＣｏの
電荷転送トランジスタＴＤがオンになる。ここで、ダミ
ーセルＤＣ，にはＶＤＣ（例えばＶ ｃｃ／ ２ ）な
る電位が予め書込まれているので、電荷転送トランジス
タＴＤがオンになってダミーセルＤＣｏのキャパシタＣ
，と第２のビット線ＢＬとが短絡しても、両者は同電位
であるので第２のビット線ＢＬの電位はＶｃｃ／２のま
ま変化しない。
ＷＬ１が選択されると同時に第２のビット線ＢＬ側のダ
ミーワード線ＤＷＬ、が選択され、ダミーセルＤＣｏの
電荷転送トランジスタＴＤがオンになる。ここで、ダミ
ーセルＤＣ，にはＶＤＣ（例えばＶ ｃｃ／ ２ ）な
る電位が予め書込まれているので、電荷転送トランジス
タＴＤがオンになってダミーセルＤＣｏのキャパシタＣ
，と第２のビット線ＢＬとが短絡しても、両者は同電位
であるので第２のビット線ＢＬの電位はＶｃｃ／２のま
ま変化しない。
この後、第１のビット線ＢＬの電位と第２のビット線Ｂ
Ｌの電位とに微少な電位差が生じた時点で、信号φＴが
中間電位■Ｍになり、電荷転送トランジスタ（ＮＴ１、
ＮＴ２）がオフになり、ビット線対（ＢＬ、ＢＬ）はビ
ット線センスアンプＮＡから切り離される。そして、信
号ＳＡＮがＶｓｓ電位になってＮチャネルセンスアンプ
ＮＡが活性化すると共に、信号ＳＡＰがＶｃｃ電位にな
ってＰチャネルセンスアンプＰＡが活性化する。これに
より、ＮチャネルセンスアンプＮＡの一対のセンスノー
ド（ＳＮ、ＳＮ）の微少な電位差がセンス増幅されてセ
ンスノーＦＳＮの電位はＯｖまで引き落とされ始めると
共に、ＰチャネルセンスアンプＰＡによりビット線ＢＬ
の電位がＶｃｃ電位側に引き上げられる。
Ｌの電位とに微少な電位差が生じた時点で、信号φＴが
中間電位■Ｍになり、電荷転送トランジスタ（ＮＴ１、
ＮＴ２）がオフになり、ビット線対（ＢＬ、ＢＬ）はビ
ット線センスアンプＮＡから切り離される。そして、信
号ＳＡＮがＶｓｓ電位になってＮチャネルセンスアンプ
ＮＡが活性化すると共に、信号ＳＡＰがＶｃｃ電位にな
ってＰチャネルセンスアンプＰＡが活性化する。これに
より、ＮチャネルセンスアンプＮＡの一対のセンスノー
ド（ＳＮ、ＳＮ）の微少な電位差がセンス増幅されてセ
ンスノーＦＳＮの電位はＯｖまで引き落とされ始めると
共に、ＰチャネルセンスアンプＰＡによりビット線ＢＬ
の電位がＶｃｃ電位側に引き上げられる。
そして、第１のセンスノードＳＮの電位が（Ｖｃｃ／２
） ＶＴＮよりも下がる（つまり、第１のセンスノー
ドＳＮと信号φＴとの間の電位差がＶＴＮ以上に大きく
なる）と、この二端子間型位差に応じて電荷転送トラン
ジスタＮＴ、のインピーダンスが徐々に小さくなるので
、ＮチャネルセンスアンプＮＡが第１のビット線ＢＬの
電荷を引き始め、第１のビット線ＢＬの電位が下がり始
める。これにより、第１のセンスノードＳＮには第１の
ビット線ＢＬの電荷が流入し始めるので、第１のセンス
ノードＳＮの電位降下速度は急に遅くなる。この時点ｔ
ａより以後は、第１のセンスノードＳＮと第１のビット
線ＢＬとは、電位が近付きながら徐々にＯｖまで低下し
ていく。これにより、選択メモリセルＭＣ１には第１の
ビット線の電位が再書込みされ、ダミーセルＤＣ，には
第２のビット線ＢＬの電位が再書込みされる。
） ＶＴＮよりも下がる（つまり、第１のセンスノー
ドＳＮと信号φＴとの間の電位差がＶＴＮ以上に大きく
なる）と、この二端子間型位差に応じて電荷転送トラン
ジスタＮＴ、のインピーダンスが徐々に小さくなるので
、ＮチャネルセンスアンプＮＡが第１のビット線ＢＬの
電荷を引き始め、第１のビット線ＢＬの電位が下がり始
める。これにより、第１のセンスノードＳＮには第１の
ビット線ＢＬの電荷が流入し始めるので、第１のセンス
ノードＳＮの電位降下速度は急に遅くなる。この時点ｔ
ａより以後は、第１のセンスノードＳＮと第１のビット
線ＢＬとは、電位が近付きながら徐々にＯｖまで低下し
ていく。これにより、選択メモリセルＭＣ１には第１の
ビット線の電位が再書込みされ、ダミーセルＤＣ，には
第２のビット線ＢＬの電位が再書込みされる。
また、上記時点ｔａより以後にＣＡＳ信号が活性化して
カラムアドレスがデコードされ、カラムデコード信号Ｃ
８Ｌｉによりカラム選択トランジスタ対（ＣＴｌ、ｃ”
Ｔ２）がオンになり、ＮチャネルセンスアンプＮＡの一
対のセンスノード（ＳＮ、■）の電位がデータ線対（Ｄ
Ｑ ｓ、ＤＱ２ ）を経たのちデータバッフｙ Ｄ
Ｑ Ｂにより再増幅されて一対のデータバス（ＤＬｌ、
ＤＬ２ ）に出力される。
カラムアドレスがデコードされ、カラムデコード信号Ｃ
８Ｌｉによりカラム選択トランジスタ対（ＣＴｌ、ｃ”
Ｔ２）がオンになり、ＮチャネルセンスアンプＮＡの一
対のセンスノード（ＳＮ、■）の電位がデータ線対（Ｄ
Ｑ ｓ、ＤＱ２ ）を経たのちデータバッフｙ Ｄ
Ｑ Ｂにより再増幅されて一対のデータバス（ＤＬｌ、
ＤＬ２ ）に出力される。
また、上記再書込動作の終了前（あるいは終了後でもよ
い）に、信号φＴがＶｃｃ電位に戻されて電荷転送トラ
ンジスタ（ＮＴｌ、ＮＴ２）はオン状態に戻される。こ
れにより、電荷転送トランジスタＮＴ１がオン状態に戻
されると、第１のセンスノードＳＮと第１のビット線Ｂ
Ｌとは急に電荷の再分配が行われ、容量が小さい方の第
１のセンスノードＳＮの電位が多少浮き上がるが、既に
第１のセンスノードＳＮと第１のビット線ＢＬとは電位
がかなり接近しており、第１のセンスノードＳＮの電位
が急に大きく浮き上がることはない。
い）に、信号φＴがＶｃｃ電位に戻されて電荷転送トラ
ンジスタ（ＮＴｌ、ＮＴ２）はオン状態に戻される。こ
れにより、電荷転送トランジスタＮＴ１がオン状態に戻
されると、第１のセンスノードＳＮと第１のビット線Ｂ
Ｌとは急に電荷の再分配が行われ、容量が小さい方の第
１のセンスノードＳＮの電位が多少浮き上がるが、既に
第１のセンスノードＳＮと第１のビット線ＢＬとは電位
がかなり接近しており、第１のセンスノードＳＮの電位
が急に大きく浮き上がることはない。
なお、上記したように再書込動作が終了した後、ワード
線ＷＬ１およびダミーワード線ＤＷＬ、が非選択状態に
戻り、この後、ビット線プリチャージ・ダミーセル書込
信号ＥＱＬがＶｃｃ電位になり、ビット線対（ＢＬ、、
ＢＬ）はｖＢＬ ％ダミーセル（Ｄ Ｃｏ％ＤＣ１）は
ＶＤＣなる電圧にプリチャージされる。
線ＷＬ１およびダミーワード線ＤＷＬ、が非選択状態に
戻り、この後、ビット線プリチャージ・ダミーセル書込
信号ＥＱＬがＶｃｃ電位になり、ビット線対（ＢＬ、、
ＢＬ）はｖＢＬ ％ダミーセル（Ｄ Ｃｏ％ＤＣ１）は
ＶＤＣなる電圧にプリチャージされる。
上記したようなりＲＡＭの読み出し動作において、Ｎチ
ャネルセンスアンプＮＡのセンス動作時には、一対のセ
ンスノード（ＳＮ、ＳＮ）からビット線対（ＢＬ、ＢＬ
）の容量が完全に切り離されているので、センスノード
（ＳＮ、ＳＮ）の負荷が軽減され、高速にセンス増幅す
ることが可能になる。
ャネルセンスアンプＮＡのセンス動作時には、一対のセ
ンスノード（ＳＮ、ＳＮ）からビット線対（ＢＬ、ＢＬ
）の容量が完全に切り離されているので、センスノード
（ＳＮ、ＳＮ）の負荷が軽減され、高速にセンス増幅す
ることが可能になる。
また、第１のセンスノードＳＮに第１のビット線ＢＬの
電荷が流入し始めて第１のセンスノードＳＮの電位降下
速度が急に遅くなる時点ｔａでは、一対のセンスノード
（ＳＮＳＳＮ）の電位差はＶＴＮ以上開いているので、
この状態の時にカラム選択トランジスタ対（ＣＴＩ 、
ＣＴ２ ）がオンになっても、一対のセンスノード（Ｓ
Ｎ、ＳＮ）電位差をデータ線対（ＤＱｌ、ＤＱ２ ）を
介してデータバッファＤＱＢにより再増幅するのに必要
なレベルは十分な余裕があり、高速アクセスが可能にな
る。
電荷が流入し始めて第１のセンスノードＳＮの電位降下
速度が急に遅くなる時点ｔａでは、一対のセンスノード
（ＳＮＳＳＮ）の電位差はＶＴＮ以上開いているので、
この状態の時にカラム選択トランジスタ対（ＣＴＩ 、
ＣＴ２ ）がオンになっても、一対のセンスノード（Ｓ
Ｎ、ＳＮ）電位差をデータ線対（ＤＱｌ、ＤＱ２ ）を
介してデータバッファＤＱＢにより再増幅するのに必要
なレベルは十分な余裕があり、高速アクセスが可能にな
る。
また、たとえ第１のセンスノードＳＮの電位が多少浮き
上がった状態の時点ｔｂでカラム選択トランジスタ対（
ＣＴ１、ＣＴ２ ）がオンになっても、Ｎチャネルセン
スアンプＮＡの能力低下は少なく、十分高速にデータ線
ＤＱ１の電荷を引き抜くことができ、データバッファＤ
ＱＢによる誤動作を避けることができる。
上がった状態の時点ｔｂでカラム選択トランジスタ対（
ＣＴ１、ＣＴ２ ）がオンになっても、Ｎチャネルセン
スアンプＮＡの能力低下は少なく、十分高速にデータ線
ＤＱ１の電荷を引き抜くことができ、データバッファＤ
ＱＢによる誤動作を避けることができる。
従って、上記ＤＲＡＭによれば、ＲＡＳ信号の活性化時
点からカラムアドレスが入力するまでの時間ｔｇＡＤが
ある範囲より短い時または長い時は勿論のこと、ある範
囲内であっても、このカラムアドレス入力後にＣＡＳ信
号が活性化した時にＮチャネルセンスアンプＮＡのセン
スノード（ＳＮ、ＳＮ）の電位は殆んど浮き上がってい
ないので、データバッファＤＱＢで正しく再増幅できる
ことになる。
点からカラムアドレスが入力するまでの時間ｔｇＡＤが
ある範囲より短い時または長い時は勿論のこと、ある範
囲内であっても、このカラムアドレス入力後にＣＡＳ信
号が活性化した時にＮチャネルセンスアンプＮＡのセン
スノード（ＳＮ、ＳＮ）の電位は殆んど浮き上がってい
ないので、データバッファＤＱＢで正しく再増幅できる
ことになる。
なお、上記実施例では、ＶＴＮ≦ｖＭ≦ＶＥＩＬ＋ｖＴ
Ｎとしたが、センスアンプＮＡのセンス動作の初期に電
荷転送トランジスタ（ＮＴ１、Ｎ Ｔ ２ ）をオフ状
態にし、センスアンプＮＡが完全にセンスする前に電荷
転送トランジスタ（ＮＴＩ 、ＮＴ２ ）をオン状態に
すれば上記実施例と同様な効果が得られる。従って、カ
ラム選択トランジスタ（ＣＴＩ 、ｃ”Ｔ２）をオンに
してデー９バツフアＤＱＢでセンスするのに必要な電圧
をα、センスノードＳＮまたはＳＮがビット線ＢＬまた
はＢＬの電荷を引き始める電位をβで表わすと、Ｖ７
Ｎ ＋ｌｊ≦ＶＭ≦ＶＢ Ｌ ＋Ｖ７ Ｎ −ａに設定
すればよい。
Ｎとしたが、センスアンプＮＡのセンス動作の初期に電
荷転送トランジスタ（ＮＴ１、Ｎ Ｔ ２ ）をオフ状
態にし、センスアンプＮＡが完全にセンスする前に電荷
転送トランジスタ（ＮＴＩ 、ＮＴ２ ）をオン状態に
すれば上記実施例と同様な効果が得られる。従って、カ
ラム選択トランジスタ（ＣＴＩ 、ｃ”Ｔ２）をオンに
してデー９バツフアＤＱＢでセンスするのに必要な電圧
をα、センスノードＳＮまたはＳＮがビット線ＢＬまた
はＢＬの電荷を引き始める電位をβで表わすと、Ｖ７
Ｎ ＋ｌｊ≦ＶＭ≦ＶＢ Ｌ ＋Ｖ７ Ｎ −ａに設定
すればよい。
第３図は、本発明の他の実施例に係るＤＲＡＭの一部を
示しており、前記実施例と比べて、Ｎチャネルセンスア
ンプＮＡと、ＰチャネルセンスアンプＰＡとが入れ替え
られ、Ｎチャネルの電荷転送トランジスタ対ＣＮＴ１
、ＮＴ２ ）に代えてＰチャネルの電荷転送トランジス
タ対（Ｐ Ｔ １、ＰＴ２）が使用され、電荷転送トラ
ンジスタ駆動信号１７の論理レベルが反転している点が
異なり、その他は同じであるので前記実施例中と同一符
号を付している。
示しており、前記実施例と比べて、Ｎチャネルセンスア
ンプＮＡと、ＰチャネルセンスアンプＰＡとが入れ替え
られ、Ｎチャネルの電荷転送トランジスタ対ＣＮＴ１
、ＮＴ２ ）に代えてＰチャネルの電荷転送トランジス
タ対（Ｐ Ｔ １、ＰＴ２）が使用され、電荷転送トラ
ンジスタ駆動信号１７の論理レベルが反転している点が
異なり、その他は同じであるので前記実施例中と同一符
号を付している。
電荷転送トランジスタ駆動信号φＴは、電荷転送トラン
ジスタ（ＰＴ、 、ＰＴ２’）をオフ状態にする時には
Ｖｃｃ電位ではなく中間電位ＶＭへ上げられ、電荷転送
トランジスタ（ＰＴ、 、ＰＴ２）をオン状態にする時
はＶｓｓ電位に落とされる。
ジスタ（ＰＴ、 、ＰＴ２’）をオフ状態にする時には
Ｖｃｃ電位ではなく中間電位ＶＭへ上げられ、電荷転送
トランジスタ（ＰＴ、 、ＰＴ２）をオン状態にする時
はＶｓｓ電位に落とされる。
この中間電位■８は、ビット線プリチャージ電位をｖ８
Ｌ１Ｐチャネルの電荷転送トランジスタ（ＰＴｔ 、Ｐ
Ｔ２ ）（７）閾値電圧をｖＴＰ で表わすと、Ｖａ
Ｌ Ｉ ＶＴ ｐ ｌ ≦ＶＭ ≦Ｖｃｃ −ＩＶＴ
ＰＩである。
Ｌ１Ｐチャネルの電荷転送トランジスタ（ＰＴｔ 、Ｐ
Ｔ２ ）（７）閾値電圧をｖＴＰ で表わすと、Ｖａ
Ｌ Ｉ ＶＴ ｐ ｌ ≦ＶＭ ≦Ｖｃｃ −ＩＶＴ
ＰＩである。
第３図のＤＲＡＭの動作は、前記実施例の動作に準じて
第４図に示すタイミング図のように行われ、前記実施例
と同様の効果が得られる。即ち、第２のビット線ＢＬに
第２のセンスノードＳＮから電荷が流入し始めて第２の
センスノードＳＮの電位上昇速度が急に遅くなる時点ｔ
ａでは、一対のセンスノード（ＳＮ、ＳＮ）の電位差は
ＩＶＴＰＩ以上開いているので、この状態の時にカラム
選択トランジスタ対（ＣＴ、 、ｃＴ２）がオンになっ
ても、一対のセンスノード（ＳＮ。
第４図に示すタイミング図のように行われ、前記実施例
と同様の効果が得られる。即ち、第２のビット線ＢＬに
第２のセンスノードＳＮから電荷が流入し始めて第２の
センスノードＳＮの電位上昇速度が急に遅くなる時点ｔ
ａでは、一対のセンスノード（ＳＮ、ＳＮ）の電位差は
ＩＶＴＰＩ以上開いているので、この状態の時にカラム
選択トランジスタ対（ＣＴ、 、ｃＴ２）がオンになっ
ても、一対のセンスノード（ＳＮ。
ＳＮ）の電位差をデータ線対（ＤＱｌ、ＤＱｌ）を介し
てデータバッファＤＱＢにより再増幅するのに必要なレ
ベルは十分な余裕があり、高速アクセスが可能になる。
てデータバッファＤＱＢにより再増幅するのに必要なレ
ベルは十分な余裕があり、高速アクセスが可能になる。
また、電画転送トランジスタＰＴ２がオン状態に戻され
ると、第２のセンスノードＳＮと第２のビットｉＢＬと
は急に電荷の再分配が行われ、容量が小さい方の第２の
センスノードＳＮの電位が多少落ち込むが、たとえこの
落ち込んだ状態の時点ｔｂでカラム選択トランジスタ対
（ＣＴＩ 。
ると、第２のセンスノードＳＮと第２のビットｉＢＬと
は急に電荷の再分配が行われ、容量が小さい方の第２の
センスノードＳＮの電位が多少落ち込むが、たとえこの
落ち込んだ状態の時点ｔｂでカラム選択トランジスタ対
（ＣＴＩ 。
ＣＴ２）がオンになっても、ＰチャネルセンスアンプＰ
Ａの能力低下は少なく、データバッファＤＱＢによる誤
動作を避けることができる。
Ａの能力低下は少なく、データバッファＤＱＢによる誤
動作を避けることができる。
なお、上記実施例テハ、ＶＢＬ ＩＶＴｐｌ≦ＶＭ≦
Ｖｃｃ−ｌ ＶＴｐ ｌとしたが、センスアンプＰＡの
センス動作の初期に電荷転送トランジスタ（ＰＴｌ、ｐ
’ｒ２）をオフ状態にし、センスアンプＰＡが完全にセ
ンスする前に電荷転送トランジスタ（ＰＴＩ 、ＰＴ２
）をオン状態にすれば上記実施例と同様な効果が得ら
れる。従って、カラム選択トランジスタ（ＣＴ、、ｃＴ
２）をオンにしてデータバッファＤＱＢでセンスするの
に必要な電圧をα、センスノードＳＮまたはＳＮがビッ
ト線ＢＬまたはＢＬの電荷を引き始める電位をβで表わ
すと、ＶＢ Ｌ −Ｉ Ｖ７ ｐ Ｉ ＋ａ≦ＶＭ≦Ｖ
ｃｃ−ＩＶＴＰＩ−βに設定すればよい。
Ｖｃｃ−ｌ ＶＴｐ ｌとしたが、センスアンプＰＡの
センス動作の初期に電荷転送トランジスタ（ＰＴｌ、ｐ
’ｒ２）をオフ状態にし、センスアンプＰＡが完全にセ
ンスする前に電荷転送トランジスタ（ＰＴＩ 、ＰＴ２
）をオン状態にすれば上記実施例と同様な効果が得ら
れる。従って、カラム選択トランジスタ（ＣＴ、、ｃＴ
２）をオンにしてデータバッファＤＱＢでセンスするの
に必要な電圧をα、センスノードＳＮまたはＳＮがビッ
ト線ＢＬまたはＢＬの電荷を引き始める電位をβで表わ
すと、ＶＢ Ｌ −Ｉ Ｖ７ ｐ Ｉ ＋ａ≦ＶＭ≦Ｖ
ｃｃ−ＩＶＴＰＩ−βに設定すればよい。
なお、上記各実施例における一対のピッド線（ＢＬ、Ｂ
Ｌ）と一対のセンスノード（ＳＮ。
Ｌ）と一対のセンスノード（ＳＮ。
ＳＮ）との間には、電荷転送トランジスタ（ＮＴ、 、
ＮＴ２またはＰＴ、 、ｐ”ｒ、、）に限らず、上記電
荷転送トランジスタと同等な特性を有する電荷転送回路
を接続することができる。
ＮＴ２またはＰＴ、 、ｐ”ｒ、、）に限らず、上記電
荷転送トランジスタと同等な特性を有する電荷転送回路
を接続することができる。
即ち、この電荷転送回路は、上記電荷転送トランジスタ
と同様に、二端子間の電位差によりインピーダンスが変
化するとともに、第三の端子と前記二端子の電位の一方
との差によってオフ状態になる素子がビット線側端子お
よびビット線センスアンプ側端子の間に接続されており
、メモリセルデータの読出時に前記ビット線対（ＢＬ、
ＢＬ）に微少な電位差が生じた時点で一時的にオフ状態
に制御されるものであればよいにれにより、ビット線セ
ンスアンプの活性化初期にオフになってビット線対（Ｂ
Ｌ、ＢＬ）からセンスノード（ＳＮ、ＳＮ）を切り離し
、一対のセンスノード（ＳＮ、ＳＮ）にある−室以上の
電位差がつくと、インピーダンスが徐々に低下してセン
スノードとビット線とを自然にゆっくりとつなぐことが
でき、センス動作の高速化および、この電荷転送回路が
オンに戻った時に一対のセンスノード（ＳＮ。
と同様に、二端子間の電位差によりインピーダンスが変
化するとともに、第三の端子と前記二端子の電位の一方
との差によってオフ状態になる素子がビット線側端子お
よびビット線センスアンプ側端子の間に接続されており
、メモリセルデータの読出時に前記ビット線対（ＢＬ、
ＢＬ）に微少な電位差が生じた時点で一時的にオフ状態
に制御されるものであればよいにれにより、ビット線セ
ンスアンプの活性化初期にオフになってビット線対（Ｂ
Ｌ、ＢＬ）からセンスノード（ＳＮ、ＳＮ）を切り離し
、一対のセンスノード（ＳＮ、ＳＮ）にある−室以上の
電位差がつくと、インピーダンスが徐々に低下してセン
スノードとビット線とを自然にゆっくりとつなぐことが
でき、センス動作の高速化および、この電荷転送回路が
オンに戻った時に一対のセンスノード（ＳＮ。
ＳＮ）間の電位差の一時的な減少を抑制することができ
る。
る。
第５図（ａ）および（ｂ）はそれぞれ上記電荷転送回路
の他の例を示しており、例えばコレクタ・ベース相互が
接続されたバイポーラＮＰＮ トランジスタからなるダ
イオードＤが二端子間に接続され、このダイオードＤに
並列にスイッチ回路Ｓが接続され、このスイッチ回路Ｓ
がスイッチング制御されるように構成されている。この
電荷転送回路は、ビット線センスアンプの活性化初期に
スイッチ回路ＳがオフにされるとダイオードＤはオフ状
態になり、一対のセンスノード（ＳＮ％ＳＮ）にある一
定量上の電位差がつくと、ダイオードＤのインピーダン
スが徐々に低下し、ビット線対（ＢＬ、ＢＬ）とセンス
ノード（ＳＮ、ＳＮ）との接続時にスイッチ回路Ｓがオ
ンにされる。
の他の例を示しており、例えばコレクタ・ベース相互が
接続されたバイポーラＮＰＮ トランジスタからなるダ
イオードＤが二端子間に接続され、このダイオードＤに
並列にスイッチ回路Ｓが接続され、このスイッチ回路Ｓ
がスイッチング制御されるように構成されている。この
電荷転送回路は、ビット線センスアンプの活性化初期に
スイッチ回路ＳがオフにされるとダイオードＤはオフ状
態になり、一対のセンスノード（ＳＮ％ＳＮ）にある一
定量上の電位差がつくと、ダイオードＤのインピーダン
スが徐々に低下し、ビット線対（ＢＬ、ＢＬ）とセンス
ノード（ＳＮ、ＳＮ）との接続時にスイッチ回路Ｓがオ
ンにされる。
［発明の効果］
上述したように本発明のＤＲＡＭによれば、ビット線セ
ンスアンプの活性化初期には、容量の大きいビット線か
らセンスノードを切り離して高速にセンスでき、アクセ
スタイムの高速化を実現できる。また、センスアンプの
一対のセンスノードにある一定以上の電位差がつくと、
センスノードの電位によりセンスノードとビット線とは
自然にゆっくりとつながれていくので、センスアンプの
能力の急激な低下が避けられ、ｔＲＡＤの中抜は不良も
なくすることができる。
ンスアンプの活性化初期には、容量の大きいビット線か
らセンスノードを切り離して高速にセンスでき、アクセ
スタイムの高速化を実現できる。また、センスアンプの
一対のセンスノードにある一定以上の電位差がつくと、
センスノードの電位によりセンスノードとビット線とは
自然にゆっくりとつながれていくので、センスアンプの
能力の急激な低下が避けられ、ｔＲＡＤの中抜は不良も
なくすることができる。
第１図は本発明の一実施例に係るＤＲＡＭの一部を示す
回路図、第２図は第１図のＤＲＡＭの動作例を示すタイ
ミング図、第３図は本発明の他の実施例に係るＤＲＡＭ
の一部を示す回路図、第４図は第３図の回路の動作例を
示すタイミング図、第５図（ａ）および（ｂ）は第１図
中および第３図中におけるビット線とセンスノードとの
間に接続される電荷転送回路の他の例を示す回路図、第
６図は従来のＤＲＡＭの動作例を示すタイミング図であ
る。 ＢＬ、ＢＬ・・・ビット線、ＭＣｏ−ＭＣ２，５−・・
メモリセル、Ｗ Ｌ ｏ＝Ｗ Ｌ ２５５−ワード線、
ＰＲ・・・ビット線プリチャージ・イコライズ回路、Ｐ
Ａ・・・Ｐチャネルセンスアンプ、Ｎ Ｔ １ ＊
Ｎ Ｔ ２ 。 ＰＴ、、ＰＴ２・・・電荷転送トランジスタ、ＮＡ・・
・Ｎチャネルセンスアンプ、ＳＮ、ＳＮ・・・センスノ
ード、ＣＴ、、ＣＴ、・・・カラム選択トランジスタ、
ＤＱ＋ 、ＤＱ２・・・データ線、Ｄ・・・ダイオード
、Ｓ・・・スイッチ回路。 出願人代理人 弁理士 鈴江武彦 手続補正書 １．事件の表示 特願平１−１２１２０４号 ２、発明の名称 ダイナミック型ランダムアクセスメモリ３、補正をする
者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号 ６、補正の対象 ７、補正の内容 （１） 特許請求の範囲を別紙の通り訂正する。 （２）明細書の第１３頁第９行ないし第１０行に「制御
される」とあるを「制御され、前記センスノードが所定
電位以上に増幅されると、この電位に応じたコンダクタ
ンスで前記ビット線と前記センスノードが接続される」
と訂正する。 （３）明細書の第１８頁第１４行に「小さくなるので、
」とあるを「小さくなり、コンダクタンスが大きくなる
ので、」と訂正する。 ２、特許請求の範囲 （１） ダイナミック型メモリセルのアレイにおける
各カラムのビット線対とビット線センスアンプの一対の
センスノードとの間にそれぞれ電荷転送回路が接続され
ており、前記ビット線対を所定のタイミングで所定の電
圧にプリチャージする回路を有するダイナミック型ラン
ダムアクセスメモリにおいて、 前記電荷転送回路は、ビット線とセンスノードの二端子
間の電位差によりインピーダンスが変化するとともに、
第三の端子の電位と前記二端子の電位の一方との差によ
っ°てオフ状態になる素子がビット線側端子およびビッ
ト線センスアンプ側端子の間に接続されており、メモリ
セルデータの読出時に前記ビット線対に微少な電位差が
生じた時スノードが接続されることを特徴とするダイナ
ミック型ランダムアクセスメモリ。 （２） 前記電荷転送回路として電界効果トランジス
タを用い、この電界効果トランジスタのゲートに所定の
駆動信号を供給するようにしてなることを特徴とする請
求項１記載のダイナミック型ランダムアクセスメモリ。 （３）前記電界効果トランジスタはＮチャネルのＭＯＳ
トランジスタであり、このＭＯＳトランジスタをオフに
する時にはゲートに与える駆動信号を電源電位から電源
電位と接地電位との間の中間電位に落とし、このＭＯＳ
トランジスタをオンにする時にはゲートに与える駆動信
号を電源電位に上げることを特徴とする請求項２記載の
ダイナミック型ランダムアクセスメモリ。 （４）前記電界効果トランジスタはＰチャネルのＭＯＳ
トランジスタであり、このＭＯＳトランジスタをオフに
する時にはゲートに与える駆動信号を接地電位から接地
電位と電源電位との間の中間電位に上げ、このＭＯＳト
ランジスタをオンにする時にはゲートに与える駆動信号
を接地電位に落とすことを特徴とする請求項２記載のダ
イナミック型ランダムアクセスメモリ。 （５） 前記電荷転送回路としてダイオードとスイッ
チ回路とを並列に接続して用い、このスイッチ回路をス
イッチング駆動するようにしてなることを特徴とする請
求項１記載のダイナミック型ランダムアクセスメモリ。
回路図、第２図は第１図のＤＲＡＭの動作例を示すタイ
ミング図、第３図は本発明の他の実施例に係るＤＲＡＭ
の一部を示す回路図、第４図は第３図の回路の動作例を
示すタイミング図、第５図（ａ）および（ｂ）は第１図
中および第３図中におけるビット線とセンスノードとの
間に接続される電荷転送回路の他の例を示す回路図、第
６図は従来のＤＲＡＭの動作例を示すタイミング図であ
る。 ＢＬ、ＢＬ・・・ビット線、ＭＣｏ−ＭＣ２，５−・・
メモリセル、Ｗ Ｌ ｏ＝Ｗ Ｌ ２５５−ワード線、
ＰＲ・・・ビット線プリチャージ・イコライズ回路、Ｐ
Ａ・・・Ｐチャネルセンスアンプ、Ｎ Ｔ １ ＊
Ｎ Ｔ ２ 。 ＰＴ、、ＰＴ２・・・電荷転送トランジスタ、ＮＡ・・
・Ｎチャネルセンスアンプ、ＳＮ、ＳＮ・・・センスノ
ード、ＣＴ、、ＣＴ、・・・カラム選択トランジスタ、
ＤＱ＋ 、ＤＱ２・・・データ線、Ｄ・・・ダイオード
、Ｓ・・・スイッチ回路。 出願人代理人 弁理士 鈴江武彦 手続補正書 １．事件の表示 特願平１−１２１２０４号 ２、発明の名称 ダイナミック型ランダムアクセスメモリ３、補正をする
者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号 ６、補正の対象 ７、補正の内容 （１） 特許請求の範囲を別紙の通り訂正する。 （２）明細書の第１３頁第９行ないし第１０行に「制御
される」とあるを「制御され、前記センスノードが所定
電位以上に増幅されると、この電位に応じたコンダクタ
ンスで前記ビット線と前記センスノードが接続される」
と訂正する。 （３）明細書の第１８頁第１４行に「小さくなるので、
」とあるを「小さくなり、コンダクタンスが大きくなる
ので、」と訂正する。 ２、特許請求の範囲 （１） ダイナミック型メモリセルのアレイにおける
各カラムのビット線対とビット線センスアンプの一対の
センスノードとの間にそれぞれ電荷転送回路が接続され
ており、前記ビット線対を所定のタイミングで所定の電
圧にプリチャージする回路を有するダイナミック型ラン
ダムアクセスメモリにおいて、 前記電荷転送回路は、ビット線とセンスノードの二端子
間の電位差によりインピーダンスが変化するとともに、
第三の端子の電位と前記二端子の電位の一方との差によ
っ°てオフ状態になる素子がビット線側端子およびビッ
ト線センスアンプ側端子の間に接続されており、メモリ
セルデータの読出時に前記ビット線対に微少な電位差が
生じた時スノードが接続されることを特徴とするダイナ
ミック型ランダムアクセスメモリ。 （２） 前記電荷転送回路として電界効果トランジス
タを用い、この電界効果トランジスタのゲートに所定の
駆動信号を供給するようにしてなることを特徴とする請
求項１記載のダイナミック型ランダムアクセスメモリ。 （３）前記電界効果トランジスタはＮチャネルのＭＯＳ
トランジスタであり、このＭＯＳトランジスタをオフに
する時にはゲートに与える駆動信号を電源電位から電源
電位と接地電位との間の中間電位に落とし、このＭＯＳ
トランジスタをオンにする時にはゲートに与える駆動信
号を電源電位に上げることを特徴とする請求項２記載の
ダイナミック型ランダムアクセスメモリ。 （４）前記電界効果トランジスタはＰチャネルのＭＯＳ
トランジスタであり、このＭＯＳトランジスタをオフに
する時にはゲートに与える駆動信号を接地電位から接地
電位と電源電位との間の中間電位に上げ、このＭＯＳト
ランジスタをオンにする時にはゲートに与える駆動信号
を接地電位に落とすことを特徴とする請求項２記載のダ
イナミック型ランダムアクセスメモリ。 （５） 前記電荷転送回路としてダイオードとスイッ
チ回路とを並列に接続して用い、このスイッチ回路をス
イッチング駆動するようにしてなることを特徴とする請
求項１記載のダイナミック型ランダムアクセスメモリ。
Claims (5)
- （１）ダイナミック型メモリセルのアレイにおける各カ
ラムのビット線対とビット線センスアンプの一対のセン
スノードとの間にそれぞれ電荷転送回路が接続されてお
り、前記ビット線対を所定のタイミングで所定の電圧に
プリチャージする回路を有するダイナミック型ランダム
アクセスメモリにおいて、 前記電荷転送回路は、ビット線とセンスノードの二端子
間の電位差によりインピーダンスが変化するとともに、
第三の端子の電位と前記二端子の電位の一方との差によ
ってオフ状態になる素子がビット線側端子およびビット
線センスアンプ側端子の間に接続されており、メモリセ
ルデータの読出時に前記ビット線対に微少な電位差が生
じた時点で一時的にオフ状態に制御されることを特徴と
するダイナミック型ランダムアクセスメモリ。 - （２）前記電荷転送回路として電界効果トランジスタを
用い、この電界効果トランジスタのゲートに所定の駆動
信号を供給するようにしてなることを特徴とする請求項
１記載のダイナミック型ランダムアクセスメモリ。 - （３）前記電界効果トランジスタはＮチャネルのＭＯＳ
トランジスタであり、このＭＯＳトランジスタをオフに
する時にはゲートに与える駆動信号を電源電位から電源
電位と接地電位との間の中間電位に落とし、このＭＯＳ
トランジスタをオンにする時にはゲートに与える駆動信
号を電源電位に上げることを特徴とする請求項２記載の
ダイナミック型ランダムアクセスメモリ。 - （４）前記電界効果トランジスタはＰチャネルのＭＯＳ
トランジスタであり、このＭＯＳトランジスタをオフに
する時にはゲートに与える駆動信号を接地電位から接地
電位と電源電位との間の中間電位に上げ、このＭＯＳト
ランジスタをオンにする時にはゲートに与える駆動信号
を接地電位に落とすことを特徴とする請求項２記載のダ
イナミック型ランダムアクセスメモリ。 - （５）前記電荷転送回路としてダイオードとスイッチ回
路とを並列に接続して用い、このスイッチ回路をスイッ
チング駆動するようにしてなることを特徴とする請求項
１記載のダイナミック型ランダムアクセスメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121204A JPH0762955B2 (ja) | 1989-05-15 | 1989-05-15 | ダイナミック型ランダムアクセスメモリ |
| KR1019900006847A KR970001340B1 (ko) | 1989-05-15 | 1990-05-14 | 다이나믹형 랜덤억세스메모리 |
| DE69027886T DE69027886T2 (de) | 1989-05-15 | 1990-05-15 | Direktzugriffsspeicher vom dynamischen Typ |
| EP90109123A EP0398245B1 (en) | 1989-05-15 | 1990-05-15 | Dynamic type random-access memory |
| US07/523,663 US5091885A (en) | 1989-05-15 | 1990-05-15 | Dynamic type random-access memory having improved timing characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121204A JPH0762955B2 (ja) | 1989-05-15 | 1989-05-15 | ダイナミック型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301096A true JPH02301096A (ja) | 1990-12-13 |
| JPH0762955B2 JPH0762955B2 (ja) | 1995-07-05 |
Family
ID=14805444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121204A Expired - Lifetime JPH0762955B2 (ja) | 1989-05-15 | 1989-05-15 | ダイナミック型ランダムアクセスメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5091885A (ja) |
| EP (1) | EP0398245B1 (ja) |
| JP (1) | JPH0762955B2 (ja) |
| KR (1) | KR970001340B1 (ja) |
| DE (1) | DE69027886T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594693A (ja) * | 1991-10-01 | 1993-04-16 | Nec Corp | 半導体記憶装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| GB9007789D0 (en) | 1990-04-06 | 1990-06-06 | Foss Richard C | Method for dram sensing current control |
| GB9007788D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dynamic memory bitline precharge scheme |
| JPH0834257B2 (ja) * | 1990-04-20 | 1996-03-29 | 株式会社東芝 | 半導体メモリセル |
| JPH07122989B2 (ja) * | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体記憶装置 |
| JPH0492287A (ja) * | 1990-08-08 | 1992-03-25 | Internatl Business Mach Corp <Ibm> | ダイナミック・ランダム・アクセス・メモリ |
| JP2564046B2 (ja) * | 1991-02-13 | 1996-12-18 | 株式会社東芝 | 半導体記憶装置 |
| EP0503633B1 (en) * | 1991-03-14 | 1997-10-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP3279615B2 (ja) * | 1991-04-15 | 2002-04-30 | 株式会社日立製作所 | 半導体装置 |
| KR950014248B1 (ko) * | 1991-04-19 | 1995-11-23 | 마쯔시다덴기산교 가부시기가이샤 | 다이나믹 ram의 판독/기록회로 |
| JP3181311B2 (ja) * | 1991-05-29 | 2001-07-03 | 株式会社東芝 | 半導体記憶装置 |
| JP3464803B2 (ja) * | 1991-11-27 | 2003-11-10 | 株式会社東芝 | 半導体メモリセル |
| KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
| KR0179678B1 (ko) * | 1993-09-10 | 1999-04-15 | 사토 후미오 | 반도체 기억장치 |
| ATE177246T1 (de) * | 1994-01-12 | 1999-03-15 | Siemens Ag | Integrierte halbleiterspeicherschaltung und verfahren zu ihrem betrieb |
| DE59407878D1 (de) * | 1994-01-12 | 1999-04-08 | Siemens Ag | Integrierte Halbleiterspeicherschaltung und Verfahren zu ihrem Betrieb |
| KR0171954B1 (ko) * | 1995-06-30 | 1999-03-30 | 김주용 | 데이타 버스 구동 회로 |
| KR0153602B1 (ko) * | 1995-10-04 | 1998-12-01 | 김광호 | 반도체 메모리 장치의 데이타 고속 전송회로 |
| KR100264075B1 (ko) | 1997-06-20 | 2000-08-16 | 김영환 | 전하 증폭 비트 라인 센스 앰프 |
| JP2000231791A (ja) * | 1998-12-10 | 2000-08-22 | Fujitsu Ltd | 半導体記憶装置及びデータバスのリセット方法 |
| US6522592B2 (en) * | 2001-04-19 | 2003-02-18 | Micron Technology, Inc. | Sense amplifier for reduction of access device leakage |
| JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
| KR100765653B1 (ko) | 2006-07-10 | 2007-10-10 | 현대자동차주식회사 | 자동차용 글래스 안테나 잭 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4061999A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Dynamic random access memory system |
| DE2712735B1 (de) * | 1977-03-23 | 1978-09-14 | Ibm Deutschland | Lese-/Schreibzugriffschaltung zu Speicherzellen eines Speichers und Verfahren zu ihrem Betrieb |
| KR900004635B1 (ko) * | 1987-06-27 | 1990-06-30 | 삼성반도체통신 주식회사 | 반도체 메모리장치의 충전 및 등화회로 |
| JPS6446288A (en) * | 1987-08-13 | 1989-02-20 | Toshiba Corp | Semiconductor memory device |
-
1989
- 1989-05-15 JP JP1121204A patent/JPH0762955B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-14 KR KR1019900006847A patent/KR970001340B1/ko not_active IP Right Cessation
- 1990-05-15 DE DE69027886T patent/DE69027886T2/de not_active Expired - Fee Related
- 1990-05-15 EP EP90109123A patent/EP0398245B1/en not_active Expired - Lifetime
- 1990-05-15 US US07/523,663 patent/US5091885A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594693A (ja) * | 1991-10-01 | 1993-04-16 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0398245B1 (en) | 1996-07-24 |
| EP0398245A3 (en) | 1992-07-01 |
| US5091885A (en) | 1992-02-25 |
| EP0398245A2 (en) | 1990-11-22 |
| KR970001340B1 (ko) | 1997-02-05 |
| DE69027886D1 (de) | 1996-08-29 |
| DE69027886T2 (de) | 1997-01-02 |
| KR900019038A (ko) | 1990-12-22 |
| JPH0762955B2 (ja) | 1995-07-05 |
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|---|---|---|---|
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