KR101039861B1 - 비휘발성 메모리 장치 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 장치 제조방법에 관한 것으로, 셀영역 및 주변영역을 구비하는 기판 상에 각각 터널절연막 및 게이트절연막을 동시에 형성하는 단계; 상기 터널절연막 상에 전하트랩막을 형성하는 단계; 상기 게이트절연막 상에 제1도전막을 형성하는 단계; 상기 전하트랩막, 상기 터널절연막, 상기 제1도전막, 상기 게이트절연막 및 상기 기판을 선택적으로 식각하여 복수의 트렌치를 형성하는 단계; 상기 트렌치에 절연물질을 매립하여 소자분리막을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 터널절연막 및 게이트절연막을 동시에 형성함으로써, 기형성된 터널절연막의 부피가 팽창하여 두깨가 불균일해지는 것을 방지할 수 있는 효과가 있다.
전하트랩형, 비휘발성, 소자분리막, 터널절연막, 게이트절연막
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 비휘발성 메모리 장치 제조방법에 관한 것이다.
최근, 전하트랩형(charge trap type) 비휘발성 메모리 장치가 도입됨에 따라 비휘발성 메모리 장치의 집적도가 획기적으로 증가하였다. 전하트랩형 비휘발성 메모리 장치는 터널절연막, 전하트랩막, 유전체막 및 게이트전극이 순차적으로 적층된 구조를 가지며, 전하트랩막 내의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 포획하여 데이터를 저장하게 된다.
도 1a 내지 도 1c는 종래기술에 따른 전하트랩형 비휘발성 메모리 장치 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변영역을 구비하는 기판(11) 상에 터널절연막(12), 전하트랩막(13) 및 하드마스크패턴(미도시)을 순차적으로 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 전하트랩막(13), 터널절연막(12)을 식각한 후 연속해서 기판(11)을 일부 식각하여 트렌치(14)를 형성하고, 트렌치(14)에 절연물질을 매립하여 소자분리막(15)을 형성한다. 이어서, 주변영역에 형성된 전하트랩막(13) 및 터널절연막(12)을 제거한다.
도 1b에 도시된 바와 같이, 주변영역의 기판(11) 상에 게이트절연막(16)을 형성한 후, 기판(11) 전면에 제1도전막(17)을 형성한다. 이어서, 주변영역의 제1도전막(17)을 패터닝하여 주변영역에 형성될 트랜지스터를 위한 게이트전극(17A)을 형성한 후, 셀영역에 잔류하는 제1도전막(17)을 제거한다.
도 1c에 도시된 바와 같이, 기판(11) 전면에 유전체막(18)을 형성한 후, 주변영역의 유전체막(18)을 선택적으로 식각하여 게이트전극(17A)을 노출시키는 콘택홀(19)을 형성한다.
다음으로, 유전체막(18) 상에 콘택홀(19)을 매립하고 유전체막(19)을 덮는 제2도전막(20)을 형성한다.
다음으로, 게이트마스크를 이용한 식각공정으로 셀영역에 제2도전막(20), 유전체막(18), 전하트랩막(13) 및 터널절연막(12)을 순차적으로 식각하여 소자분리막(15)과 교차하는 게이트라인(21)을 형성함과 동시에 주변영역의 제2도전막(20)을 식각하여 게이트절연막(16), 게이트전극(17A) 및 제2도전막(20)이 적층된 구조의 게이트(22)를 형성한다. 이때, 주변영역의 제2도전막(20)은 게이트전극(17A)과 더불어서 전극으로 작용한다.
하지만, 종래기술은 주변영역의 트랜지스터를 위한 게이트절연막(16) 형성공 정시 가해지는 열에너지에 의하여 기형성된 셀영역의 터널절연막(12)의 부피가 팽창하여 터널절연막(12)의 두께가 불균일해지는 문제점이 발생한다.
또한, 주변영역의 트랜지스터를 위한 게이트전극(17A)을 형성하는 과정에서 노출된 게이트절연막(16)이 손상되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 터널절연막의 두께가 불균일하게 형성되는 것을 방지할 수 있는 비휘발성 메모리 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 주변영역의 트랜지스터를 위한 게이트전극 형성공정시 게이트절연막이 손상되는 것을 방지할 수 있는 비휘발성 메모리 장치 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 비휘발성 메모리 장치 제조방법은, 셀영역 및 주변영역을 구비하는 기판 상에 각각 터널절연막 및 게이트절연막을 동시에 형성하는 단계; 상기 터널절연막 상에 전하트랩막을 형성하는 단계; 상기 게이트절연막 상에 제1도전막을 형성하는 단계; 상기 전하트랩막, 상기 터널절연막, 상기 제1도전막, 상기 게이트절연막 및 상기 기판을 선택적으로 식각하여 복수의 트렌치를 형성하는 단계; 상기 트렌치에 절연물질을 매립하여 소자분리막을 형성하는 단계를 포함한다. 이때, 상기 터널절연막 및 상기 게이트절연막은 동일 물질로 형성할 수 있다.
상기 트렌치를 형성하는 단계는, 상기 전하트랩막, 상기 터널절연막을 식각한 후 연속해서 상기 기판을 일부 식각하여 상기 셀영역에 복수의 제1트렌치를 형 성하는 단계; 및 상기 제1도전막, 상기 게이트절연막을 식각한 후 연속해서 상기 기판을 일부 식각하여 상기 주변영역에 복수의 제2트렌치를 형성하는 단계를 포함할 수 있고, 상기 제1트렌치를 형성함과 동시에 상기 제2트렌치를 형성하거나, 또는 복수회의 식각공정을 통해 상기 제1트렌치 및 상기 제2트렌치를 각각 따로 형성할 수 있다.
상기 터널절연막 상에 전하트랩막을 형성하는 단계는, 상기 기판 전면에 전하트랩막을 형성하는 단계; 주변영역 오픈 마스크를 사용하여 상기 전하트랩막 상에 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각장벽으로 상기 주변영역에 잔류하는 상기 전하트랩막을 식각하는 단계를 포함할 수 있다.
상기 게이트절연막 상에 제1도전막을 형성하는 단계는, 상기 기판 전면에 제1도전막을 형성하는 단계; 셀영역 오픈 마스크를 사용하여 상기 제1도전막 상에 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각장벽으로 상기 셀영역에 잔류하는 상기 제1도전막을 식각하는 단계를 포함할 수 있다.
또한, 본 발명의 비휘발성 메모리 장치 제조방법은, 상기 소자분리막을 포함하는 구조물 전면에 유전체막을 형성하는 단계; 상기 주변영역의 상기 유전체막을 선택적으로 식각하여 상기 제1도전막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하고 상기 유전체막을 덮는 제2도전막을 형성하는 단계; 및 상기 제2도전막, 상기 유전체막, 상기 전하트랩막 및 상기 터널절연막을 선택적으로 식각하여 상기 셀영역에 게이트라인을 형성함과 동시에 상기 제2도전막, 상기 유전체막, 상기 제1도전막 및 상기 게이트절연막을 선택적으로 식각하여 상기 주변영역에 게 이트를 형성하는 단계를 더 포함할 수 있다. 이때, 상기 게이트라인은, 상기 소자분리막과 교차하는 방향으로 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 터널절연막 및 게이트절연막을 동시에 형성함으로써, 기형성된 터널절연막의 부피가 팽창하여 두깨가 불균일해지는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 제1도전막을 형성한 이후에 소자분리막을 형성함으로써, 게이트절연막이 손상되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 비휘발성 메모리 장치의 제조공정을 단순화시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 비휘발성 메모리 장치 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변영역을 구비하는 기판(31)상에 각각 터널절연막(32) 및 게이트절연막(33)을 동시에 형성한다. 즉, 셀영역에 형성될 게이트라인을 위한 터널절연막(32)과 주변영역에 형성될 트랜지스터를 위한 게이트절연막(33)을 동시에 형성한다. 따라서, 터널절연막(32) 및 게이트절연막(33)은 동일 물질로 형성할 수 있다.
터널절연막(32) 및 게이트절연막(33)은 산화막 또는 산화질화막(oxynitride)으로 형성할 수 있다. 산화막으로는 실리콘산화막(SiO2)을 사용할 수 있고, 산화질화막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
다음으로, 기판(31) 전면에 전하트랩막(34) 및 패드산화막(35)을 순차적으로 형성한다. 전하트랩막(34)은 질화막으로 형성할 수 있으며, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
다음으로, 주변영역 오픈 마스크를 사용하여 셀영역을 덮고 주변영역을 오픈하는 감광막패턴(36)을 형성한 후, 감광막패턴(36)을 식각장벽으로 패드산화막(35) 및 전하트랩막(34)를 식각한다.
여기서, 패드산화막(35)은 건식식각법(dry etch) 또는 습식식각법(wet etch)을 사용하여 식각할 수 있으며, 전하트랩막(34)은 게이트절연막(33)이 손상되는 것을 방지하기 위하여 인산용액(phosphoric acid)을 사용한 습식식각법으로 제거하는 것이 바람직하다.
참고로, 종래에는 감광막패턴(36)을 식각장벽으로 패드산화막(35)과 전하트랩막(34)을 제거할 때, 게이트절연막(33)도 함께 제거한 다음 별도의 공정(예컨대, 산화공정)을 추가적으로 실시하여 게이트절연막(33)을 형성하였다. 이로 인해, 게 이트절연막(33) 형성공정시 가해지는 열에너지에 의하여 기형성된 터널절연막(32)의 부피가 팽창하여 터널절연막(32) 두께가 불균일해지는 문제점이 발생하였다. 하지만, 본 발명은 주변영역의 전하트랩막(34)까지 제거하고 게이트절연막(33)을 제거하지 않음으로써, 기형성된 터널절연막(32)의 두께가 불균일해지는 것을 방지할 수 있다. 또한, 추가적인 게이트절연막(33) 형성공정을 생략할 수 있기 때문에 비휘발성 메모리 장치의 생산성을 향상시킬 수 있다.
다음으로, 감광막패턴(36)을 제거한다.
도 2b에 도시된 바와 같이, 기판(31) 전면에 제1도전막(37)을 형성한다. 게1도전막(37)은 후속 공정을 통해 주변영역에 형성될 트랜지스터의 게이트전극으로 작용한다.
제1도전막(37)은 실리콘막 또는 금속성막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly Si), 실리콘게르마늄막(SiGe) 등을 사용할 수 있고, 금속성막으로는 텅스텐막(W), 티타늄질화막(TiN), 티타늄실리사이드막 등을 사용할 수 있다.
다음으로, 셀 오픈 마스크를 사용하여 주변영역을 덮고 셀영역을 오픈하는 감광막패턴(38)을 형성한 후, 감광막패턴(38)을 식각장벽으로 제1도전막(37)을 식각하여 제1도전막(37)을 주변영역에만 잔류시킨다. 이때, 제1도전막(37) 식각공정시 패드산화막(35)으로 인해 전하트랩막(34)에 손상이 발생하는 것을 방지할 수 있다.
참고로, 종래에는 소자분리막을 형성한 이후에 제1도전막(37)을 형성하기 때 문에 셀영역에 형성된 제1도전막(37)을 제거하기 이전에 주변영역의 제1도전막(37)을 패터닝하여 주변영역에 형성될 트랜지스터를 위한 게이트전극을 형성하였다. 이로 인해, 제1도전막(37)을 패터닝하는 과정에서 게이트절연막(33)이 손상되는 문제점이 발생하였다. 하지만, 본 발명은 셀영역에 형성된 제1도전막(37)을 제거하기 이전에 제1도전막(37)을 패터닝하여 주변영역의 트랜지스터를 위한 게이트전극을 형성하지 않고 후속 소자분리막 형성공정 및 셀영역의 게이트라인 형성공정을 활용하여 게이트전극을 형성하기 때문에 공정간 게이트절연막(33)이 손상되는 것을 방지할 수 있으며, 비휘발성 메모리 장치의 제조공정을 단순화시킬 수 있다.
다음으로, 감광막패턴(38)을 제거한다.
도 2c에 도시된 바와 같이, 기판(31) 전면에 패드질화막(39)을 형성한 후, 패드질화막(39) 상에 소자분리막을 형성하기 위한 감광막패턴(미도시)을 형성한다.
다음으로, 감광막패턴을 식각장벽으로 패드질화막(39), 패드산화막(35), 전하트랩막(34), 터널절연막(32)을 순차적으로 식각한 후 연속해서 기판(31)을 일부 식각하여 셀영역에 복수의 제1트렌치(40A)를 형성하고, 패드질화막(39), 제1도전막(37), 게이트절연막(33)을 식각한 후 연속해서 기판(31)을 일부 식각하여 주변영역에 복수의 제2트렌치(40B)를 형성한다. 이때, 제1 및 제2트렌치(40A, 40B)는 동시에 형성하거나, 또는 복수회의 식각공정을 통해 각각 따로 형성할 수도 있다.
다음으로, 제1 및 제2트렌치(40A, 40B)를 충분히 매립하도록 기판(31) 전면에 절연물질을 증착한 후, 패드질화막(39)의 상부면이 노출되는 조건으로 평탄화공정을 실시하여 소자분리막(41)을 형성한다. 이때, 소자분리막(41)은 후속 공정을 통해 형성될 게이트라인과 교차하는 방향으로 형성할 수 있다.
소자분리막(41)은 산화막으로 형성할 수 있고, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
여기서, 소자분리막(41) 형성공정을 통해 게이트라인 방향으로 셀영역의 전하트랩막(34)을 분리시킴과 동시에 주변영역에 형성될 트랜지스터의 게이트전극으로 작용하는 제1도전막(37)을 게이트라인과 교차하는 방향으로 1차적으로 패터닝할 수 있다. 즉, 제1도전막(37)을 먼저 형성한 후 소자분리막(41)을 형성함으로써, 종래에 비하여 주변영역에 형성될 트랜지스터를 위한 게이트전극으로 작용하는 제1도전막(37)의 패터닝공정을 단순화시킬 수 있으며, 제1도전막(37) 패터닝공정시 기형성된 게이트절연막(33)이 손상되는 것을 방지할 수 있다. 이하, 1차적으로 패터닝된 제1도전막(37)의 도면부호를 '37A'로 변경하여 표기한다.
도 2d에 도시된 바와 같이, 패드질화막(39) 및 패드산화막(35)을 순차적으로 제거한다. 이때, 패드질화막(39)은 건식식각법 또는 습식식각법을 사용하여 제거할 수 있으며, 패드산화막(35)은 전하트랩막(34)이 손상되는 것을 방지하기 위하여 불산(HF)용액 또는 BOE(Buffered Oxide Etchant)를 이용한 습식식각법으로 제거하는 것이 바람직하다.
한편, 패드질화막(39) 및 패드산화막(35)을 제거하는 과정에서 도면에 도시된 바와 같이, 소자분리막(41)이 일부 손실될 수 있다.
도 2e에 도시된 바와 같이, 기판(31) 전면에 유전체막(42)을 형성한다. 유전체막(42)은 고유전율(High-K)을 갖는 금속산화막으로 형성할 수 있으며, 금속산화 막으로는 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 이트륨산화막(Y2O3) 및 란탄산화막(La2O3)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다.
다음으로, 주변영역의 유전체막(42)을 선택적으로 식각하여 제1도전막(37A)의 상부면을 노출시키는 콘택홀(43)을 형성한다.
다음으로, 유전체막(42) 상에 콘택홀(43)을 매립하고 유전체막(42)을 덮는 제2도전막(44)을 형성한다. 제2도전막(44)은 실리콘막 또는 금속성막으로 이루어진 단일막으로 형성하거나, 또는 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트마스크를 사용하여 제2도전막(44), 유전체막(42), 전하트랩막(34) 및 터널절연막(32)을 식각하여 셀영역에 소자분리막(41)과 교차하는 방향으로 연장된 게이트라인(45)을 형성함과 동시에 제2도전막(44), 유전체막(42), 제1도전막(37A) 및 게이트절연막(33)을 식각하여 주변영역에 게이트(46)를 형성한다.
여기서, 셀영역의 게이트라인(45)은 터널절연막(32), 전하트랩막(34), 유전체막(42), 제2도전막(44)이 적층된 구조를 갖고, 제2도전막(44)이 게이트전극으로 작용한다.
그리고, 주변영역의 게이트(46)는 게이트절연막(33), 제1도전막(37A) 및 제2도전막(44)이 적층된 구조를 갖고, 제1도전막(37A) 및 제2도전막(44)이 게이트전극으로 작용한다.
상술한 바와 같이, 본 발명은 터널절연막(32) 및 게이트절연막(33)을 동시에 형성함으로써, 기형성된 터널절연막(32)의 부피가 팽창하여 두깨가 불균일해지는 것을 방지할 수 있으며, 비휘발성 메모리 장치의 제조공정을 단순화시킬 수 있다.
또한, 본 발명은 제1도전막(37A)을 형성한 이후에 소자분리막(41)을 형성함으로써, 게이트절연막(33)이 손상되는 것을 방지할 수 있으며, 비휘발성 메모리 장치의 제조공정을 단순화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 전하트랩형 비휘발성 메모리 장치 제조방법을 도시한 공정단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 비휘발성 메모리 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 터널절연막
33 : 게이트절연막 34 : 전하트랩막
35 : 패드산화막 36, 38 : 감광막패턴
37, 37A : 제1도전막 39 : 패드질화막
40A : 제1트렌치 40B : 제2트렌치
41 : 소자분리막 42 : 유전체막
43 : 콘택홀 44 : 제2도전막
45 : 게이트라인 46 : 게이트
Claims (8)
- 셀영역 및 주변영역을 구비하는 기판 상에 각각 터널절연막 및 게이트절연막을 동시에 형성하는 단계;상기 터널절연막 상에 전하트랩막을 형성하는 단계;상기 게이트절연막 상에 제1도전막을 형성하는 단계;상기 전하트랩막, 상기 터널절연막, 상기 제1도전막, 상기 게이트절연막 및 상기 기판을 선택적으로 식각하여 복수의 트렌치를 형성하는 단계;상기 트렌치에 절연물질을 매립하여 소자분리막을 형성하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
- 제1항에 있어서,상기 터널절연막 및 상기 게이트절연막은 동일 물질로 형성하는 비휘발성 메모리 장치 제조방법.
- 제1항에 있어서,상기 트렌치를 형성하는 단계는,상기 전하트랩막, 상기 터널절연막을 식각한 후 연속해서 상기 기판을 일부 식각하여 상기 셀영역에 복수의 제1트렌치를 형성하는 단계; 및상기 제1도전막, 상기 게이트절연막을 식각한 후 연속해서 상기 기판을 일부 식각하여 상기 주변영역에 복수의 제2트렌치를 형성하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
- 제3항에 있어서,상기 트렌치를 형성하는 단계는,상기 제1트렌치를 형성함과 동시에 상기 제2트렌치를 형성하거나, 또는 복수회의 식각공정을 통해 상기 제1트렌치 및 상기 제2트렌치를 각각 따로 형성하는 비휘발성 메모리 장치 제조방법.
- 제1항에 있어서,상기 터널절연막 상에 전하트랩막을 형성하는 단계는,상기 기판 전면에 전하트랩막을 형성하는 단계;주변영역 오픈 마스크를 사용하여 상기 전하트랩막 상에 감광막패턴을 형성하는 단계; 및상기 감광막패턴을 식각장벽으로 상기 주변영역에 잔류하는 상기 전하트랩막을 식각하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
- 제1항에 있어서,상기 게이트절연막 상에 제1도전막을 형성하는 단계는,상기 기판 전면에 제1도전막을 형성하는 단계;셀영역 오픈 마스크를 사용하여 상기 제1도전막 상에 감광막패턴을 형성하는 단계; 및상기 감광막패턴을 식각장벽으로 상기 셀영역에 잔류하는 상기 제1도전막을 식각하는 단계를 포함하는 비휘발성 메모리 장치 제조방법.
- 제1항에 있어서,상기 소자분리막을 포함하는 구조물 전면에 유전체막을 형성하는 단계;상기 주변영역의 상기 유전체막을 선택적으로 식각하여 상기 제1도전막을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 매립하고 상기 유전체막을 덮는 제2도전막을 형성하는 단계; 및상기 제2도전막, 상기 유전체막, 상기 전하트랩막 및 상기 터널절연막을 선 택적으로 식각하여 상기 셀영역에 게이트라인을 형성함과 동시에 상기 제2도전막, 상기 유전체막, 상기 제1도전막 및 상기 게이트절연막을 선택적으로 식각하여 상기 주변영역에 게이트를 형성하는 단계를 더 포함하는 비휘발성 메모리 장치 제조방법.
- 제7항에 있어서,상기 게이트라인은,상기 소자분리막과 교차하는 방향으로 형성하는 비휘발성 메모리 장치 제조방법.
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