KR20160026701A - 에칭 방법 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은, 실리콘 산화막 및 실리콘 질화막이 교대로 마련됨으로써 구성된 다층막을 갖는 제1 영역과, 단층의 실리콘 산화막을 갖는 제2 영역을 에칭하는 방법을 제공한다.
일 실시형태의 에칭 방법은, 피처리체를 수용한 처리 용기 내에서 하이드로플루오로카본 가스를 포함하는 제1 처리 가스의 플라즈마를 생성하는 공정과, 상기 처리 용기 내에서 플루오로카본 가스를 포함하는 제2 처리 가스의 플라즈마를 생성하는 공정을 포함한다. 이 방법에서는, 제1 처리 가스의 플라즈마를 생성하는 공정과 제2 처리 가스의 플라즈마를 생성하는 공정이 교대로 반복된다.

Description

에칭 방법{ETCHING METHOD}
본 발명의 실시형태는 에칭 방법에 관한 것으로, 특히 실리콘 산화막과 실리콘 질화막이 교대로 마련됨으로써 구성된 다층막을 갖는 제1 영역과, 단층의 실리콘 산화막을 갖는 제2 영역의 양방에 에칭을 행하는 방법에 관한 것이다.
반도체 장치의 일종으로서, 3차원 구조를 갖는 NAND형 플래시 메모리 디바이스가 알려져 있다. 3차원 구조를 갖는 NAND형 플래시 메모리 디바이스의 제조에 있어서는, 실리콘 산화막과 실리콘 질화막이 교대로 마련됨으로써 구성되는 다층막의 에칭을 행하여, 상기 다층막에 깊은 홀을 형성하는 공정이 행해진다. 이러한 에칭에 대해서는, 하기의 특허문헌 1에 기재되어 있다.
구체적으로, 특허문헌 1에는, 다층막 상에 마스크를 갖는 피처리체를, 처리 가스의 플라즈마에 노출시킴으로써, 상기 다층막의 에칭을 행하는 방법이 기재되어 있다.
그런데, 에칭의 대상인 피처리체에는, 실리콘 산화막과 실리콘 질화막이 교대로 마련됨으로써 구성되는 다층막을 갖는 제1 영역과, 단층의 실리콘 산화막을 갖는 제2 영역을 갖는 것이 있다. 이러한 피처리체에 에칭을 행하여, 홀과 같은 스페이스를 제1 영역과 제2 영역의 양방에 형성하는 것이 요구되고 있다. 이들 제1 영역 및 제2 영역의 양방을 에칭하는 것이 가능한 처리 가스로서는, 하이드로플루오로카본 가스를 포함하는 처리 가스가 예시된다.
특허문헌 1 : 미국 특허 출원 공개 제2013/0059450호 명세서
전술한 제1 영역 및 제2 영역의 양방에 대한 에칭에서는, 제1 영역에 형성되는 스페이스의 깊이와 제2 영역에 형성되는 스페이스의 깊이의 차이가 작을 것이 요구된다. 그러나, 하이드로플루오로카본 가스를 포함하는 처리 가스의 플라즈마에 의해 제1 영역 및 제2 영역의 양방을 에칭하면, 제1 영역에 형성되는 스페이스의 깊이보다, 제2 영역에 형성되는 스페이스의 깊이가 작아진다.
또한, 제1 영역 및 제2 영역의 양방에 형성되는 스페이스의 폭이 작을 것도 요구된다. 이를 위한 해결책으로서, 통상, 마스크의 개구폭이 좁혀지거나, 혹은 메탄 가스와 같은 퇴적성의 가스가 처리 가스에 포함된다. 이러한 해결책에 의하면, 스페이스의 폭은 작아진다. 그러나, 스페이스는 수직으로 형성되지 않고, 상기 스페이스의 깊이 방향에 대해 수평의 방향으로 비틀린 형상이 될 수 있다. 즉, 스페이스의 수직성에 개선의 여지가 있다.
따라서, 실리콘 산화막과 실리콘 질화막이 교대로 마련됨으로써 구성되는 다층막을 갖는 제1 영역과 단층의 실리콘 산화막을 갖는 제2 영역의 양방에 대한 에칭에 의해 형성되는 스페이스의 깊이의 차이를 저감하고, 또한 상기 스페이스의 수직성을 개선하는 것이 요구되고 있다.
일 양태에 있어서는, 실리콘 산화막 및 실리콘 질화막이 교대로 마련됨으로써 구성된 다층막을 갖는 제1 영역과, 단층의 실리콘 산화막을 갖는 제2 영역을 에칭하는 방법이 제공된다. 이 방법은, (a) 플라즈마 처리 장치의 처리 용기 내에, 제1 영역 및 제2 영역 상에 마련된 마스크를 갖는 피처리체를 준비하는 공정과, (b) 피처리체를 수용한 처리 용기 내에서 하이드로플루오로카본 가스를 포함하는 제1 처리 가스의 플라즈마를 생성하는 공정과, (c) 피처리체를 수용한 처리 용기 내에서 플루오로카본 가스를 포함하는 제2 처리 가스의 플라즈마를 생성하는 공정을 포함한다. 이 방법에서는, 제1 처리 가스의 플라즈마를 생성하는 공정과 제2 처리 가스의 플라즈마를 생성하는 공정이 교대로 반복된다.
제1 처리 가스의 플라즈마는, 제2 영역보다 제1 영역을 우선적으로 에칭한다. 한편, 제2 처리 가스의 플라즈마는, 제1 영역보다 제2 영역을 우선적으로 에칭한다. 상기 방법에서는, 이러한 제1 처리 가스의 플라즈마에 의한 에칭과 제2 처리 가스의 플라즈마에 의한 에칭을 교대로 복수 회 실행함으로써, 제1 영역의 에칭률과 제2 영역의 에칭률의 차이를 작게 할 수 있다. 따라서, 상기 방법에 의하면, 제1 영역에 형성되는 스페이스의 깊이와 제2 영역에 형성되는 스페이스의 깊이의 차이를 저감시키는 것이 가능하다.
또한, 제2 처리 가스에 포함되는 플루오로카본은, 에칭에 의해 형성되는 스페이스를 구획하는 측벽면에 퇴적하여 보호막을 형성한다. 따라서, 상기 측벽면이 수평 방향으로 깎이는 것이 억제된다. 그러므로, 폭이 좁고 또한 수직성이 높은 스페이스를, 제1 영역 및 제2 영역의 양방에 형성하는 것이 가능해진다.
일 실시형태에서는, 마스크는 비정질 카본제여도 좋다. 또한, 일 실시형태에서는, 제1 처리 가스는 삼불화질소(NF3) 가스를 포함하고 있어도 좋다. NF3로부터는 불소의 활성종이 생성된다. 따라서, 제1 영역 및 제2 영역의 에칭률이 높아진다. 또한, 일 실시형태에서는, 제1 처리 가스는, H2 가스를 더 포함하고 있어도 좋다. 또한, 일 실시형태에서는, 제1 처리 가스는, 황화카르보닐 가스, 탄화수소 가스 및 삼염화붕소 가스 중 적어도 하나의 가스를 포함하고 있어도 좋다. 황화카르보닐 가스, 탄화 및 삼염화붕소 가스에서 유래하는 분자 또는 원자는, 측벽면에 퇴적하여, 보호막을 형성한다. 따라서, 제1 영역 및 제2 영역의 양방에 형성되는 스페이스의 수직성이 보다 높아진다.
이상 설명한 바와 같이, 실리콘 산화막과 실리콘 질화막이 교대로 마련됨으로써 구성되는 다층막을 갖는 제1 영역과 단층의 실리콘 산화막을 갖는 제2 영역의 양방에 대한 에칭에 의해 형성되는 스페이스의 깊이의 차이를 저감하고, 또한 상기 스페이스의 수직성을 개선하는 것이 가능해진다.
도 1은 일 실시형태에 따른 에칭 방법을 도시한 흐름도이다.
도 2는 도 1에 도시한 방법의 공정 ST1에 있어서 준비되는 피처리체의 일례를 도시한 도면이다.
도 3은 플라즈마 처리 장치의 일례를 개략적으로 도시한 도면이다.
도 4는 도 1에 도시한 방법의 실행 중의 도중 단계에 있어서 피처리체의 상태의 일례를 도시한 단면도이다.
도 5는 도 1에 도시한 방법의 실행 후의 피처리체의 상태의 일례를 도시한 단면도이다.
이하, 도면을 참조하여 여러 실시형태에 대해 상세히 설명한다. 한편, 각 도면에 있어서 동일 또는 상당하는 부분에 대해서는 동일한 부호를 붙이기로 한다.
도 1은 일 실시형태에 따른 에칭 방법을 도시한 흐름도이다. 도 1에 도시한 방법 MT는, 제1 영역 및 제2 영역의 양방에 에칭을 행하여 홀과 같은 스페이스를 형성하는 방법이며, 공정 ST1~공정 ST4를 포함한다. 이 방법 MT는, 예컨대 3차원 구조를 갖는 NAND 플래시 메모리의 제조에 이용할 수 있는 것이다.
방법 MT의 공정 ST1은, 피처리체(이하, 「웨이퍼(W)」라고 함)를 준비하는 공정이다. 도 2는 공정 ST1에 있어서 준비되는 웨이퍼(W)의 일례를 도시한 도면이다. 도 2에 도시한 웨이퍼(W)는, 하지층(UL), 제1 영역(R1), 제2 영역(R2) 및 마스크(MSK)를 갖는다. 하지층(UL)은, 기판 상에 마련된 다결정 실리콘제의 층일 수 있다. 이 하지층(UL) 상에는 제1 영역(R1)이 마련되어 있다. 또한, 이 하지층(UL) 상에는 제2 영역(R2)이 마련되어 있다.
제1 영역(R1)은 다층막으로 구성되어 있다. 다층막은, 실리콘 산화막(IL1) 및 실리콘 질화막(IL2)이 교대로 마련됨으로써 구성되어 있다. 실리콘 산화막(IL1)의 두께는, 예컨대 5 ㎚~50 ㎚이고, 실리콘 질화막(IL2)의 두께는, 예컨대 10 ㎚~75 ㎚이다. 일 실시형태에서는, 실리콘 산화막(IL1) 및 실리콘 질화막(IL2)은, 합계 24층 이상 적층되어 있어도 좋다.
제2 영역(R2)은, 단층의 실리콘 산화막으로 구성되어 있다. 제2 영역(R2)의 두께는 제1 영역(R1)의 두께와 대략 동일하다.
제1 영역(R1) 및 제2 영역(R2) 상에는, 마스크(MSK)가 마련되어 있다. 마스크(MSK)는, 제1 영역(R1) 및 제2 영역(R2)에 홀과 같은 스페이스를 형성하기 위한 패턴을 갖고 있다. 마스크(MSK)는, 예컨대 비정질 카본제일 수 있다. 혹은, 마스크(MSK)는 유기 폴리머로 구성되어 있어도 좋다.
다시 도 1을 참조한다. 방법 MT의 공정 ST1에서는, 웨이퍼(W)가 플라즈마 처리 장치의 처리 용기 내에 준비된다. 일례에 있어서는, 플라즈마 처리 장치는 용량 결합형 플라즈마 처리 장치일 수 있다. 이하, 방법 MT의 실시에 이용하는 것이 가능한 플라즈마 처리 장치의 일례에 대해 설명한다. 도 3은 플라즈마 처리 장치의 일례를 개략적으로 도시한 도면이며, 상기 플라즈마 처리 장치의 종단면에 있어서의 구조를 도시하고 있다.
도 3에 도시한 플라즈마 처리 장치(10)는, 용량 결합형 플라즈마 에칭 장치이며, 대략 원통형의 처리 용기(12)를 구비하고 있다. 처리 용기(12)의 내벽면은, 양극 산화 처리된 알루미늄으로 구성되어 있다. 이 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 바닥부 상에는, 절연 재료로 구성된 대략 원통형의 지지부(14)가 설치되어 있다. 지지부(14)는, 처리 용기(12) 내에 있어서, 처리 용기(12)의 바닥부로부터 연직 방향으로 연장되어 있다. 지지부(14)는, 처리 용기(12) 내에 설치된 배치대(PD)를 지지하고 있다. 구체적으로는, 도 3에 도시한 바와 같이, 지지부(14)는, 상기 지지부(14)의 내벽면에 있어서 배치대(PD)를 지지할 수 있다.
배치대(PD)는, 그 상면에 있어서 웨이퍼(W)를 유지한다. 배치대(PD)는, 하부 전극(16) 및 지지부(18)를 포함할 수 있다. 하부 전극(16)은, 예컨대 알루미늄과 같은 금속으로 구성되어 있고, 대략 원반 형상을 이루고 있다. 이 하부 전극(16)의 상면 위에는, 지지부(18)가 설치되어 있다.
지지부(18)는, 웨이퍼(W)를 지지하는 것이며, 베이스부(18a) 및 정전척(18b)을 포함한다. 베이스부(18a)는, 예컨대 알루미늄과 같은 금속제로 구성되어 있고, 대략 원반 형상을 이루고 있다. 베이스부(18a)는, 하부 전극(16) 상에 설치되어 있고, 하부 전극(16)에 전기적으로 접속되어 있다. 정전척(18b)은 베이스부(18a) 위에 설치되어 있다. 정전척(18b)은, 도전막인 전극을 한 쌍의 절연층 또는 절연 시트 사이에 배치한 구조를 갖고 있다. 정전척(18b)의 전극에는, 직류 전원(22)이 전기적으로 접속되어 있다. 이 정전척(18b)은, 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱의 힘 등의 정전력에 의해 웨이퍼(W)를 흡착 유지할 수 있다.
베이스부(18a)의 둘레 가장자리부 상에는, 웨이퍼(W)의 둘레 가장자리 및 정전척(18b)을 둘러싸도록 포커스링(FR)이 배치되어 있다. 포커스링(FR)은, 에칭의 균일성을 향상시키기 위해서 설치되어 있다. 포커스링(FR)은, 에칭 대상의 막의 재료에 따라 적절히 선택되는 재료로 구성되어 있으며, 예컨대 석영으로 구성될 수 있다.
베이스부(18a)의 내부에는 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는 일 실시형태에 따른 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는, 외부에 설치된 칠러 유닛으로부터 배관(26a, 26b)을 통해 소정 온도의 냉매가 순환 공급된다. 이와 같이 순환되는 냉매의 온도를 제어함으로써, 지지부(18) 상에 의해 지지된 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 처리 장치(10)에는, 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은, 전열 가스 공급 기구로부터의 전열 가스, 예컨대 He 가스를, 정전척(18b)의 상면과 웨이퍼(W)의 이면 사이에 공급한다.
또한, 플라즈마 처리 장치(10)는 상부 전극(30)을 구비한다. 상부 전극(30)은, 배치대(PD)의 상방에 있어서, 상기 배치대(PD)와 대향 배치되어 있다. 하부 전극(16)과 상부 전극(30)은, 서로 대략 평행하게 설치되어 있다. 이들 상부 전극(30)과 하부 전극(16) 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 구획되어 있다.
상부 전극(30)은, 절연성 차폐 부재(32)를 통해, 처리 용기(12)의 상부에 지지되어 있다. 이 상부 전극(30)은, 전극판(34) 및 전극 지지체(36)를 포함할 수 있다. 전극판(34)은, 처리 공간(S)에 면하고 있으며, 복수의 가스 토출 구멍(34a)을 제공하고 있다. 이 전극판(34)은, 줄열이 적은 저저항의 도전체 또는 반도체로 구성될 수 있다.
전극 지지체(36)는, 전극판(34)을 착탈 가능하게 지지하는 것이며, 예컨대 알루미늄과 같은 도전성 재료로 구성될 수 있다. 이 전극 지지체(36)는, 수냉 구조를 가질 수 있다. 전극 지지체(36)의 내부에는, 가스 확산실(36a)이 마련되어 있다. 이 가스 확산실(36a)로부터는, 가스 토출 구멍(34a)에 연통(連通)하는 복수의 가스 통류 구멍(36b)이 하방으로 연장되어 있다. 또한, 전극 지지체(36)에는, 가스 확산실(36a)로 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 이 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(42) 및 유량 제어기군(44)을 통해, 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은, 복수의 가스 소스를 포함한다. 복수의 가스 소스는, 하이드로플루오로카본 가스의 소스 및 플루오로카본 가스의 소스를 포함한다. 하이드로플루오로카본 가스는, 후술하는 제1 처리 가스에 포함되는 가스이다. 하이드로플루오로카본 가스로서는, CH2F2 가스가 예시된다. 또한, 플루오로카본 가스는 후술하는 제2 처리 가스에 포함되는 가스이다. 플루오로카본 가스로서는 C3F8 가스, C4F6 가스, 또는 C4F8 가스가 예시된다.
복수의 가스 소스는, 삼불화질소(NF3) 가스의 소스, 수소(H2) 가스의 소스, 탄화수소 가스의 소스, 황화카르보닐 가스의 소스, 삼염화붕소(BCl3) 가스의 소스, 희가스의 소스, 산소(O2) 가스의 소스를 더 포함할 수 있다. 탄화수소 가스로서는, 메탄(CH4) 가스가 예시된다. 또한, 희가스로서는, 예컨대 He, Ne, Ar, Kr, Xe와 같은 임의의 희가스가 예시된다. 한편, 복수의 가스 소스는, 전술한 가스 이외의 다른 가스의 소스를 포함하고 있어도 좋다.
일 실시형태에서는, 제1 처리 가스는, 삼불화질소 가스를 더 포함할 수 있다. 또한, 일 실시형태에서는, 제1 처리 가스는, 수소 가스를 더 포함할 수 있다. 또한, 일 실시형태에서는, 제1 처리 가스는, 탄화수소 가스, 황화카르보닐 가스 및 삼염화붕소 가스 중 적어도 하나를 더 포함할 수 있다. 한편, 제1 처리 가스는, 이들 가스 이외의 다른 가스를 더 포함하고 있어도 좋다. 또한, 제2 처리 가스는, 희가스 및 산소 가스를 더 포함할 수 있다. 한편, 제2 처리 가스는, 이들 가스 이외의 다른 가스를 더 포함하고 있어도 좋다.
밸브군(42)은 복수의 밸브를 갖고 있다. 또한, 유량 제어기군(44)은, 매스플로우 컨트롤러(MFC)와 같은 복수의 유량 제어기를 갖고 있다. 가스 소스군(40)의 복수의 가스 소스는 각각, 유량 제어기군(44)에 포함되는 대응하는 유량 제어기 및 밸브군(42)에 포함되는 대응하는 밸브를 통해, 가스 공급관(38)에 접속되어 있다. 플라즈마 처리 장치(10)에서는, 복수의 가스 소스로부터 선택된 가스가, 가스 공급관(38)으로부터 가스 확산실(36a)에 이르고, 가스 통류 구멍(36b) 및 가스 토출 구멍(34a)을 통해 처리 공간(S)으로 토출된다. 예컨대, 제1 처리 가스가 선택적으로 처리 공간(S)으로 토출되고, 또한 제2 처리 가스가 선택적으로 처리 공간(S)으로 토출된다.
도 3을 다시 참조해 보면, 플라즈마 처리 장치(10)는, 접지 도체(12a)를 더 구비할 수 있다. 접지 도체(12a)는, 대략 원통 형상을 이루고 있고, 처리 용기(12)의 측벽으로부터 상부 전극(30)의 높이 위치보다 상방으로 연장되도록 설치되어 있다.
또한, 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라 증착 실드(46)가 착탈 가능하게 설치되어 있다. 증착 실드(46)는, 지지부(14)의 외주에도 설치되어 있다. 증착 실드(46)는, 처리 용기(12)에 에칭 부생물(증착)이 부착되는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다.
처리 용기(12)의 바닥부측에 있어서는, 지지부(14)와 처리 용기(12)의 내벽 사이에 배기 플레이트(48)가 설치되어 있다. 배기 플레이트(48)는, 예컨대 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 이 배기 플레이트(48)의 하방에 있어서 처리 용기(12)에는, 배기구(12e)가 형성되어 있다. 배기구(12e)에는, 배기관(52)을 통해 배기 장치(50)가 접속되어 있다. 배기 장치(50)는, 터보 분자 펌프 등의 진공 펌프를 갖고 있고, 처리 용기(12) 내를 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입 반출구(12g)가 마련되어 있고, 이 반입 반출구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
처리 용기(12)의 내벽에는, 도전성 부재(GND 블록)(56)가 설치되어 있다. 도전성 부재(56)는, 높이 방향에 있어서 웨이퍼(W)와 대략 동일한 높이에 위치하도록, 처리 용기(12)의 내벽에 부착되어 있다. 이 도전성 부재(56)는, 그라운드에 DC적으로 접속되어 있고, 이상(異常) 방전 방지 효과를 발휘한다. 한편, 도전성 부재(56)는 플라즈마 생성 영역에 설치되어 있으면 되고, 그 설치 위치는 도 3에 도시한 위치에 한정되는 것은 아니다.
또한, 플라즈마 처리 장치(10)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64)을 더 구비한다. 제1 고주파 전원(62)은, 플라즈마 생성용의 제1 고주파 전력을 발생시키는 전원이며, 27 ㎒~100 ㎒의 주파수, 일례에 있어서는 40 ㎒의 고주파 전력을 발생시킨다. 제1 고주파 전원(62)은, 정합기(66)를 통해 하부 전극(16)에 접속되어 있다. 정합기(66)는, 제1 고주파 전원(62)의 출력 임피던스와 부하측[하부 전극(16)측]의 입력 임피던스를 정합시키기 위한 회로이다. 한편, 제1 고주파 전원(62)은, 정합기(66)를 통해, 상부 전극(30)에 접속되어 있어도 좋다.
제2 고주파 전원(64)은, 웨이퍼(W)에 이온을 인입하기 위한 제2 고주파 전력, 즉 고주파 바이어스 전력을 발생시키는 전원이며, 400 ㎑~13.56 ㎒의 범위 내의 주파수, 일례에 있어서는 3 ㎒의 고주파 전력을 발생시킨다. 제2 고주파 전원(64)은, 정합기(68)를 통해 하부 전극(16)에 접속되어 있다. 정합기(68)는, 제2 고주파 전원(64)의 출력 임피던스와 부하측[하부 전극(16)측]의 입력 임피던스를 정합시키기 위한 회로이다.
또한, 플라즈마 처리 장치(10)는 직류 전원부(70)를 더 구비한다. 직류 전원부(70)는 상부 전극(30)에 접속되어 있다. 직류 전원부(70)는, 음의 직류 전압을 발생시키고, 상기 직류 전압을 상부 전극(30)에 부여하는 것이 가능하다.
또한, 일 실시형태에 있어서, 플라즈마 처리 장치(10)는 제어부(Cnt)를 더 구비할 수 있다. 이 제어부(Cnt)는, 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 각부를 제어한다. 이 제어부(Cnt)에서는, 입력 장치를 이용하여, 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 위해 커맨드의 입력 조작 등을 행할 수 있고, 또한 표시 장치에 의해, 플라즈마 처리 장치(10)의 가동 상황을 가시화하여 표시할 수 있다. 또한, 제어부(Cnt)의 기억부에는, 플라즈마 처리 장치(10)에 의해 실행되는 각종 처리를 프로세서에 의해 제어하기 위한 제어 프로그램이나, 처리 조건에 따라 플라즈마 처리 장치(10)의 각부에 처리를 실행시키기 위한 프로그램, 즉 처리 레시피가 저장된다.
구체적으로, 제어부(Cnt)는, 밸브군(42)에 포함되는 복수의 밸브, 유량 제어기군(44)에 포함되는 복수의 유량 제어기, 배기 장치(50)에 제어 신호를 송출하여, 제1 처리 가스 및 제2 처리 가스가 선택적으로 번갈아 처리 용기(12) 내에 공급되면서, 상기 처리 용기(12) 내의 압력이 설정된 압력이 되도록, 제어를 실행한다.
또한, 제어부(Cnt)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64)으로부터의 고주파 전력이 하부 전극(16)에 공급되도록, 제1 고주파 전원(62) 및 제2 고주파 전원(64)에 제어 신호를 송출할 수 있다. 일 실시형태에서는, 제어부(Cnt)는, 고주파 전력의 ON과 OFF가 펄스형으로 전환되어 하부 전극(16)에 공급되도록, 제1 고주파 전원(62) 및 제2 고주파 전원(64)에 제어 신호를 송출할 수 있다. 또한, 제어부(Cnt)는, 고주파 전력이 ON으로 되어 있는 기간에 상부 전극(30)에 인가되는 음의 직류 전압보다 절대값이 큰 음의 직류 전압이, 고주파 전력이 OFF로 되어 있는 기간에 상부 전극(30)에 인가되도록, 직류 전원부(70)에 제어 신호를 송출할 수 있다. 한편, 제1 고주파 전원(62) 및 제2 고주파 전원(64)의 고주파 전력의 ON 및 OFF의 주파수는, 예컨대 1 ㎑~40 ㎑이다. 여기서, 고주파 전력의 ON 및 OFF의 주파수란, 제1 고주파 전원(62) 및 제2 고주파 전원(64)의 고주파 전력이 ON인 기간과 OFF인 기간으로 이루어지는 기간을 1주기로 하는 주파수이다. 또한, 1주기에 있어서 고주파 전력이 ON인 기간이 차지하는 듀티비는, 예컨대 50%~90%일 수 있다. 또한, 직류 전원부(70)의 직류 전압값의 전환은, 제1 고주파 전원(62) 및 제2 고주파 전원(64)의 고주파 전력의 ON 및 OFF의 전환에 동기화될 수 있다.
다시 도 1을 참조하여, 방법 MT의 설명을 계속한다. 이하, 도 1과 함께, 도 4 및 도 5도 참조한다. 도 4는 도 1에 도시한 방법의 실행 중의 도중 단계에 있어서 피처리체의 상태의 일례를 도시한 단면도이다. 또한, 도 5는 도 1에 도시한 방법의 실행 후의 피처리체의 상태의 일례를 도시한 단면도이다. 공정 ST1에서는, 플라즈마 처리 장치의 처리 용기 내에 웨이퍼(W)가 준비된다. 플라즈마 처리 장치(10)를 이용하는 경우에는, 처리 용기(12) 내에 수용된 웨이퍼(W)가, 배치대(PD) 상에 배치되고, 정전척(18b)에 의해 흡착 유지된다. 계속해서, 방법 MT에서는, 공정 ST2 및 공정 ST3을 포함하는 시퀀스가 복수 회 실행된다. 즉, 공정 ST2 및 공정 ST3이 교대로 반복된다.
공정 ST2에서는, 플라즈마 처리 장치의 처리 용기 내에 제1 처리 가스가 공급되고, 상기 제1 처리 가스의 플라즈마가 생성된다. 그리고, 제1 처리 가스에서 유래하는 분자 또는 원자의 활성종에 웨이퍼(W)가 노출된다. 공정 ST2의 실행을 위해서 플라즈마 처리 장치(10)를 이용하는 경우에는, 제1 처리 가스가 처리 용기(12) 내에 공급되고, 처리 용기(12) 내의 압력이 소정의 압력으로 설정된다. 또한, 하부 전극(16)에 제1 고주파 전원(62)으로부터의 고주파 전력, 및 제2 고주파 전원(64)으로부터의 고주파 바이어스 전력이 공급된다.
이어지는 공정 ST3에서는, 플라즈마 처리 장치의 처리 용기 내에 제2 처리 가스가 공급되고, 상기 제2 처리 가스의 플라즈마가 생성된다. 그리고, 제2 처리 가스에서 유래하는 분자 또는 원자의 활성종에 웨이퍼(W)가 노출된다. 공정 ST3의 실행을 위해서 플라즈마 처리 장치(10)를 이용하는 경우에는, 제2 처리 가스가 처리 용기(12) 내에 공급되고, 처리 용기(12) 내의 압력이 소정의 압력으로 설정된다. 또한, 하부 전극(16)에 제1 고주파 전원(62)으로부터의 고주파 전력, 및 제2 고주파 전원(64)으로부터의 고주파 바이어스 전력이 공급된다.
방법 MT에서는, 전술한 공정 ST2 및 공정 ST3을 포함하는 복수 회의 시퀀스가 실행된다. 공정 ST2에서 이용되는 제1 처리 가스는 하이드로플루오로카본 가스를 포함한다. 또한, 일 실시형태에서는, 제1 처리 가스는 삼불화질소 가스를 더 포함할 수 있다. 또한, 일 실시형태에서는, 제1 처리 가스는 수소 가스를 더 포함할 수 있다. 또한, 일 실시형태에서는, 제1 처리 가스는 탄화수소 가스, 황화카르보닐 가스 및 삼염화붕소 가스 중 적어도 하나를 더 포함할 수 있다. 하이드로플루오로카본 가스의 플라즈마는, 실리콘 산화막보다 실리콘 질화막에 대해 높은 에칭률을 갖는다. 즉, 제1 처리 가스의 플라즈마에 의한 제1 영역(R1)의 에칭률은, 상기 제1 처리 가스의 플라즈마에 의한 제2 영역(R2)의 에칭률보다 높다. 따라서, 공정 ST2에서는, 제2 영역(R2)보다 제1 영역(R1)이 우선적으로 에칭된다.
한편, 공정 ST3에서 이용되는 제2 처리 가스는, 전술한 바와 같이, 플루오로카본 가스를 포함한다. 일 실시형태에서는, 제2 처리 가스는 산소 가스 및 희가스를 더 포함할 수 있다. 플루오로카본 가스의 플라즈마는 실리콘 질화막보다 실리콘 산화막에 대해 높은 에칭률을 갖는다. 즉, 제2 처리 가스의 플라즈마에 의한 제2 영역(R2)의 에칭률은, 제2 처리 가스의 플라즈마에 의한 제1 영역(R1)의 에칭률보다 높다. 따라서, 공정 ST3에서는, 제1 영역(R1)보다 제2 영역(R2)이 우선적으로 에칭된다.
방법 MT에서는, 이러한 공정 ST2 및 공정 ST3을 포함하는 시퀀스의 복수 회의 반복에 의해, 제1 영역(R1)의 에칭률과 제2 영역(R2)의 에칭률의 차이가 저감된다. 따라서, 방법 MT에 의하면, 도 4에 도시한 바와 같이, 제1 영역(R1)에 형성되는 스페이스(SP)의 깊이와 제2 영역(R2)에 형성되는 스페이스(SP)의 깊이의 차이가 저감될 수 있다.
또한, 제2 처리 가스에 포함되는 플루오로카본은, 에칭에 의해 형성되는 스페이스(SP)를 구획하는 측벽면(SW) 및 마스크(MSK)의 표면에 퇴적하여 보호막(PF)을 형성한다. 따라서, 상기 측벽면(SW)이 수평 방향으로 깎이는 것이 억제된다. 그러므로, 방법 MT에 의하면, 폭이 좁으면서 수직성이 높은 스페이스를, 제1 영역(R1) 및 제2 영역(R2)의 양방에 형성하는 것이 가능해진다.
일 실시형태의 공정 ST3에서는, 제2 처리 가스 중의 플루오로카본 가스는, C4F6를 포함할 수 있다. C4F6에 있어서는, C/F비, 즉 불소에 대해 탄소의 비가 높다. 따라서, C4F6를 포함하는 제2 처리 가스를 이용하는 공정 ST3에서는, 제2 영역(R2)의 에칭률을 제1 영역(R1)의 에칭률보다 상당히 높일 수 있다. 그러므로, C4F6를 포함하는 제2 처리 가스를 이용한 공정 ST3에 의해, 공정 ST2에 있어서 제1 영역(R1)에 형성되는 스페이스의 깊이와 제2 영역(R2)에 형성되는 스페이스의 깊이의 차이를 보다 작게 하는 것이 가능하다. 한편, 제1 영역(R1)에 형성되는 스페이스의 깊이와 제2 영역에 형성되는 스페이스의 깊이의 차이를 조정하기 위해, 또한 이들 스페이스의 개구의 형상을 조정하기 위해, 제2 처리 가스에는, C4F6에 더하여, C4F8 및/또는 CF4가 첨가되어 있어도 좋다.
일 실시형태의 공정 ST2에서는, 제1 처리 가스에 삼불화질소 가스가 포함된다. 삼불화질소 가스에서 유래하는 불소의 활성종에 의하면, 제1 영역(R1) 및 제2 영역(R2)의 에칭률이 높아진다. 또한, 일 실시형태의 공정 ST2에서는, 제1 처리 가스에 수소 가스가 포함된다. 수소 가스에서 유래하는 수소의 활성종은, 보호막(PF)을 개질한다. 따라서, 에칭에 의한 마스크(MSK)의 막 두께의 감소를 억제할 수 있고, 마스크(MSK)의 개구의 확대를 억제할 수 있다. 또한, 일 실시형태의 공정 ST2에서는, 제1 처리 가스에, 탄화수소 가스, 황화카르보닐 가스 및 삼염화붕소 가스중 적어도 하나가 포함된다. 탄화수소 가스, 황화카르보닐 가스 및 삼염화붕소 가스에서 유래하는 분자 또는 원자는, 제2 처리 가스의 플루오로카본과 함께 보호막(PF)을 형성한다. 따라서, 보호막(PF)이 더욱 강화된다.
한편, 황화카르보닐 가스는, 하이드로플루오로카본에서 유래하는 활성종에 대해 측벽면(SW)을 보호하는 보호막을 형성하지만, 상기 황화카르보닐 가스에서 유래하는 활성종은, 마스크(MSK)를 에칭할 수 있다. 그러나, 방법 MT에서는, 공정 ST3에 있어서 형성되는 플루오로카본의 보호막에 의해, 황화카르보닐 가스에서 유래하는 활성종으로부터 마스크(MSK)가 보호된다.
방법 MT에서는, 공정 ST4에 있어서, 공정 ST2 및 공정 ST3을 포함하는 시퀀스의 실행을 종료했는지의 여부가 판정된다. 예컨대, 공정 ST2 및 공정 ST3을 포함하는 시퀀스의 실행 횟수가 소정 횟수에 이르렀는지의 여부가 판정된다. 공정 ST4에 있어서, 상기 시퀀스의 실행을 종료하지 않은 것으로 판정되면, 다시 공정 ST2 및 공정 ST3을 포함하는 시퀀스가 실행된다. 한편, 공정 ST4에 있어서, 상기 시퀀스의 실행을 종료한 것으로 판정되면, 방법 MT는 종료된다. 이에 의해, 도 5에 도시한 바와 같이, 제1 영역(R1) 및 제2 영역(R2)의 양방에, 예컨대 하지층(UL)까지 이르는 스페이스(SP)가 형성된다. 한편, 공정 ST2 및 공정 ST3을 포함하는 시퀀스의 실행 횟수는, 각 시퀀스에서의 공정 ST2의 실행 시간 및 공정 ST3의 실행 시간과, 제1 영역(R1)의 두께 및 제2 영역(R2)의 두께 등과 같은 여러 요건에 의해 변경할 수 있는 것이고, 예컨대 6회이다.
이하, 방법 MT의 공정 ST2 및 공정 ST3의 각종 조건을 예시한다. 공정 ST2의 각종 조건은, 예컨대 이하에 나타나는 범위 내의 조건으로 설정된다.
<공정 ST2의 각종 조건>
·제1 처리 가스
CH2F2 가스의 유량 : 50 sccm~150 sccm
NF3 가스의 유량 : 50 sccm~150 sccm
H2 가스의 유량 : 50 sccm~300 sccm
CH4 가스의 유량 : 50 sccm~150 sccm
COS 가스의 유량 : 5 sccm~20 sccm
BCl3 가스의 유량 : 5 sccm~20 sccm
·제1 고주파 전원(62)의 고주파 전력의 주파수 : 27 ㎒~100 ㎒
·제1 고주파 전원(62)의 고주파 전력 : 500 W~2700 W
·제2 고주파 전원(64)의 고주파 전력의 주파수 : 0.4 ㎒~13 ㎒
·제2 고주파 전원(64)의 고주파 전력 : 1000 W~7000 W
·처리 용기(12) 내의 압력 : 2.66 ㎩~13.3 ㎩(20 mT~100 mT)
·처리 시간 : 180초~600초
공정 ST3의 각종 조건은, 예컨대 이하에 나타나는 범위 내의 조건으로 설정된다.
<공정 ST3의 각종 조건>
·제2 처리 가스
C4F6의 유량 : 20 sccm~100 sccm
C4F8의 유량 : 20 sccm~100 sccm
O2 가스의 유량 : 20 sccm~100 sccm
Ar 가스의 유량 : 100 sccm~500 sccm
·제1 고주파 전원(62)의 고주파 전력의 주파수 : 27 ㎒~100 ㎒
·제1 고주파 전원(62)의 고주파 전력 : 500 W~2700 W
·제2 고주파 전원(64)의 고주파 전력의 주파수 : 0.4 ㎒~13 ㎒
·제2 고주파 전원(64)의 고주파 전력 : 1000 W~7000 W
·처리 용기(12) 내의 압력 : 2.66 ㎩~13.3 ㎩(20 mT~100 mT)
·처리 시간 : 180초~600초
이상, 여러 실시형태에 대해 설명하였으나, 전술한 실시형태에 한정되지 않고 여러 변형 양태를 구성 가능하다. 예컨대, 방법 MT의 실행에 이용되는 플라즈마 처리 장치는, 용량 결합형 플라즈마 처리 장치에 한정되는 것은 아니며, 유도 결합형 플라즈마 처리 장치여도 좋고, 혹은 마이크로파를 플라즈마원으로서 이용하는 플라즈마 처리 장치여도 좋다. 또한, 전술한 방법 MT에서는 공정 ST2가 공정 ST3보다 먼저 실행되고 있으나, 공정 ST3이 공정 ST2보다 먼저 실행되어도 좋다.
10 : 플라즈마 처리 장치 12 : 처리 용기
16 : 하부 전극 18b : 정전척
30 : 상부 전극 34a : 가스 토출 구멍
40 : 가스 소스군 50 : 배기 장치
62 : 제1 고주파 전원 64 : 제2 고주파 전원
Cnt : 제어부 W : 웨이퍼
R1 : 제1 영역 IL1 : 실리콘 산화막
IL2 : 실리콘 질화막 R2 : 제2 영역
MSK : 마스크 PF : 보호막
SP : 스페이스

Claims (7)

  1. 실리콘 산화막 및 실리콘 질화막이 교대로 마련됨으로써 구성된 다층막을 갖는 제1 영역과, 단층의 실리콘 산화막을 갖는 제2 영역을 에칭하는 방법으로서,
    플라즈마 처리 장치의 처리 용기 내에, 상기 제1 영역 및 상기 제2 영역 상에 마련된 마스크를 갖는 피처리체를 준비하는 공정과,
    상기 피처리체를 수용한 상기 처리 용기 내에서 하이드로플루오로카본 가스를 포함하는 제1 처리 가스의 플라즈마를 생성하는 공정과,
    상기 피처리체를 수용한 상기 처리 용기 내에서 플루오로카본 가스를 포함하는 제2 처리 가스의 플라즈마를 생성하는 공정
    을 포함하고,
    상기 제1 처리 가스의 플라즈마를 생성하는 공정과 상기 제2 처리 가스의 플라즈마를 생성하는 공정이 교대로 반복되는 것인 에칭 방법.
  2. 제1항에 있어서, 상기 제1 처리 가스의 플라즈마를 생성하는 공정에서, 상기 다층막의 에칭률은 상기 단층의 실리콘 산화막의 에칭률보다 높고,
    상기 제2 처리 가스의 플라즈마를 생성하는 공정에서, 상기 단층의 실리콘 산화막의 에칭률은 상기 다층막의 에칭률보다 높은 것인 에칭 방법.
  3. 제1항 또는 제2항에 있어서, 상기 플루오로카본 가스는 C4F6를 포함하는 것인 에칭 방법.
  4. 제1항 또는 제2항에 있어서, 상기 제1 처리 가스는 삼불화질소 가스를 더 포함하는 것인 에칭 방법.
  5. 제1항 또는 제2항에 있어서, 상기 제1 처리 가스는 H2 가스를 더 포함하는 것인 에칭 방법.
  6. 제1항 또는 제2항에 있어서, 상기 제1 처리 가스는, 황화카르보닐 가스, 탄화수소 가스 및 삼염화붕소 가스 중 적어도 하나의 가스를 포함하는 것인 에칭 방법.
  7. 제1항 또는 제2항에 있어서, 상기 마스크는 비정질 카본제인 것인 에칭 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190013663A (ko) * 2017-08-01 2019-02-11 도쿄엘렉트론가부시키가이샤 다층막을 에칭하는 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107634007B (zh) 2017-09-13 2019-12-31 京东方科技集团股份有限公司 干刻蚀方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
JP7137927B2 (ja) 2017-12-20 2022-09-15 キオクシア株式会社 半導体装置の製造方法
JP6928548B2 (ja) * 2017-12-27 2021-09-01 東京エレクトロン株式会社 エッチング方法
JP6811202B2 (ja) * 2018-04-17 2021-01-13 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
CN110783187B (zh) * 2018-07-25 2024-04-19 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
US11114304B2 (en) * 2018-11-30 2021-09-07 Tokyo Electron Limited Substrate processing method
JP7229033B2 (ja) * 2019-02-01 2023-02-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7228413B2 (ja) * 2019-03-11 2023-02-24 東京エレクトロン株式会社 プラズマ処理方法、及び、プラズマ処理装置
JP7296277B2 (ja) * 2019-08-22 2023-06-22 東京エレクトロン株式会社 エッチングする方法、デバイス製造方法、及びプラズマ処理装置
JP7426840B2 (ja) * 2020-01-28 2024-02-02 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
TW202245053A (zh) 2021-03-31 2022-11-16 日商東京威力科創股份有限公司 蝕刻方法及蝕刻處理裝置
CN117099189A (zh) 2021-04-14 2023-11-21 东京毅力科创株式会社 蚀刻方法和等离子体处理装置
JP2023170855A (ja) 2022-05-20 2023-12-01 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129595A (ja) * 1995-10-26 1997-05-16 Applied Materials Inc プラズマエッチング方法
KR20020039613A (ko) * 2000-11-21 2002-05-27 마찌다 가쯔히꼬 반도체 장치의 제조방법
KR20070116664A (ko) * 2005-04-25 2007-12-10 스펜션 엘엘씨 자기-정렬된 ｓｔｉ ｓｏｎｏｓ
US20130059450A1 (en) 2011-09-06 2013-03-07 Lam Research Corporation Etch process for 3d flash structures
WO2014069559A1 (ja) * 2012-11-01 2014-05-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2758754B2 (ja) * 1991-12-05 1998-05-28 シャープ株式会社 プラズマエッチング方法
DE4442652A1 (de) * 1994-11-30 1996-01-25 Siemens Ag Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung
JP2002110650A (ja) * 2000-10-03 2002-04-12 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置
US8937292B2 (en) * 2011-08-15 2015-01-20 Unity Semiconductor Corporation Vertical cross point arrays for ultra high density memory applications
JP4919871B2 (ja) * 2007-02-09 2012-04-18 東京エレクトロン株式会社 エッチング方法、半導体装置の製造方法および記憶媒体
JP5719648B2 (ja) * 2011-03-14 2015-05-20 東京エレクトロン株式会社 エッチング方法、およびエッチング装置
CN103077925B (zh) * 2011-10-25 2015-02-11 中芯国际集成电路制造(上海)有限公司 存储器的制造方法
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP5956933B2 (ja) * 2013-01-15 2016-07-27 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6211947B2 (ja) * 2013-07-31 2017-10-11 東京エレクトロン株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129595A (ja) * 1995-10-26 1997-05-16 Applied Materials Inc プラズマエッチング方法
KR20020039613A (ko) * 2000-11-21 2002-05-27 마찌다 가쯔히꼬 반도체 장치의 제조방법
KR20070116664A (ko) * 2005-04-25 2007-12-10 스펜션 엘엘씨 자기-정렬된 ｓｔｉ ｓｏｎｏｓ
US20130059450A1 (en) 2011-09-06 2013-03-07 Lam Research Corporation Etch process for 3d flash structures
WO2014069559A1 (ja) * 2012-11-01 2014-05-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190013663A (ko) * 2017-08-01 2019-02-11 도쿄엘렉트론가부시키가이샤 다층막을 에칭하는 방법

Also Published As

Publication number Publication date
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