KR20020039613A - 반도체 장치의 제조방법 - Google Patents
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Abstract
전도층상에 질화규소막과 질화규소산화막 중 어느 하나로 이루어진 제 1막과 산화규소막으로 이루어진 제 2막을 순서대로 적층하고 제 1 막이 노출될 때까지 제 1에칭가스로 제 2막의 소정부를 에칭하는 제 1공정, 제 1공정에 의해 제 1막상에 퇴적된 반응생성물을 제 2에칭가스로 제거하여 제 1막을 노출시키는 제 2공정, 제 2공정을 통해 노출된 제 1막을 전도층이 노출될 때까지 제 3에칭가스로 에칭하는 제 3공정, 및, 제 3공정을 통해 전도층상에 퇴적된 반응생성물을 제 4에칭가스로 제거하는 제 4공정을 포함하고, 이에 의해 제 1막과 제 2막을 관통하여 전도층 표면에 이르는 오목부를 형성하는 반도체 장치의 제조방법.
Description
본 발명은 반도체 장치의 제조방법에 관한 것이다. 상세하게는, 두 개의 막, 즉, 하층측의 질화규소막(silicon nitride film) 또는 질화규소산화막(silicon nitride oxide film)과 상층측의 산화규소막(silicon oxide film)을 포함하는 층간절연막(interlayer insulating film)에 오목부를 형성하는 방법에 관한 것이다.
반도체 장치가 고집적화함에 따라, 트랜지스터와 같은 반도체 장치 소자가 소형화되고 있다. 또한, 반도체 장치용 반도체 기판으로서 복수의 층간절연막과, 층간절연막 사이에 개재된 금속배선층을 구비한 적층 기판을 사용하는 것이 점점 일반화되고 있다.
적층 기판은 층간절연막상의 금속배선층과 반도체 기판 사이의 전기적인 접속을 위해, 금속배선층상에 개구되어 있고 층간절연막을 통해 반도체에 이르는 컨택트홀들(contact holes)을 가지고 있다.
또한, 상부 및 하부 금속배선층 사이의 전기적 접속을 위해, 적층 기판은
상부 금속배선층상에 개구되어 있고 층간절연막을 통해 하부 금속배선층에 이르는 비아홀들(via holes)을 가지고 있다.
컨택트홀들과 비아홀들은 일반적으로 산화규소막으로 만들어진 층간절연막에 에칭(etching)으로 개구부를 형성하여 구비된다.
예를들면, 반도체 장치가 반도체 기판상에 형성된 트랜지스터를 가지고 그 트랜지스터가 1/4미크론 또는 그 이하로 설계되어, 컨택트홀이 트랜지스터의 소스·드레인(source/drain) 영역과 장치분리영역 양쪽을 접속하도록 형성되어 있다.
에칭으로 그러한 컨택트홀을 형성하기 위해서는, 산화규소막으로 만들어진 장치분리영역을 에칭하지 않도록 주의를 기울여야 한다. 그러한 목적 때문에, 수백 옹스트롬(Å) 두께의 질화규소막이 층간절연막하에서 에칭 스토퍼로서 형성되어 있다.
즉, 층간절연막은 적층된 질화규소막과 산화규소막으로 형성되어 있다.
따라서, 컨택트홀을 형성하기 위해서, 에칭으로 산화규소막과 질화규소막 양쪽에 개구부가 형성된다.
상세하게는, 산화규소막을 질화규소막보다 더 높은 에칭률로 에칭할 수 있는 에칭가스로 산화규소막이 먼저 에칭된다. 이러한 에칭은 에칭 스토퍼의 작용으로 질화규소막의 표면에서 멈춰진다.
그리고나서, 질화규소막은, 산화규소막보다 더 높은 에칭률로, 질화규소막을 에칭할 수 있는 에칭가스로 에칭된다. 이리하여, 컨택트홀이 형성된다.
금속배선층의 표면에서, 질화규소막은 사진석판술(photolithigraphy)에 의해, 금속배선층을 패터닝(patterning)하기 위한 레지스트패턴(resist pattern)을 형성하는데 사용되는 반사방지막(anti-reflection film)으로서 형성된다.
따라서, 금속배선층상의 층간절연막은 여러 층으로 적층된 질화규소산화막과 산화규소막으로 형성된다.
즉, 비아홀을 형성하기 위해서, 에칭으로 산화규소막과 질화규소산화막 양쪽에 개구부가 형성된다.
상세하게는, 산화규소막을 질화규소산화막보다 높은 에칭률로 에칭할 수 있는 에칭가스로 산화규소막이 먼저 에칭되고, 그리고나서 질화규소산화막을 산화규소막보다 높은 에칭률로 에칭할 수 있는 에칭가스로 질화규소산화막이 에칭된다.
이리하여, 비아홀이 형성된다.
컨택트홀 또는 비아홀을 형성하기 위해서는, 질화규소막 또는 질화규소산화막상의 산화규소막을 산화규소막에 대한 선택성(selectivity)이 질화규소막 또는 질화규소산화막보다 높은 에칭가스로 에칭하는 것이 필요하다. 이 경우, 플루오르이온과 플루오르기의 과다한 생성을 방지하기 위해, 높은 C/F원자비를 가지는 C4F8, C5F8등이 에칭가스로서 사용된다.
그러나, 에칭가스 등을 사용하여 산화규소막을 에칭하여, 질화규소막 또는 질화규소산화막이 노출되면 플루오로카본과 같은 반응생성물이 생성되고 구멍 바닥에 퇴적된다.
에칭으로 질화규소막 또는 질화규소산화막을 통해 컨택트홀을 형성하는 경우, 질화규소막 또는 질화규소산화막에 대한 선택성이 하층측(underlying) 실리콘 기판 또는 장치분리영역의 산화규소막보다 높은 에칭가스가 사용된다. 또한, 동일한 방식으로 비아홀을 형성하는 경우, 하층측 금속배선층보다 선택성이 높은 에칭가스가 사용된다.
그러나, 또한 그러한 에칭가스로 질화규소막 또는 질화규소산화막을 에칭하는 경우, 플루오로카본과 같은 반응생성물이 파생(resulting) 구멍의 바닥에 퇴적된다.
만약 W(텅스텐) 또는 Cu(구리)의 금속플러그(plug)가 플루오로카본계의 반응생성물이 남아있는 컨택트홀 또는 비아홀에 형성되면, 접촉저항(contact resistance) 또는 비아저항(via resistance)이 증가하게 되고, 그 결과 LSI(Large Scale Integration, 고밀도집적회로)배선 신뢰도와 장치의 수득율이 감소한다.
그러한 문제를 해결하기 위해서, 박리세정액을 사용하여 파생된 컨택트홀 또는 비아홀의 바닥으로부터 플루오로카본계의 반응생성물을 제거한 후에 금속플러그를 형성하는 방법이 일반적으로 알려져 있다.
또한, 금속플러그를 형성하는 공정에서 배리어(barrier)금속을 스퍼터링(sputtering)하기 전에 수행된 아르곤, 수소 및 산소를 함유하는 플라즈마를 사용하여 구멍의 바닥으로부터 반응생성물을 제거하는 전처리를 포함하는 방법이 알려져 있다(일본 특허 공개 평10(1998)-256232호 공보참조).
그러나, 만약 세정액으로 반응생성물이 제거되면, 컨택트홀 또는 비아홀의 가로세로비(aspect ratio)가 증가하기 때문에 세정액을 씻어내기 어려워질 것이다.따라서, 세정액이 남아있는 구멍에 금속플러그가 형성될 수도 있다.
세정액이 남아있는 구멍에 금속플러그가 형성되면, 세정액은 금속플러그로서의 텅스텐막 형성에 의해 생성된 열의 도움으로 하층측 실리콘 또는 금속배선재료와 열적으로 반응하여, 비전도성막으로 변화된다.
또한, 반응생성물이 플라즈마를 사용하는 전처리에 의해 제거되는 경우, 웨이퍼(wafer)는 컨택트홀 또는 비아홀을 형성하는데 이용된 에칭시스템에서 꺼내지고, 대기에 노출된 후, 배리어 금속 스퍼터링전의 전처리 시스템에 도입된다.
웨이퍼가 대기에 노출되면, 구멍 바닥에 퇴적된 반증생성물은 대기중의 수분과 반응하여 제거하기 어려운 막으로 변화된다. 따라서, 반응생성물의 완전한 제거가 어려워진다.
상기 설명한 문제점의 관점에서, 본 발명은, 오목부의 바닥에 퇴적된 반응생성물을 완전히 그리고 효율적으로 제거하면서, 에칭으로 오목부를 형성할 수 있는 반도체 장치의 제조방법을 제공하기 위해 이루어졌다.
본 발명은, 전도층상에 질화규소막과 질화규소산화막 중 어느 하나로 이루어진 제 1막과 산화규소막으로 이루어진 제 2막을 순서대로 적층하고 제 1 막이 노출될 때까지 제 1에칭가스로 제 2막의 소정부를 에칭하는 제 1공정; 제 1공정에 의해 제 1막상에 퇴적된 반응생성물을 제 2에칭가스로 제거하여 제 1막을 노출시키는 제 2공정; 제 2공정을 통해 노출된 제 1막을 전도층이 노출될 때까지 제 3에칭가스로 에칭하는 제 3공정; 및, 제 3공정을 통해 전도층상에 퇴적된 반응생성물을 제 4에칭가스로 제거하는 제 4공정을 포함하고, 이에 의해 제 1막과 제 2막을 관통하여 전도층 표면에 이르는 오목부를 형성하는 반도체 장치의 제조방법을 제공한다.
즉, 본 발명은, 질화규소막과 산화규소막으로 이루어진 층간절연막, 또는 질화규소산화막과 산화규소막으로 이루어진 층간절연막에 오목부를 형성하는 일련의 에칭공정중에 반응생성물을 제거하는 공정이 수행되는 것으로써, 오목부의 바닥에 퇴적된 반응생성물을 확실하게 제거하는 반도체 장치의 제조방법을 제공한다.
본 발명의 이러한 목적 및 다른 목적은 하기 상세한 설명으로 쉽게 더욱 명백해질 것이다. 그러나, 주지하다시피 본 발명의 바람직한 실시예를 나타내는 상세한 설명과 실시예는, 본 발명의 정신과 범위내에서 다양한 변화와 변경을 할 수 있기 때문에, 단지 실례로서 주어진 것이다.
도 1a는 제 1실시예에 따른 컨택트홀(contact hole)의 형성공정을 나타내는 도면;
도 1b는 제 1실시예에 따른 컨택트홀의 형성공정을 나타내는 도면;
도 1c는 제 1실시예에 따른 컨택트홀의 형성공정을 나타내는 도면;
도 1d는 제 1실시예에 따른 컨택트홀의 형성공정을 나타내는 도면;
도 2e는 제 1실시예에 따른 컨택트홀의 형성공정을 나타내는 도면;
도 2f는 제 1실시예에 따른 컨택트홀의 형성공정을 나타내는 도면;
도 2g는 제 1실시예에 따른 컨택트홀의 형성공정을 나타내는 도면;
도 3a는 제 2실시예에 따른 비아홀(via hole)의 형성공정을 나타내는 도면;
도 3b는 제 2실시예에 따른 비아홀의 형성공정을 나타내는 도면;
도 3c는 제 2실시예에 따른 비아홀의 형성공정을 나타내는 도면;
도 3d는 제 2실시예에 따른 비아홀의 형성공정을 나타내는 도면;
도 4e는 제 2실시예에 따른 비아홀의 형성공정을 나타내는 도면;
도 4f는 제 2실시예에 따른 비아홀의 형성공정을 나타내는 도면;
도 4g는 제 2실시예에 따른 비아홀의 형성공정을 나타내는 도면;
도 5h는 제 2실시예에 따른 비아홀의 형성공정을 나타내는 도면;
도 5i는 제 2실시예에 따른 비아홀의 형성공정을 나타내는 도면;
도 6은 제 2실시예의 조건하에서 형성된 비아홀의 저항을 나타내는 그래프;
도 7은 제 2실시예의 조건하에서 형성된 비아홀의 저항을 나타내는 그래프; 및
도 8은 비교예의 조건하에서 형성된 비아홀의 저항을 나타내는 그래프이다.
본 발명의 방법에 따르면, "전도층"은 불순물을 첨가한 실리콘 기판, 전도성 기판, 및 전도성막 등을 의미한다.
본 발명의 방법에 따르면, 질화규소막 또는 질화규소산화막은, 예를들면, 감압 CVD(Chemical Vapor Deposition,화학증착)법에 의해 형성될 수도 있다. 형성된 질화규소막 또는 질화규소산화막은 약 50nm∼100nm의 두께를 가질 수도 있다.
또한 본 발명의 방법에 따르면, 산화규소막은, 예를들면, 상압(常壓)CVD법에 의해 형성될 수도 있다. 형성된 산화규소막은 약 500nm∼1200nm의 두게를 가질 수도 있다.
본 발명의 방법에 있어서, 진공상태를 유지하는 단일장치내에서 제 1공정,제 2공정, 제 3공정, 및 제 4공정을 연속적으로 수행하는 것이 바람직하다. 이는 오목부의 바닥에 퇴적된 반응생성물이 대기중의 수분과 반응하여 제거하기 어려운 막으로 변화하는 것을 방지하고, 이는 반응생성물을 효율적으로 제거할 수 있게 한다.
본 발명의 방법에 따르면, 제 1에칭가스는 CHF3, C4F8, 및 C5F8중 적어도 하나를 함유할 수도 있다.
또한, 제 3에칭가스는 CHF3와 CH2F2중 적어도 하나를 함유할 수도 있다.
또한, 제 2에칭가스와 제 4에칭가스는 O2를 함유할 수도 있고, 제 2공정과 제 4공정에서의 에칭은 플라즈마 조건하에서 수행될 수도 있다.
즉, 본 발명에서는, 적어도 O2를 함유하는 에칭가스는 오목부의 바닥에 퇴적된 반응생성물을 제거하는 데 사용된다.
본 발명에 따르면, 전도층은 실리콘 기판일 수도 있고, 오목부는 컨택트홀일 수도 있다.
또한, 전극과 같은 다양한 반도체 장치의 구성요소는 실리콘 기판상에 형성될 수도 있다.
본 발명에 따르면, 전도층은 전극이 적층된 적층기판일 수도 있고, 오목부는 비아홀일 수도 있다.
적층 기판은 실리콘 기판상에 구비된 다수의 층간절연막과, 인접한 층간절연막 사이에 개재된 전극층을 포함할 수도 있다.
본 발명의 방법에 따르면, 산화규소막을 에칭하는 공정후에 반응생성물을 제거하는 공정이 실시되고, 질화규소막 또는 질화규소산화막을 에칭 하는 공정후에 반응생성물을 제거하는 공정이 실시된다. 그러므로, 반응생성물은 제거하기 어려운 물질로 완전히 변화하기 전에 제거될 수 있다.
또한, 에칭가스가 반응생성물을 제거하는 데 사용되기 때문에, 종래의 제거에 사용되는 박리세정액이 오목부의 바닥에 남아있지 않을 것이다.
그러므로, 본 발명에 따른 반도체 장치의 제조방법은, 특히 반응생성물의 완전한 제거가 요구되는 컨택트홀 또는 비아홀의 제조에 효율적이다.
본 발명의 방법이, 컨택트홀 또는 비아홀 이외의 다른 오목부를 형성하는 데에도 적용할 수 있다는 것은 말할 나위도 없다.
[제 1실시예]
제 1실시예에 따라 컨택트홀을 형성하는 방법을 도 1a∼도 2g를 참조하여 설명한다. 도 1a∼도 2g는 제 1실시예에 따라 컨택트홀을 형성하는 공정을 나타내는 도면이다.
본 실시예에서, 컨택트홀을 형성하는 방법은, 질화규소막(제 1막)(104)과 산화규소막(제 2막)(105)을 실리콘 기판(전도층)(101)상에 순서대로 적층하고 산화규소막(105)의 소정부를 질화규소막(104)이 노출될 때까지 제 1에칭가스로 에칭하는 제 1공정(도 1d); 제 1공정을 통해 질화규소막(104)상에 퇴적된 반응생성물(108)을 질화규소막(104)이 노출되도록 제 2에칭가스로 제거하는 제 2공정(도 2e); 제 2 공정을 통해 노출된 질화규소막(104)을 실리콘 기판(101)이 노출될 때까지 제 3에칭가스로 에칭하는 제 3공정(도 2f); 및, 제 3공정을 통해 실리콘 기판(101)상에 퇴적된 반응생성물(109)을 제 4에칭가스로 제거하는 제 4공정(도 2g)을 포함한다. 그로인해, 실리콘 기판(101)의 표면에 이르는 컨택트홀(110)이 형성된다(도 2g).
상세하게는, 도 1a에 도시된 바와 같이, 약 50nm 두께의 질화규소(Si3N4)막(104)이 감압 CVD(Chemical Vapor Deposition)법에 의해, SiO2필드절연막으로 형성된 장치분리영역(102)과 확산층(103)을 포함하는 P형(P-type) 실리콘 기판(101)상에 형성된다.
그리고나서, 도 1b에 도시된 바와 같이, 약 1200nm 두께의 산화규소(SiO2)막(105)이 상압 CVD법에 의해 질화규소막상에 형성된다. 이렇게 형성된 산화규소막(105)은 CMP(Chemical Mechanical Polishing)법에 의해 약 500nm의 두께로 평탄화된다.
그리고나서, 도 1c에 도시된 바와 같이, 약 60nm 두께의 질화규소산화막(106)이 감압 CVD법에 의해 산화규소막상에 형성되고 레지스트패턴(107)이 사진석판술에 의해 질화규소산화막(106)상에 형성된다. 제 1 실시예에서, 질화규소막(104), 산화규소막(105), 및 질화규소산화막(106)은 층간절연막을 구성한다.
질화규소산화막(106)은 또한 레지스트패턴(107)을 형성할 때의 반사방지막으로서 작용한다.
그리고나서, 도 1d에 도시된 바와 같이, RIE(Reactive Ion Etching) 시스템에서, 레지스트패턴(107)을 마스크(mask)로 하여, 질화규소막(104)보다 높은 에칭률로 질화규소산화막(106) 및 산화규소막(105)이 에칭된다.
질화규소산화막(106) 및 산화규소막(105)은, 압력이 약 5mTorr∼10mTorr, 상부전극에 인가되는 RF파워(소스 파워)가 약 1200W∼1600W, 하부전극에 인가되는 RF파워(바이어스 파워)가 약 1200W∼1600W, 그리고 제 1에칭가스의 유량이 C4F8: C2F6: CO : Ar = 3∼5 : 8∼12 : 17∼23 : 90∼100 sccm인 혼합가스 플라즈마 조건하에서 에칭된다.
이러한 에칭중에, 플루오로카본계의 반응생성물(108)이 질화규소막(104)상에 퇴적된다.
그리고나서, 도 2e에 도시된 바와 같이, 질화규소막(104)상에 퇴적된 플루오로카본계의 반응생성물(108)(도 1d)이 선택적으로 에칭된다.
반응생성물(108)은, 압력이 약 15mTorr∼25mTorr, 상부전극에 인가되는 RF파워가 약 2300W∼2700W, 하부전극에 인가되는 RF파워가 0W, 그리고 제 2에칭가스의 유량이 O2= 150sccm인 플라즈마 조건하에서 에칭된다.
그리고나서, 도 2f에 도시된 바와 같이, 장치분리영역(102)과 확산층(103)보다 높은 에칭률로 질화규소막(104)이 에칭된다.
상세하게는, 질화규소막(104)은, 압력이 약 15mTorr∼25mTorr, 상부전극에 인가되는 RF파워가 약 1800W∼2200W, 하부전극에 인가되는 RF파워가 약 100W∼200W, 그리고 제 3에칭가스의 유량이 CH2F2: O2: Ar = 15∼20 : 40∼60 : 70∼90 sccm인 혼합가스 플라즈마 조건하에서 에칭된다.
이러한 에칭중에, 플루오로카본계의 반응생성물(109)이 장치분리영역(102)과 확산층(103)상에 퇴적된다.
그리고나서, 도 2g에 도시된 바와 같이, 장치분리영역(102)과 확산층(103)상에 퇴적된 플루오로카본계의 반응생성물(109)(도 1f)이 도 2g에 도시된 바와 같이 선택적으로 에칭된다.
상세하게는, 반응생성물(109)은, 압력이 약 15mTorr∼25mTorr, 상부전극에 인가되는 RF파워가 약 2300W∼2700W, 하부전극에 인가되는 RF파워가 0W, 그리고 제 4에칭가스의 유량이 O2= 150sccm인 플라즈마 조건하에서 에칭된다. 그런 후, 레지스트패턴(107)(도 2f)이 제거되어 컨택트홀(110)이 완성된다.
상기 설명한 바와 같이, 플루오로카본계의 반응생성물(108)은 질화규소산화막(106)과 산화규소막(105)의 에칭중에 퇴적되고, 플루오로카본계의 반응생성물(109)은 질화규소막(104)의 에칭중에 퇴적된다. 그러나, 질화규소산화막(106)과 산화규소막(105)의 에칭후, 그리고 질화규소막(104)의 에칭후에, 반응생성물들(108, 109)를 각각 제거하기 위한 에칭이 수행된다. 그 결과, 반응생성물들(108, 109)이 쉽게 제거된다는 것이 확인되었다.
[제 2 실시예]
제 2실시예에 따라 비아홀을 형성하는 방법을 도 3a∼도 5i를 참조하여 설명한다. 도 3a∼도 5i는 제 2실시예에 따라 비아홀을 형성하는 공정을 나타내는 도면이다.
도 3a∼도 5i에 도시된 바와 같이, 제 2실시예에 따라 비아홀을 형성하는 방법은, 질화규소산화막(제 1막)(204)과 산화규소막(제 2막)(206)을 실리콘 기판(201)상에 형성된 금속배선층(전도층)(203)상에 순서대로 적층하고 산화규소막(206)의 소정부를 질화규소산화막(204)이 노출될 때까지 제 1에칭가스로 에칭하는 제 1공정(도 4f); 제 1공정을 통해 질화규소산화막(204)상에 퇴적된 반응생성물(208)을 질화규소산화막(204)이 노출되도록 제 2에칭가스로 제거하는 제 2공정(도 4g); 제 2 공정을 통해 노출된 질화규소산화막(204)을 금속배선층(203)이 노출될 때까지 제 3에칭가스로 에칭하는 제 3공정(도 5h); 및, 제 3공정을 통해 금속배선층(203)상에 퇴적된 반응생성물(209)을 제 4에칭가스로 제거하는 제 4공정을 포함한다. 그로인해, 금속배선층(203)의 표면에 이르는 비아홀(210)이 형성된다.
상세하게는, 도 3a에 도시된 바와 같이, 질화티타늄(TiN)막(titanium nitride film), 티타늄(Ti)막, 알루미늄-구리(Al-Cu)합금막, 티타늄막, 및 질화티타늄막이 산화규소막(202)상에 순서대로 적층되어, 금속배선층(203)이 형성된다.
그리고나서, 도 3b에 도시된 바와 같이, 약 60nm 두께의 질화규소산화막(204)이 금속배선층(203)상에 형성되고, 레지스트패턴(205)이 사진석판술에 의해 질화규소산화막(204)상에 형성된다.
질화규소산화막(204)는 또한 레지스트패턴(205)을 형성할 때의 반사방지막으로서 작용한다.
그리고나서, 도 3c에 도시된 바와 같이, RIE(Reactive Ion Etch)시스템(도시안됨)에서, 레지스트패턴(205)(도 3b)을 마스크로 하여, 질화규소산화막(204) 및 금속배선층(203)이 에칭된다. 그런 후, 레지스트패턴(205)이 제거된다.
그리고나서, 약 1200nm두께의 산화규소(SiO2)막(206)이 산화규소막(202)과 질화규소산화막(204)을 덮는 층간절연막으로서 플라즈마 CVD(PECVD, Plasma Enhancde Chemical Vapor Deposition, 플라즈마 화학증착)법에 의해 형성된다. 이렇게 형성된 산화규소막(206)은 CMP법에 의해 약 500nm의 두께로 연마되어 도 3d와 같이 평탄화된다.
그리고나서, 도 4e에 도시된 바와 같이, 레지스트패턴(207)이 사진석판술에 의해 산화규소막(206)상에 형성된다.
그리고나서, 도 4f에 도시된 바와 같이, RIE 시스템에서, 레지스트패턴(207)을 마스크로 하여, 질화규소산화막(204)보다 높은 에칭률로 산화규소막(206)이 에칭된다.
상세하게는, 산화규소막(206)은, 압력이 약 3mTorr∼7mTorr, 상부전극에 인가되는 RF파워(소스 파워)가 약 1400W∼1800W, 하부전극에 인가되는 RF파워(바이어스 파워)가 약 1200W∼1600W, 그리고 제 1에칭가스의 유량이 C4F8: C2F6: CO : Ar = 3∼7 : 8∼12 : 8∼12 : 90∼100 sccm인 혼합가스 플라즈마 조건하에서 에칭된다.
에칭중에, 플루오로카본계의 반응생성물(208)이 질화규소산화막(204)상에 퇴적된다.
그리고나서, 도 4g에 도시된 바와 같이, 질화규소산화막(204)상에 퇴적된 플루오로카본계의 반응생성물(208)(도 4f)이 선택적으로 에칭된다.
상세하게는, 반응생성물(208)은, 압력이 약 15mTorr∼25mTorr, 상부전극에 인가되는 RF파워가 약 2300W∼2700W, 하부전극에 인가되는 RF파워가 0W, 그리고 제 2에칭가스의 유량이 O2= 150sccm인 플라즈마 조건하에서 에칭된다.
그리고나서, 도 5h에 도시된 바와 같이, 금속배선층(203)의 상층측 질화티타늄막보다 높은 에칭률로 질화규소산화막(204)(도 4g)이 에칭된다.
상세하게는, 질화규소산화막(204)은, 압력이 약 15mTorr∼25mTorr, 상부전극에 인가되는 RF파워가 약 1800W∼2200W, 하부전극에 인가되는 RF파워가 약 100W∼200W, 그리고 제 3에칭가스의 유량이 CH2F2: O2: Ar = 15∼20 : 40∼60 : 70∼90 sccm인 혼합가스 플라즈마 조건하에서 에칭된다.
에칭중에, 플루오로카본계의 반응생성물(209)이 금속배선층(203)상에 퇴적된다.
그리고나서, 도 5i에 도시된 바와 같이, 금속배선층(203)상에 퇴적된 플루오로카본계의 반응생성물(209)(도 5h)이 선택적으로 에칭된다.
상세하게는, 반응생성물(209)은, 압력이 약 15mTorr∼25mTorr, 상부전극에 인가되는 RF파워가 약 2300W∼2700W, 하부전극에 인가되는 RF파워가 0W, 그리고 제 4에칭가스의 유량이 O2= 150sccm인 플라즈마 조건하에서 에칭된다. 그런 후, 레지스트패턴(207)(도 5h)이 제거되어 비아홀(210)이 완성된다.
상기 설명한 바와 같이, 플루오로카본계의 반응생성물(208)은 산화규소막(206)의 에칭중에 퇴적되고, 플루오로카본계의 반응생성물(209)은 질화규소산화막(204)의 에칭중에 퇴적된다. 그러나, 산화규소막(206)의 에칭후, 그리고 질화규소산화막(204)의 에칭후에, 반응생성물들(208, 209)를 각각 제거하기 위한 에칭이 수행된다. 그 결과, 반응생성물들(208, 209)이 쉽게 제거된다는 것이 확인되었다.
다음으로, 제 2실시예의 비아홀 형성방법에 따라, 약 0.26㎛의 직경을 가진 1000개의 비아홀이 각각 형성되고 그 저항이 측정되었다. 그 형성조건은 이하 표 1에 나타내었다. 측정결과는 도 6에 도시되어 있다.
[표 1]
| 비아홀 형성 에칭공정(1) | 공정 | 피에칭막 | 에칭조건 |
| (1)(2) | SiON/P-TEOS막FSG막 | 압력=5mTorr,소스파워=1900W,바이어스파워=1400W,C4F8/C2F6/CO/Ar=4/10/5/95sccm, 30sec압력=5mTorr,소스파워=1600W,바이어스파워=1400W,C4F8/C2F6/CO/Ar=4/10/10/95sccm, 60sec | |
| O2플라즈마 처리(1) | --- | 반응생성물 | 압력=600mTorr,파워=1200WO2=500sccm, 60sec |
| 비아홀 형성 에칭공정(2) | (1) | SiON막 | 압력=20mTorr,소스파워=2000W,바이어스파워=200W,CH2F2/O2/Ar=20/50/80sccm, 15sec |
| O2플라즈마 처리(2) | --- | 반응생성물 | 압력=600mTorr,파워=1200W,O2=500sccm, 60sec |
표 1에 나타낸 조건에 따르면, O2플라즈마 처리(1) 및 (2)는 에칭공정(1) 및 (2)에 사용되는 것과 다른 시스템에서 수행된다.
즉, 웨이퍼는, 에칭공정(1)으로부터 O2플라즈마 처리(1)로, 에칭공정(2)으로부터 O2플라즈마 처리(2)로 이행되는 동안 대기에 노출된다.
그러나, 에칭공정(1) 및 (2) 후에 O2플라즈마 처리(1) 및 (2)가 각각 실시된다. 따라서, 이렇게 형성된 1000개의 비아홀은 약 6Ω∼12Ω의 비교적 좁은 범위내의 저항을 나타낸다. 즉, 저항의 편차가 비교적 억제된다.
그리고나서, 상기와 동일한 방식으로, 각각 약 0.26㎛의 직경을 가진 다른1000개의 비아홀이 제 2실시예의 방법에 따라 표 1에 나타낸 것과는 다른 형성조건으로 형성된다. 그 저항이 측정되었다. 그 형성조건은 이하 표 2에 나타내었고, 측정결과는 도 7에 도시되어 있다.
[표 2]
| 비아홀 형성 에칭공정 | 공정 | 피에칭막 | 에칭조건 |
| (1)(2)(3)(4)(5) | SiON/P-TEOS막FSG막반응생성물SiON막반응생성물 | 압력=5mTorr,소스파워=1900W,바이어스파워=1400W,C4F8/C2F6/CO/Ar=4/10/5/95sccm, 30sec압력=5mTorr,소스파워=1600W,바이어스파워=1400W,C4F8/C2F6/CO/Ar=4/10/10/95sccm, 60sec압력=20mTorr,소스파워=2500W,바이어스파워=0W,O2=150sccm, 10sec압력=20mTorr,소스파워=2000W,바이어스파워=200W,CH2F2/O2/Ar=20/50/80sccm, 15sec압력=20mTorr,소스파워=2500W,바이어스파워=0W,O2=150sccm, 10sec |
표 2에 나타낸 조건에 따르면, 에칭공정(1)∼(5)는 진공상태를 유지하는 단일 장치내에서 수행된다.
즉, 반응생성물을 제거하는 공정(3) 및 (5)이 일련의 에칭공정중에 수행되어, 비아홀을 형성하는 동안 웨이퍼가 대기에 노출되지 않을 것이다. 이렇게 형성된 1000개의 비아홀은 약 6Ω∼9Ω의 범위내의 저항을 나타낸다. 즉, 표 1에 나타낸 조건하에서 형성된 비아홀으로부터 얻은 결과에 비해 저항의 편차가 더 억제된다.
[비교예]
표 1 및 표 2에 각각 나타낸 형성조건하에서 형성된 비아홀과의 비교로서, 종래의 방법에 의해 각각 약 0.26㎛의 직경을 가진 1000개의 비아홀이 다시 형성되고, 그 저항이 측정되었다. 그 형성조건은 이하의 표 3에 나타내었고, 측정 결과는 도 8에 도시되어 있다.
[표 3]
| 비아홀 형성 에칭공정 | 공정 | 피에칭막 | 에칭조건 |
| (1)(2)(3) | SiON/P-TEOS막FSG막SiON막 | 압력=5mTorr,소스파워=1900W,바이어스파워=1400W,C4F8/C2F6/CO/Ar=4/10/5/95sccm, 30sec압력=5mTorr,소스파워=1600W,바이어스파워=1400W,C4F8/C2F6/CO/Ar=4/10/10/95sccm, 60sec압력=20mTorr,소스파워=2000W,바이어스파워=200W,CH2F2/O2/Ar=20/50/80sccm, 15sec | |
| O2플라즈마 처리 | --- | 반응생성물 | 압력=600mTorr,소스파워=1200W,O2=500sccm, 60sec |
표 3에 나타낸 비교예의 조건에 따르면, 에칭공정(1)∼(3)이 수행된 후, 반응생성물을 제거하는 O2플라즈마 처리가 다른 시스템에서 수행된다.
즉, 웨이퍼는, 비아홀 에칭공정으로부터 O2플라즈마 처리로 이행되는 동안 대기에 노출된다. 따라서, 비아홀내에 퇴적된 반응생성물은 대기중의 수분과 반응하여 제거하기 어려운 막으로 변화된다. 결국, 반응생성물이 완전히 제거되지 않는다.
이렇게 형성된 1000개의 비아홀은 약 7Ω∼19Ω의 넓은 범위에 분포된 저항을 나타낸다. 표 1 및 표 2에 나타낸 조건하에서 각각 형성된 비아홀에 비해 저항의 편차가 더 크다 .
본 발명에 따르면, 산화규소막의 에칭공정과, 질화규소막 또는 질화규소산화막의 에칭공정후에 반응생성물을 제거하는 공정이 각각 이행된다. 그러므로, 오목부의 바닥에 퇴적된 반응생성물이 고효율적으로 완전하게 제거된다.
Claims (7)
- 전도층상에 질화규소막과 질화규소산화막 중 어느 하나로 이루어진 제 1막과 산화규소막으로 이루어진 제 2막을 순서대로 적층하고 제 1 막이 노출될 때까지 제 1에칭가스로 제 2막의 소정부를 에칭하는 제 1공정;제 1공정에 의해 제 1막상에 퇴적된 반응생성물을 제 2에칭가스로 제거하여 제 1막을 노출시키는 제 2공정;제 2공정을 통해 노출된 제 1막을 전도층이 노출될 때까지 제 3에칭가스로 에칭하는 제 3공정; 및,제 3공정을 통해 전도층상에 퇴적된 반응생성물을 제 4에칭가스로 제거하는 제 4공정을 포함하고,이에 의해 제 1막과 제 2막을 관통하여 전도층 표면에 이르는 오목부를 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1항에 있어서, 제 1공정, 제 2공정, 제 3공정, 및 제 4공정은 진공상태를 유지하는 단일장치내에서 연속적으로 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1항에 있어서, 제 1에칭가스는 CHF3, C4F8, 및 C5F8중 하나 이상을 함유하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1항에 있어서, 제 3에칭가스는 CHF3와 CH2F2중 하나 이상을 함유하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1항에 있어서, 제 2에칭가스와 제 4에칭가스는 O2를 함유하고 제 2공정과 제 4공정에서의 에칭은 플라즈마 조건하에서 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1항에 있어서, 전도층은 실리콘 기판이고 오목부는 컨택트홀인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1항에 있어서, 전도층은 전극이 적층된 적층기판이고 오목부는 비아홀인 것을 특징으로 하는 반도체 장치의 제조방법.
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