DE112018000825T5 - Nichtflüchtige Flash-Speicherzelle - Google Patents

Nichtflüchtige Flash-Speicherzelle Download PDF

Info

Publication number
DE112018000825T5
DE112018000825T5 DE112018000825.8T DE112018000825T DE112018000825T5 DE 112018000825 T5 DE112018000825 T5 DE 112018000825T5 DE 112018000825 T DE112018000825 T DE 112018000825T DE 112018000825 T5 DE112018000825 T5 DE 112018000825T5
Authority
DE
Germany
Prior art keywords
layer
silicon nitride
polysilicon layer
floating gate
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112018000825.8T
Other languages
English (en)
Other versions
DE112018000825B4 (de
Inventor
Sonu Daryanani
Bomy Chen
Mel Hymas
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microchip Technology Inc
Original Assignee
Microchip Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microchip Technology Inc filed Critical Microchip Technology Inc
Publication of DE112018000825T5 publication Critical patent/DE112018000825T5/de
Application granted granted Critical
Publication of DE112018000825B4 publication Critical patent/DE112018000825B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Ein Verfahren zum Herstellen einer Flash-Speicheranordnung auf einem Substrat kann aufweisen: Anfertigen des Substrats mit einer flachen Grabenisolation, um aktive Abschnitte zu definieren; Abscheiden einer Floating-Gate-Oxidschicht auf dem angefertigten Substrat; Abscheiden einer Floating-Gate-Polysiliziumschicht auf der Floating-Gate-Oxidschicht; Polieren der Floating-Gate-Polysiliziumschicht, um eine Vielzahl von Floating-Gates über den aktiven Abschnitten des Substrats zu isolieren; Abscheiden einer Siliziumnitridschicht auf der Vielzahl von Floating-Gates; Strukturieren und Ätzen der Siliziumnitridschicht, um Siliziumnitridelemente zu erzeugen; Abscheiden einer Reihe von Oxidabstandshaltern entlang der Seiten der Siliziumnitridelemente; Einsetzen eines Source-Übergangs in das Substrat unterhalb der einzelnen Floating-Gates; Entfernen der Floating-Gate-Polysiliziumschicht, außer wo sie sich unter einzelnen Oxidabstandshaltern befindet, dann Entfernen der Reihe von Oxidabstandshaltern; Ablagern einer Zwischenpoly-Schicht auf den verbleibenden Floating-Gates; Abscheiden einer zweiten Polysiliziumschicht auf der Zwischenpolyschicht; und Strukturieren und Ätzen der zweiten Polysiliziumschicht, um die zweite Polysiliziumschicht in Wortleitungsanordnungen und Lösch-Gates zu trennen.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der gemeinsamen vorläufigen US-Patentanmeldung Nr. 62 / 458,856 , die am 14. Februar 2017 eingereicht wurde und auf die hiermit für alle Zwecke ausdrücklich Bezug genommen wird.
  • TECHNISCHES GEBIET DER ERFINDUNG
  • Die vorliegende Offenlegung betrifft Halbleiterbauelemente und deren Lehre kann in nichtflüchtigen Flash-Speicherzellen und Verfahren zur Herstellung von Halbleiterbauelementen ausgeführt werden.
  • HINTERGRUND DER ERFINDUNG
  • Ein Flash-Speicher ist eine elektronische Komponente, die als Computerspeichermedium verwendet wird und typischerweise eine Festkörperspeicheranordnung aufweist. Flash-Speicher vom NAND-Typ können in Blöcken und / oder Seiten geschrieben und gelesen werden. Es wird in der Regel in Speicherkarten, USB-Sticks und Solid-State-Laufwerken zum allgemeinen Speichern und Übertragen von Daten verwendet. Ein NOR-Flash-Speicher kann das Schreiben und Lesen eines einzelnen Maschinenworts und / oder Bytes ermöglichen. Die NOR-basierten Flash-Geräte erfordern möglicherweise längere Lösch- und / oder Schreibzeiten, stellen jedoch vollständige Adress- und Datenbusse bereit, die einen wahlfreien Zugriff auf einen beliebigen Speicherort ermöglichen. NOR-basierte Geräte eignen sich möglicherweise besser für Programmcode, der selten aktualisiert wird, z. B. ein Computer-BIOS oder eine Komponenten-Firmware.
  • Der Flash-Speicher speichert Daten in einem Array von Speicherzellen, die Floating-Gate-Transistoren bilden. Jede Speicherzelle kann zwei Gates enthalten, ein Steuergate und ein Floating-Gate, die durch eine Oxidschicht isoliert sind. 1 zeigt eine Flash-Speicherzelle 1 nach dem Stand der Technik, die zwei Auswahlgates 10, ein Steuergate 20, einen Source-Übergang 30 unter dem Steuergate 20, einen Drain-Übergang 40 und ein Floating-Gate 50 aufweist. Es gibt eine Oxidschicht, die die verschiedenen umgibt Komponenten. Das Floating-Gate 50 kann durch das Steuergate 20, das manchmal als Lösch-Gate bezeichnet wird, mit dem Source-Übergang 30 verbunden sein. Das Floating-Gate 50 kann durch das Auswahl-Gate 10, das manchmal als Wortleitungsanordnung bezeichnet wird, mit dem Drain-Übergang 40 verbunden werden. Die verschiedenen Abmessungen jedes Merkmals sind durch die verwendeten Herstellungsverfahren begrenzt. Je kleiner die Abmessungen sind, desto mehr Speicherzellen 1 können natürlich in einem Chip und / oder einer Anordnung gleicher Größe angeordnet sein.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Daher kann ein Prozess oder ein Verfahren, das die kritischen Abmessungen einer Flash-Speicherzelle reduziert, eine verbesserte Zellendichte und / oder reduzierte Kosten für eine Flash-Speicheranordnung bereitstellen. Gemäß verschiedenen Ausführungsformen der Lehren der vorliegenden Offenlegung können Herstellungsprozesse ein reduziertes schwebendes Seitenwandkopplungsverhältnis zwischen der Wortleitungsanordnung und dem Lösch-Gate nutzen, um sowohl den Platzbedarf als auch die erforderliche Betriebsspannung zu reduzieren.
  • Ein Verfahren zum Herstellen einer Flash-Speicheranordnung auf einem Substrat kann zum Beispiel aufweisen: Anfertigen des Substrats mit einer flachen Grabenisolation, um aktive Abschnitte zu definieren und zu trennen; Abscheiden einer Floating-Gate-Oxidschicht auf dem angefertigten Substrat; Abscheiden einer Floating-Gate-Polysiliziumschicht auf der Floating-Gate-Oxidschicht; Polieren der Floating-Gate-Polysiliziumschicht, um eine Vielzahl von Floating-Gates über den aktiven Abschnitten des Substrats zu isolieren; Abscheiden einer Siliziumnitridschicht auf der Vielzahl von Floating-Gates; Strukturieren und Ätzen der Siliziumnitridschicht, um Siliziumnitridelemente zu erzeugen; Abscheiden einer Reihe von Oxidabstandshaltern entlang der Seiten der Siliziumnitridelemente; Einsetzen eines Source-Übergangs in das Substrat unterhalb der einzelnen Floating-Gates; Entfernen der Floating-Gate-Polysiliziumschicht, außer wo unter einzelnen Oxidabstandshaltern, dann Entfernen der Reihe von Oxidabstandshaltern; Ablagern einer Zwischenpoly-Schicht auf den verbleibenden Floating-Gates; Abscheiden einer zweiten Polysiliziumschicht auf der Zwischenpolyschicht; und Strukturieren und Ätzen der zweiten Polysiliziumschicht, um die zweite Polysiliziumschicht in Wortleitungsbauelemente zu trennen und Gates zu löschen. In einigen Ausführungsformen umfasst das Strukturieren und Ätzen der Siliziumnitridschicht: Abscheiden einer Fotolackschicht auf der Siliziumnitridschicht; Mustern der Fotolackschicht; und Ätzen der Siliziumnitridschicht, wo sie durch die Fotolackschicht belichtet wurde.
  • In einigen Ausführungsformen weisen die einzelnen Oxidabstandshalter eine Abmessung von ungefähr 120 Nanometern auf. In einigen Ausführungsformen weisen die verbleibenden Floating-Gates eine Abmessung von ungefähr 120 Nanometern auf.
  • In einigen Ausführungsformen weist die zweite Polysiliziumschicht eine Dicke auf, die größer ist als der halbe Abstand zwischen benachbarten verbleibenden Floating-Gates.
  • In einigen Ausführungsformen beträgt ein Abstand zwischen benachbarten Floating-Gates ungefähr 390 Nanometer.
  • In einigen Ausführungsformen weisen die Wortleitungsanordnungen eine Abmessung von ungefähr 0,18 Mikrometern auf.
  • In einigen Ausführungsformen beträgt eine Lücke zwischen den Wortleitungsanordnungen und dem Lösch-Gate ungefähr 0,04 Mikrometer. Als ein anderes Beispiel kann eine Flash-Speicheranordnung enthalten: ein Substrat mit flacher Grabenisolation, das aktive Abschnitte definiert und trennt; eine Floating-Gate-Oxidschicht, die auf dem Substrat angeordnet ist; eine Floating-Gate-Polysiliziumschicht auf der Floating-Gate-Oxidschicht gegenüber dem Substrat, die eine Vielzahl von Floating-Gates über den aktiven Abschnitten des Substrats definiert; eine Siliziumnitridschicht, die Siliziumnitridelemente auf der Vielzahl von Floating-Gates definiert; eine Menge von Lücken entlang mehrerer Seiten der Siliziumnitridelemente; einen Source-Übergang, der in das Substrat unterhalb der einzelnen Floating-Gates eingesetzt ist; die Floating-Gate-Polysiliziumschicht ist nur unterhalb der einzelnen Reihe von Lücken vorhanden; eine Zwischenschicht auf den Floating-Gates; eine zweite Polysiliziumschicht auf der Zwischenpolymerschicht, die strukturiert und geätzt ist, um die zweite Polysiliziumschicht in Wortleitungsbauelemente und Lösch-Gates zu trennen.
  • In einigen Ausführungsformen weist jede Lücke in der Menge von Lücken eine Abmessung von ungefähr 120 Nanometern auf.
  • In einigen Ausführungsformen weist jedes der Floating-Gates eine Abmessung von ungefähr 120 Nanometern auf.
  • In einigen Ausführungsformen weist die zweite Polysiliziumschicht eine Dicke auf, die größer ist als der halbe Abstand zwischen benachbarten Floating-Gates.
  • In einigen Ausführungsformen beträgt ein Abstand zwischen benachbarten Floating-Gates ungefähr 390 Nanometer.
  • In einigen Ausführungsformen weist jede der Wortleitungsanordnungen eine Abmessung von ungefähr 0,18 Mikrometer auf.
  • In einigen Ausführungsformen beträgt eine Lücke zwischen jeder der Wortleitungsanordnungen und einem benachbarten Lösch-Gate ungefähr 0,04 Mikrometer.
  • Figurenliste
    • 1 ist eine Zeichnung zur Veranschaulichung von Bauteilen einer Flash-Speicherzelle nach dem Stand der Technik;
    • Die 2A und 2B sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen;
    • Die 3A und 3B sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen;
    • Die 4A-4C sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen;
    • Die 5A-5C sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen;
    • Die 6A-6C sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen;
    • Die 7A-7C sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen;
    • Die 8A-8D sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen;
    • 9 ist eine schematische Zeichnung, die Teile einer Flash-Speicherzelle zeigt, die unter Verwendung eines Herstellungsverfahrens gemäß den Lehren der vorliegenden Offenlegung hergestellt wurden; und
    • 10 ist eine schematische Zeichnung, die Teile eines Arrays von Flash-Speicherzellen zeigt, die unter Verwendung eines Herstellungsverfahrens gemäß den Lehren der vorliegenden Offenlegung hergestellt wurden.
  • DETAILLIERTE BESCHREIBUNG
  • Die Lehren der vorliegenden Offenlegung können in verschiedenen Prozessen oder Verfahren verkörpert sein, um die kritischen Abmessungen einer Flash-Speicherzelle zu reduzieren. Diese Prozesse können eine verbesserte Zellendichte und / oder verringerte Kosten für eine Flash-Speicheranordnung bereitstellen. In einigen Ausführungsformen können die Herstellungsprozesse ein verringertes potenzialfreies Seitenwandkopplungsverhältnis zwischen der Wortleitungsanordnung und dem Lösch-Gate nutzen, um sowohl den Platzbedarf als auch die erforderliche Betriebsspannung zu verringern.
  • Die 2A und 2B sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen. Der Herstellungsprozess kann mit einem Substrat beginnen, das durch Flachgrabenisolation hergestellt wurde, um aktive Abschnitte 110 zu definieren und voneinander zu trennen. Die Gräben 120 isolieren verschiedene aktive Komponenten elektrisch, um eine parasitäre Verbindung zu verhindern. Eine Floating-Gate-Oxidschicht 140 kann auf dem Substrat 100 abgeschieden werden, und dann kann eine Floating-Gate-Polysiliziumschicht 130 auf der Floating-Gate-Oxidschicht 140 abgeschieden werden. 2B zeigt einen Querschnitt des in 2A gezeigten Arrays.
  • Die 3A und 3B sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen. Das Verfahren kann das Polieren der Floating-Gate-Polysiliziumschicht 130 aufweisen, um eine Vielzahl von Floating-Gates über den aktiven Abschnitten 110 des Substrats 100 zu isolieren.
  • Die 4A-4C sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen. Der Prozess kann das Abscheiden einer Siliziumnitridschicht 150 auf der Vielzahl von Floating-Gates und das anschließende Strukturieren und Ätzen der Siliziumnitridschicht 150 aufweisen, um Siliziumnitridelemente zu erzeugen, wie in 4C gezeigt. Die Elemente können erzeugt werden, indem eine Fotolackschicht 160 abgeschieden wird, ein Muster in der Fotolackschicht 160 erzeugt wird (z. B. durch selektives Belichten und Entfernen des Fotolacks, um die gewünschten Elemente zu erzeugen), und indem die Siliziumnitridschicht 150 geätzt wird, wo sie durch den entfernten Fotolack freigelegt wurde. Der Prozess kann das Abscheiden und Ätzen von Oxidabstandshaltern 170 entlang der Seiten der verbleibenden Siliziumnitridelemente aufweisen.
  • Die 5A-5C sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen. Der Prozess kann das Einsetzen eines Source-Übergangs 180 in das Substrat 100 unterhalb der einzelnen Floating-Gates 170 aufweisen. Der Prozess kann ein beliebiges geeignetes Verfahren zum Einsetzen des Source-Übergangs 180 aufweisen. Die 5B und 5C zeigen Querschnitte an verschiedenen Positionen entlang des Substrats 100.
  • Die 6A-6C sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen. Der Prozess kann das Entfernen der Nitridschicht 150 und der Floating-Gate-Polysiliziumschicht 130 aufweisen, außer wenn sie sich unter einzelnen Oxidabstandshaltern 170 befindet, und dann das Entfernen der Reihe von Oxidabstandshaltern 170. Die Floating-Gate-Polysiliziumschicht kann durch einen Ätzprozess entfernt werden. Die Reihe von Oxidabstandshaltern 170 kann durch irgendein geeignetes Verfahren entfernt werden, wobei die Floating-Gates 130 wie in 6C gezeigt verbleiben.
  • Die 7A-7C sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen. Der Prozess kann das Abscheiden einer Zwischenpolyschicht 190 auf den verbleibenden Floating-Gates 130 und das Abscheiden einer zweiten Polysiliziumschicht 200 auf der Zwischenpolyschicht 190 aufweisen. Wie in 7B gezeigt, kann die Zwischenpolyschicht 190 eine im Allgemeinen gleichmäßige Dicke aufweisen, während die zweite Polysiliziumschicht 200 ein weniger regelmäßiges Profil und / oder eine geringere Dicke aufweisen kann. 7C zeigt eine zusätzliche Schicht aus Siliziumnitrid 210, die auf der zweiten Polysiliziumschicht abgeschieden ist, und eine zweite Schicht aus Fotolack 220, die strukturiert und geätzt wurde, um Teile der zusätzlichen Siliziumnitridschicht 210 freizulegen.
  • Die 8A-8D sind schematische Zeichnungen, die Teile eines Fertigungsprozesses gemäß Lehren der vorliegenden Offenlegung zeigen. Der Prozess kann das Strukturieren und Ätzen der zweiten Polysiliziumschicht 200 aufweisen, um die zweite Polysiliziumschicht in Wortleitungsanordnungen 250 und Lösch-Gates 260 zu trennen. Wie in 8A gezeigt, wurde die zusätzliche Siliziumnitridschicht 210 unter Verwendung des zweiten Fotolacks 220 strukturiert und geätzt. Eine zweite Reihe von Oxidabstandshaltern 230 wurde entlang der freiliegenden Seiten der zusätzlichen Siliziumnitridschicht 210 definiert.
  • 8B zeigt eine dritte Schicht aus Siliziumnitrid 240, die auf der zweiten Schicht 210 angeordnet ist. Die dritte Schicht aus Siliziumnitrid 240 kann eine Dicke aufweisen, die größer als die Hälfte des Abstands zwischen den Floating-Gates 130 ist. Der Abstand zwischen den Floating-Gates 130 kann zum Beispiel ungefähr 390 Nanometer betragen, und in diesem Fall kann die Dicke der dritten Schicht aus Siliziumnitrid 240 mehr als 195 Nanometer betragen.
  • 8C zeigt die dritte Schicht aus Siliziumnitrid 240, nachdem das meiste davon weggeätzt worden ist, wobei ein Teil verbleibt, der den Raum zwischen der zweiten Reihe von Oxidabstandshaltern 230 füllt. Die Oxidabstandshalter 230 können entfernt werden, wodurch ein Teil der Polysiliziumschicht 200 freigelegt wird. Dann kann, wie in 8D gezeigt, die Polysiliziumschicht 200 durch die Löcher geätzt werden, die von den Oxidabstandshaltern 230 verbleiben, um die Schreibleitungsanordnung 250 von dem Lösch-Gate 260 zu trennen.
  • 9 ist eine schematische Zeichnung, die Teile einer Flash-Speicherzelle zeigt, die unter Verwendung eines Herstellungsverfahrens gemäß den Lehren der vorliegenden Offenlegung hergestellt wurden. Die in 9 gezeigte Ausführungsform weist zwei Floating-Gates 130 auf, die von einer Oxidschicht 190 umgeben sind. Die Floating-Gates 130 können über das Lösch-Gate 260 mit dem Source-Leitungsknotenpunkt 180 verbunden sein. Die Floating-Gates 130 können mit einem Bit-Leitungsknotenpunkt 270 verbunden sein und / oder mit einem Drain-Knotenpunkt durch die Wortleitungsanordnungen 250 (z. B. die Auswahlgatter). In der gezeigten Ausführungsform können die Wortleitungsanordnungen 250 und das Lösch-Gate 260 Abmessungen von ungefähr 0,18 oder 0,19 Nanometern aufweisen, und der Abstand zwischen den beiden kann ungefähr 0,04 Mikrometer betragen.
  • 10 ist eine schematische Zeichnung, die Teile eines Arrays von Flash-Speicherzellen zeigt, die unter Verwendung eines Herstellungsverfahrens gemäß den Lehren der vorliegenden Offenlegung hergestellt wurden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/458856 [0001]

Claims (15)

  1. Verfahren zum Herstellen einer Flash-Speicheranordnung auf einem Substrat, wobei das Verfahren aufweist: Anfertigen des Substrats mit flacher Grabenisolation, um aktive Abschnitte zu definieren und voneinander zu trennen; Abscheiden einer Floating-Gate-Oxidschicht auf dem angefertigten Substrat; Abscheiden einer Floating-Gate-Polysiliziumschicht auf der Floating-Gate-Oxidschicht; Polieren der Floating-Gate-Polysiliziumschicht, um eine Vielzahl von Floating-Gates oberhalb der aktiven Abschnitte des Substrats zu isolieren; Abscheiden einer Siliziumnitridschicht auf der Vielzahl von Floating-Gates; Strukturieren und Ätzen der Siliziumnitridschicht, um Siliziumnitridelemente zu erzeugen; Abscheiden einer Reihe von Oxidabstandshaltern entlang der Seiten der Siliziumnitridelemente; Einsetzen eines Source-Übergangs in das Substrat unterhalb der einzelnen Floating-Gates; Entfernen der Floating-Gate-Polysiliziumschicht, außer unter einzelnen Oxidabstandshaltern, dann Entfernen der Reihe von Oxidabstandshaltern; Abscheiden einer Zwischenpolyschicht auf den verbleibenden Floating-Gates; Abscheiden einer zweiten Polysiliziumschicht auf der Zwischenpolyschicht; und Strukturieren und Ätzen der zweiten Polysiliziumschicht, um die zweite Polysiliziumschicht in Wortleitungsanordnungen und Lösch-Gates zu trennen.
  2. Verfahren gemäß Anspruch 1, wobei das Strukturieren und Ätzen der Siliziumnitridschicht aufweist: Abscheiden einer Fotolackschicht auf der Siliziumnitridschicht; Strukturieren der Fotolackschicht; und Ätzen der Siliziumnitridschicht, wo sie durch die Fotolackschicht freigelegt wurde.
  3. Verfahren gemäß einem der Ansprüche 1 oder 2, wobei die einzelnen Oxidabstandshalter eine Abmessung von etwa 120 Nanometern aufweisen.
  4. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei die verbleibenden Floating-Gates eine Abmessung von etwa 120 Nanometern aufweisen.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei die zweite Polysiliziumschicht eine Dicke aufweist, die größer ist als die Hälfte eines Abstands zwischen benachbarten verbleibenden Floating-Gates.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei ein Abstand zwischen benachbarten Floating-Gates ungefähr 390 Nanometer beträgt.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, wobei die Wortleitungsanordnungen eine Abmessung von ungefähr 0,18 Mikrometern aufweisen.
  8. Verfahren gemäß einem der Ansprüche 1 bis 7, wobei ein Abstand zwischen den Wortleitungsanordnungen und dem Lösch-Gate ungefähr 0,04 Mikrometer beträgt.
  9. Flash-Speicheranordnung, die aufweist: ein Substrat mit flacher Grabenisolation, das aktive Abschnitte definiert und voneinander trennt; eine Floating-Gate-Oxidschicht, die auf dem Substrat angeordnet ist; eine Floating-Gate-Polysiliziumschicht auf der Floating-Gate-Oxidschicht gegenüberliegend dem Substrat, die eine Vielzahl von Floating-Gates über den aktiven Abschnitten des Substrats definiert; eine Siliziumnitridschicht, die Siliziumnitridelemente auf der Vielzahl von Floating-Gates definiert; eine Reihe von Lücken entlang mehrerer Seiten der Siliziumnitridelemente; einen Source-Übergang, der in das Substrat unterhalb der einzelnen Floating-Gates eingesetzt ist; die Floating-Gate-Polysiliziumschicht ist nur unterhalb der einzelnen der Reihe von Lücken vorhanden; eine Zwischenschicht auf den Floating-Gates; eine zweite Polysiliziumschicht auf der Zwischenpolymerschicht, die strukturiert und geätzt ist, um die zweite Polysiliziumschicht in Wortleitungsanordnungen und Lösch-Gates zu trennen.
  10. Flash-Speicheranordnung gemäß Anspruch 9, wobei jede Lücke in der Reihe von Lücken eine Abmessung von ungefähr 120 Nanometern aufweist.
  11. Flash-Speicheranordnung gemäß einem der Ansprüche 9 bis 10, wobei jedes der Floating-Gates eine Abmessung von etwa 120 Nanometern aufweist.
  12. Flash-Speicheranordnung gemäß einem der Ansprüche 9 bis 11, wobei die zweite Polysiliziumschicht eine Dicke aufweist, die größer ist als der halbe Abstand zwischen benachbarten Floating-Gates.
  13. Flash-Speicheranordnung gemäß einem der Ansprüche 9 bis 12, wobei ein Abstand zwischen benachbarten Floating-Gates ungefähr 390 Nanometer beträgt.
  14. Flash-Speicheranordnung gemäß einem der Ansprüche 9 bis 13, wobei jede der Wortleitungsanordnungen eine Abmessung von ungefähr 0,18 Mikrometern aufweist.
  15. Flash-Speicheranordnung gemäß einem der Ansprüche 9 bis 14, wobei eine Lücke zwischen jeder der Wortleitungsanordnungen und einem benachbarten Lösch-Gate ungefähr 0,04 Mikrometer beträgt.
DE112018000825.8T 2017-02-14 2018-02-07 Flash-Speicheranordnung und Verfahren zu deren Herstellung Active DE112018000825B4 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762458856P 2017-02-14 2017-02-14
US62/458,856 2017-02-14
US15/887,088 2018-02-02
US15/887,088 US10700171B2 (en) 2017-02-14 2018-02-02 Non-volatile flash memory cell
PCT/US2018/017233 WO2018151988A1 (en) 2017-02-14 2018-02-07 Non-volatile flash memory cell

Publications (2)

Publication Number Publication Date
DE112018000825T5 true DE112018000825T5 (de) 2019-10-24
DE112018000825B4 DE112018000825B4 (de) 2023-01-19

Family

ID=63105398

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112018000825.8T Active DE112018000825B4 (de) 2017-02-14 2018-02-07 Flash-Speicheranordnung und Verfahren zu deren Herstellung

Country Status (5)

Country Link
US (1) US10700171B2 (de)
CN (1) CN110024084B (de)
DE (1) DE112018000825B4 (de)
TW (1) TW201841349A (de)
WO (1) WO2018151988A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069773B2 (en) * 2018-11-26 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Contact-to-gate monitor pattern and fabrication thereof
US11183572B2 (en) 2020-04-20 2021-11-23 Taiwan Semiconductor Manufacturing Company Limited Flash memory device including a buried floating gate and a buried erase gate and methods of forming the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6876031B1 (en) 1999-02-23 2005-04-05 Winbond Electronics Corporation Method and apparatus for split gate source side injection flash memory cell and array with dedicated erase gates
US6664191B1 (en) 2001-10-09 2003-12-16 Advanced Micro Devices, Inc. Non self-aligned shallow trench isolation process with disposable space to define sub-lithographic poly space
US20040121545A1 (en) 2002-12-23 2004-06-24 Taiwan Semiconductor Manufacturing Company Method to fabricate a square word line poly spacer
JP4488947B2 (ja) 2005-04-08 2010-06-23 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5289748B2 (ja) * 2007-10-15 2013-09-11 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法
JP5190985B2 (ja) * 2008-02-08 2013-04-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
US20160020216A1 (en) 2014-07-17 2016-01-21 Macronix International Co., Ltd. Semiconductor device and method of manufacturing thereof using a flowable material during the control gate removal for word line end formation
US9627392B2 (en) 2015-01-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve floating gate uniformity for non-volatile memory devices
CN105990358B (zh) * 2015-02-04 2019-02-12 中芯国际集成电路制造(上海)有限公司 分离栅式闪存器件及制备方法
CN105990359B (zh) * 2015-02-04 2019-02-15 中芯国际集成电路制造(上海)有限公司 分离栅式闪存器件及制备方法

Also Published As

Publication number Publication date
US20180233371A1 (en) 2018-08-16
US10700171B2 (en) 2020-06-30
CN110024084B (zh) 2023-01-10
WO2018151988A1 (en) 2018-08-23
DE112018000825B4 (de) 2023-01-19
CN110024084A (zh) 2019-07-16
TW201841349A (zh) 2018-11-16

Similar Documents

Publication Publication Date Title
DE112017004208B4 (de) 3d-nand mit teilblocklöschen
DE4219854C2 (de) Elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben
DE102005057170B4 (de) Speichervorrichtung und Verfahren zum Betreiben einer Speichervorrichtung
DE112019000164T5 (de) Speichervorrichtung mit verbundenen wortleitungen zur schnellen programmierung
DE112019000157T5 (de) Speichervorrichtung mit von nand-ketten getrennten bitleitungen zur schnellen programmierung
DE112017001761T5 (de) NAND-Struktur mit Stufenauswahl-Gate-Transistoren
DE69631938T2 (de) Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung
DE102016103281B4 (de) Vorrichtung mit einer Säulenanordnung in einem vertikalen NAND-Speicher
DE102005045863A1 (de) Nichtflüchtiges Speicherbauelement und Verfahren zu seiner Herstellung
DE102005058601A1 (de) Flash-Speicherbauelement
DE102018108985B4 (de) Vertikale Speichervorrichtungen und Verfahren zum Herstellen vertikaler Speichervorrichtungen
DE10334424A1 (de) Halbleiterspeichervorrichtung mit Doppelzelleneinheiten
DE102020105991A1 (de) SUBBLOCK-GRÖßENREDUKTION FÜR NICHTFLÜCHTIGE 3D-SPEICHER
DE102022102591A1 (de) Systeme und verfahren zum einstellen der schwellenspannungsverteilung aufgrund von halbkreis-sgd
DE112018000825T5 (de) Nichtflüchtige Flash-Speicherzelle
DE102022102593A1 (de) Speicherprogrammierung mit selektiv übersprungenen verifizierungsimpulsen zur leistungsverbesserung
DE112004003019T5 (de) Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung
DE19822523B4 (de) Nichtflüchtige Halbleiter-Speicherzelle, nichtflüchtiges Halbleiterspeicher-Bauteil und Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeicher-Bauteils
DE102008038752A1 (de) NOR-Flash-Speicherbauteil und Verfahren zum Herstellen desselben
DE102021107268A1 (de) Programmierung von speicherzellen unter verwendung von kodiertem tlc-fine
DE102021106907A1 (de) Lochvorladeschema mit gate-induzierter drain-leckstromerzeugung
DE102007017963B4 (de) Speicherzellenstruktur, nicht-flüchtiges Speicherbauelement und System sowie Verfahren zum Herstellen und Betreiben derselben
DE2926417A1 (de) Dynamische halbleiterspeicherzelle und verfahren zu ihrer herstellung
DE112023000257T5 (de) Zeit-tagging von lesepegeln mehrerer wortleitungen für die aufbewahrung von daten in offenen blöcken
DE102018120835A1 (de) Halbleiterspeicher und verfahren zum herstellen derselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021280000

Ipc: H01L0027115170

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115170

Ipc: H10B0041000000

R020 Patent grant now final