TW202127673A - 記憶體裝置及記憶體裝置之製造方法 - Google Patents

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Abstract

本發明之實施形態之記憶體裝置包含：基板之上方之位元線；第1電晶體，其包含前述基板與前述位元線之間的第1半導體層、及介隔第1閘極絕緣層與前述第1半導體層之側面對向的第1閘極電極；前述第1電晶體與前述基板之間的第1記憶體元件；連接於前述第1閘極電極之第1字元線；第2電晶體，其包含前述基板與前述位元線之間的第2半導體層、及介隔第2閘極絕緣層與前述第2半導體層之側面對向的第2閘極電極；前述第2電晶體與前述基板之間的第2記憶體元件；及第2字元線，其於相對於前述基板之表面平行之方向上與前述第1字元線相鄰，且連接於前述第2閘極電極。前述第2半導體層於相對於前述基板之表面平行且與前述第1方向交叉之第2方向上，與前述第1半導體層相鄰。

Description

記憶體裝置及記憶體裝置之製造方法
實施形態係關於一種記憶體裝置及記憶體裝置之製造方法。
半導體記憶體裝置被用於各種電子機器。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利第6538598號說明書 [非專利文獻]
[非專利文獻1] Jae-Man Yoon, 「A Novel Low Leakage Current VPT(vertical pillar transistor) Integration for 4F DRAM Cell Array with Sub 40 nm Technology,」 DRC Tech. Dig.,2006. [非專利文獻2] Hyunwoo Chung, 「Novel 4F2 DRAM cell with Vertical Pillar Transistor(VPT),」Proc.IEEE Eur. Sol. Dev. Res. Conf. (ESSDERC 2011) [非專利文獻3] A.Veloso, 「Vertical Nanowire FET Integration and Device Aspects,」 ECS Transactions 72(4)31-42(2016)
實施形態之記憶體裝置包含：基板；第1位元線，其設置於前述基板之上方；第1電晶體，其包含：設置於前述基板與前述第1位元線之間的第1半導體層、與前述第1半導體層之側面對向之第1閘極電極、及設置於前述第1半導體層與前述第1閘極電極之間的第1閘極絕緣層；第1記憶體元件，其設置於前述第1電晶體與前述基板之間；第1字元線，其包含連接於前述第1閘極電極之第1導電層；第2電晶體，其包含：設置於前述基板與前述第1位元線之間的第2半導體層、與前述第2半導體層之側面對向之第2閘極電極、及設置於前述第2半導體層與前述第2閘極電極之間的第2閘極絕緣層；第2記憶體元件，其設置於前述第2電晶體與前述基板之間；及第2字元線，其於相對於前述基板之表面平行之第1方向上與前述第1字元線相鄰，且包含連接於前述第2閘極電極之第2導電層；第2字元線，其於相對於前述基板之表面平行之第1方向上與前述第1字元線相鄰，且包含連接於前述第2閘極電極之第2導電層；且前述第2半導體層於相對於前述基板之表面平行且與前述第1方向交叉之第2方向上，與前述第1半導體層相鄰。
以下，參照圖式，針對實施形態進行說明。此外，於以下之說明中，對於具有同一功能及構成之構成要素，賦予共通之參考符號。又，於區別具有共通之參考符號之複數個構成要素之情形下，對共通之參考符號賦予尾標而進行區別。此外，於針對複數個構成要素，無須特別區別下，對該複數個構成要素僅賦予共通之參考符號，不賦予尾標。
(1)第1實施形態 參照圖1至圖35，說明第1實施形態之記憶體裝置及其製造方法。
(1a)構成例 參照圖1至圖8，針對本實施形態之記憶體裝置之構成例進行說明。
＜電路構成＞ 圖1係顯示本實施形態之記憶體裝置之構成例之方塊圖。
如圖1所示，本實施形態之記憶體裝置100包含：記憶體單元陣列110、列控制電路120、行控制電路130、感測放大器電路140、及控制電路190等。以下，用於驅動記憶體單元陣列110之該等電路120、130、140、190之集合(電路群)稱為CMOS電路(或周邊電路)。
記憶體單元陣列110記憶資料。資料被寫入記憶體單元陣列110內。資料自記憶體單元陣列110讀出。以下，寫入記憶體單元陣列110內之資料稱為寫入資料。自記憶體單元陣列110讀出之資料稱為讀出資料。 記憶體單元陣列110包含複數個記憶體單元MC、複數條字元線WL及複數條位元線BL。各記憶體單元MC連接於至少1條字元線WL及至少1條位元線BL。記憶體單元MC可儲存1位元以上之資料。
例如，本實施形態之記憶體裝置100係DRAM(random access memory，隨機存取記憶體))。DRAM 100之各記憶體單元MC包含場效電晶體(以下，亦稱為單元電晶體)、及電容元件(以下，亦稱為單元電容器)。
列控制電路(亦稱為列解碼器)120進行記憶體單元陣列110之列(例如字元線)之控制。列控制電路120進行與位址ADR相應之字元線WL之選擇及非選擇(啟動/非啟動)、電壓對於字元線WL之供給等。例如，列控制電路120包含驅動電路121、位址解碼電路122及開關電路(選擇器)等。
行控制電路(亦稱為行解碼器)130進行記憶體單元陣列110之行(例如位元線)之控制。行控制電路130進行與位址ADR相應之位元線BL之選擇及非選擇(啟動/非啟動)、及電壓對於位元線BL之供給等。 例如，行控制電路130包含驅動電路131、位址解碼電路132、感測放大器電路133及開關電路等。
讀出/寫入電路140進行資料對於記憶體單元陣列110之寫入(寫入動作)、及資料自記憶體單元陣列110之讀出(讀出動作)。於資料之寫入時，讀出/寫入電路140將與應寫入記憶體單元陣列110之資料(以下，亦稱為寫入資料)相應之信號(電壓或電流)經由行控制電路130輸送至記憶體單元陣列110。於資料之讀出時，讀出/寫入電路140自記憶體單元陣列110經由行控制電路130接收與自記憶體單元陣列110讀出之資料(以下，亦稱為讀出資料)相應之信號(電壓或電流)。 此外，用於資料之寫入之電路與用於資料之讀出之電路可相互獨立地設置於記憶體裝置100內。
輸入輸出電路(以下，亦稱為I/O電路)150作為記憶體裝置100與其他之裝置200之介面電路發揮功能。I/O電路150接收來自裝置200之指令CMD、位址ADR、資料(例如寫入資料)DT及複數個控制信號CNT等。I/O電路150朝記憶體裝置100之外部輸送控制信號CNT及資料(例如讀出資料)DT。
控制電路(例如，亦稱為內部控制器、定序器)190基於指令CMD及控制信號CNT，相應於記憶體裝置100之應執行之動作，進行其他之電路120～150之控制。於記憶體裝置100為DRAM之情形下，控制電路190除控制及執行資料之寫入及資料之讀出以外，還控制及執行記憶體單元陣列110內之資料之再新(再新動作)。
例如，控制電路190以與時脈信號CLK同步之時序進行電路120～150之控制。其結果為，資料之寫入及資料之讀出係以與時脈信號CLK同步之時序執行。時脈信號CLK係於記憶體裝置100之內部產生、或自其他之裝置200供給。
例如，控制電路190包含暫存器電路及指令解碼電路等。
記憶體裝置100電性連接於處理器(或主機裝置)200。
記憶體裝置100依照來自處理器200之命令而動作。記憶體裝置100自處理器200接收位址ADR、指令CMD、資料(例如寫入資料)DT、及控制信號。記憶體裝置100將控制信號及資料(讀出資料)DT輸送至處理器200。
此外，記憶體裝置100更包含再新控制電路、時脈產生電路及內部電壓產生電路等。
＜記憶體單元陣列＞ 參照圖2及圖3，說明本實施形態之記憶體裝置之記憶體單元陣列之內部構成。
圖2係用於說明本實施形態之記憶體裝置之記憶體單元陣列之構成例之等效電路圖。 本實施形態之記憶體裝置100係DRAM。
如上述般，記憶體單元陣列110包含複數個記憶體單元MC。 複數個記憶體單元MC於記憶體單元陣列110之包含X方向與Y方向之平面(以下，稱為X-Y平面)內矩陣狀配置。
記憶體單元MC之一端子(一端)連接於位元線BL。 記憶體單元MC之另一端子(另一端)連接於板線(板式電極)PL。 記憶體單元MC之控制端子連接於字元線WL。
於X方向排列之複數個記憶體單元MC連接於相同之字元線WL。於Y方向排列之複數個記憶體單元MC連接於相同之位元線BL。某一控制單位之複數個記憶體單元MC連接於相同之板線PL。
如上述般，記憶體單元MC包含單元電晶體(以下，亦簡稱為電晶體)1及單元電容器(以下，亦簡稱為電容器)2。
單元電晶體1切換記憶體單元MC與位元線BL之連接。單元電晶體1作為記憶體單元MC之選擇元件發揮功能。單元電容器2保持與1位元以上之資料建立關聯之電荷量。單元電容器2作為記憶體單元MC之記憶體元件發揮功能。
單元電晶體1之一端子(一源極/汲極)作為記憶體單元MC之端子而連接於位元線BL。 單元電晶體1之另一端子(另一源極/汲極)經由節點ND連接於單元電容器2之一端子(一端)。 單元電容器2之另一端子(另一端)作為記憶體單元MC之端子而連接於板線PL。 單元電晶體1之閘極連接於字元線WL。單元電晶體1之閘極成為記憶體單元MC之控制端子。
＜記憶體單元＞ 圖3係顯示本實施形態之DRAM之記憶體單元之構造例的鳥瞰圖。
如圖3所示，於本實施形態中，關於各記憶體單元MC之構造，單元電晶體1設置於Z方向之單元電容器2之上方。Z方向係對於X-Y平面垂直之方向。Z方向與X方向及Y方向交叉。
單元電容器2設置於基板9之上方。單元電容器2包含2個電極22、23、及絕緣層24。絕緣層(以下，亦稱為電容器絕緣層)24設置於2個電極(以下，亦稱為電容器電極)22、23間。
一個電容器電極23電性連接於基板9之上方之板線PL。另一電容器電極22連接於單元電晶體1之源極/汲極。於電容器電極22之底部與板線PL之間，設置有電容器絕緣層24與電容器電極23。因此，電容器電極22與板線PL不直接接觸。
單元電晶體1至少包含半導體層10、閘極絕緣層11及閘極電極12。半導體層(以下，亦稱為通道層、主體部)10具有於Z方向延伸之柱狀之構造。閘極電極12介隔著閘極絕緣層11與柱狀之半導體層10之側面對向。閘極絕緣層11設置於半導體層10之側面與閘極電極12之間。
單元電晶體1之通道區域設置於半導體層10內。單元電晶體1之2個源極/汲極區域設置於半導體層10內。以下，柱狀之半導體層10亦稱為半導體柱(或通道柱)。
於本實施形態中，單元電晶體1為縱型電晶體。 2個源極/汲極區域中一者設置於Z方向之半導體層10之上部側，源極/汲極區域中另一者設置於Z方向之半導體層10之下部(底部)側。縱型電晶體1之2個源極/汲極於Z方向排列。2個源極/汲極區域中一者於Z方向上配置於2個源極/汲極區域中另一者之上方。 單元電晶體1之上部側之源極/汲極區域連接於位元線BL。單元電晶體1之下部側之源極/汲極區域連接於電容器電極22。
如此，縱型單元電晶體1之電流路徑沿著Z方向。單元電晶體1於Z方向流通電流。
於本實施形態中，單元電晶體1具有GAA(Gate all around，環繞式閘極)構造之閘極構造。關於GAA構造之單元電晶體1，閘極電極12與半導體層10內之通道區域之側面整體重疊。閘極電極12介隔著閘極絕緣層11圓環狀覆蓋通道區域之側面(沿Z方向之面)。 藉此，單元電晶體1具有較高之閘極靜電控制力。
如以上所述般，於本實施形態之DRAM中，記憶體單元陣列110具有三維構造。於本實施形態中，記憶體單元MC包含單元電晶體1與單元電容器2之積層體。藉此，本實施形態之DRAM可將記憶體單元MC之單元尺寸設為4 F2 左右。如此，某一晶片尺寸(記憶體單元陣列之面積)之記憶體單元MC之積體度提高。 因而，本實施形態之DRAM能夠提高記憶體單元陣列之記憶密度。
(1b)構造例 參照圖4至圖8，說明本實施形態之DRAM之構造例。
圖4係顯示本實施形態之DRAM之構造例之示意性剖視圖。
如圖4所示，記憶體單元陣列110於Z方向上設置於基板9之上方。 列控制電路120及行控制電路130等之CMOS電路於Z方向上設置於記憶體單元陣列110與基板9之間。此情形下，基板9係半導體基板(矽基板)。
場效電晶體(以下，亦稱為電晶體)TR設置於半導體基板9內之有效區域AA內。有效區域AA係半導體基板9內之半導體區域。作為有效區域AA之半導體區域由半導體基板9內之絕緣層包圍。 於有效區域AA內，井區域30設置於半導體基板9內。
電晶體TR包含閘極電極31、閘極絕緣層32及2個源極/汲極區域33A、33B。
閘極電極31於Z方向上設置於井區域30上方。閘極絕緣層32設置於井區域30上表面與閘極電極31之間。
2個源極/汲極區域33A、33B設置於井區域30內。2個源極/汲極區域33A、33B中一者成為電晶體TR之源極，2個源極/汲極區域33A、33B中另一者成為電晶體TR之汲極。井區域30內之2個源極/汲極區域33A、33B間之部分成為電晶體TR之通道區域。通道區域介隔著閘極絕緣層32配置於閘極電極31之下方。
電晶體TR由半導體基板9之上表面上之層間絕緣層(未圖示)覆蓋。 電晶體TR經由層間絕緣層內之接觸插塞CP0、CP1、CP2及金屬層(配線)M0、M1電性連接於記憶體單元陣列110內之配線及元件。
記憶體單元陣列110設置於層間絕緣層之上表面上。包含電晶體TR之CMOS電路(例如列控制電路及行控制電路等)於Z方向上設置於記憶體單元陣列110之下方。
記憶體單元陣列110包含複數條板線PL、複數條位元線BL及複數條字元線WL。 板線PL設置於層間絕緣層之上表面上。板線(以下，亦稱為板式電極或板式層)PL係板狀之導電層(例如金屬層)29。 位元線BL設置於Z方向之板線PL之上方。字元線WL於Z方向上設置於位元線BL與板線PL之間之區域內。
複數個單元電晶體1及複數個單元電容器2於Z方向上設置於半導體基板9(CMOS電路)之上方。
單元電晶體1設置於Z方向之單元電容器2之上方。單元電容器2設置於單元電晶體1與板式電極29之間。
以下，更詳細地說明單元電晶體1及單元電容器2之構造。
＜記憶體單元陣列之構造例＞ 參照圖5至圖8，說明本實施形態之DRAM之記憶體單元陣列之構造。
圖5及圖6係示意性顯示本實施形態之DRAM之記憶體單元陣列之平面構造之俯視圖。圖5顯示設置有單元電晶體之層(階層)之俯視圖。圖6顯示單元電容器所設置之層(階層)之俯視圖。
圖7及圖8示意性顯示本實施形態之DRAM之記憶體單元陣列之剖面構造之剖視圖。圖7係記憶體單元陣列之沿X方向之剖視圖。圖7之剖面沿著圖5之Qx-Qx線。圖8係記憶體單元陣列之沿Y方向之剖視圖。圖8之剖面沿著圖5之Qy-Qy。
如圖5及圖6所示，複數個記憶體單元MC藉由六方格子排列(亦稱為錯位格子排列)，於記憶體單元陣列110之X-Y平面內排列。關於六方格子排列之1個單位內包含之7個記憶體單元之配置，6個記憶體單元MC分別配置於六角形之頂點，其餘之1個記憶體單元MC配置於六角形之中央。
關於連接於在Y方向相鄰之2條字元線WL各者之複數個記憶體單元MC，連接於一條字元線WL之記憶體單元MC對於連接於另一條字元線WL之記憶體單元MC，相對於Y方向(及X方向)於斜向方向排列。
關於在Y方向上與某一字元線之一端側相鄰之字元線及與另一端側相鄰之字元線，連接於與一端側相鄰之字元線之記憶體單元連接於與另一端側相鄰之字元線之記憶體單元相同之位元線，且於Y方向上同一直線狀配置。
例如，於Y方向排列之半導體層10之中心與閘極配線19之中心之間隔(最短距離)小於相對於X-Y平面於斜向方向排列之2個半導體層10之中心間之間隔(最短距離)。
複數個單元電容器2設置於Z方向之基板9之上方及複數個單元電晶體1之下方。複數個單元電容器2以六方格子排列，配置於X-Y平面內。
複數個單元電容器2設置於層間絕緣層80上之板式電極29上。單元電容器2設置於層間絕緣層81內之槽(孔或溝渠)內。
單元電容器2包含2個電容器電極22、23、電容器絕緣層24及存儲節點電極21。
存儲節點電極21具有例如圓柱狀(或橢圓柱狀)之構造。存儲節點電極21自Z方向觀察具有圓形狀(或橢圓形狀)之平面形狀。
電容器電極22覆蓋存儲節點電極21之側面及底面。電容器電極22具有箱狀(或筒狀)之構造。例如，電容器電極22具有下述構造，即：於具有圓形狀(或橢圓形狀)之平面形狀之底面連接有於Z方向延伸之筒狀部。例如，Z方向之電容器電極22之上端之位置(距基板之上表面之高度)位於較Z方向之存儲節點電極21之上端之位置更靠單元電容器2側(位元線BL側)。 此外，電容器電極22與存儲節點電極21可為包含1種材料之1個構造體。
電容器電極23介隔著電容器絕緣層24與電容器電極22之側面及底面對向。電容器電極23具有箱狀之構造。例如，電容器電極23具有下述構造，即：於具有圓形狀(或橢圓形狀)之平面形狀之底面連接有於Z方向延伸之筒狀部。電容器電極23之底面設置於存儲節點電極21之底部與板式電極29之間。例如，Z方向之電容器電極23之上端之位置(距基板之上表面之高度)位於較Z方向之電容器電極22及存儲節點電極21之上端之位置更靠基板側。
電容器絕緣層24設置於電容器電極22與電容器電極23之間。電容器絕緣層24與電容器電極22之側面及底面對向。電容器絕緣層24具有筒狀之構造。例如，電容器絕緣層24具有下述構造，即：於具有圓形狀(或橢圓形狀)之平面形狀之底面連接有於Z方向延伸之筒狀部。例如，Z方向之電容器絕緣層24之上端之位置(距基板之上表面之高度)與Z方向之電容器電極22之上端之位置實質上相同。
電容器電極23及電容器絕緣層24設置於電容器電極22之底部(底面)與板式電極29之間。電容器電極22與板式電極29分離。電容器電極23直接連接於板式電極29。
電容器電極22、23包含導電性化合物層(例如氮化鈦層)。電容器絕緣層24包含單層或多層之高介電層(例如氧化鋯與氧化鋁之積層膜)。存儲節點電極21包含金屬層(例如鎢層)、或導電性半導體層(例如多晶矽層)。板式電極29包含金屬層(例如鎢層)。 此外，該等構件21、22、23、24、29之材料並不限定於上述材料。
複數個單元電晶體1以六方格子排列，配置於X-Y平面內。於各記憶體單元MC內，單元電晶體1之位置與電容器2之位置於Z方向上重疊。
單元電晶體1設置於絕緣層82、83內。單元電晶體1係具有GAA構造之縱型場效電晶體。
單元電晶體1具有半導體層10、閘極絕緣層11、及閘極電極12。單元電晶體1之源極/汲極區域SDa、SDb及通道區域CNL設置於半導體層10內。
半導體層10具有圓柱狀之構造。半導體層10之平面形狀係圓形狀。半導體層10於Z方向延伸。半導體層10包含選自矽層、鍺層、化合物半導體層及氧化物半導體層之中之至少一種。例如，若將如InGaZnO之氧化物半導體層用為半導體層10，則單元電晶體1之關斷洩漏特性提高。
閘極絕緣層11具有圓筒狀之構造。閘極絕緣層11覆蓋半導體層10之側面。圓筒狀之閘極絕緣層11對於圓柱狀之半導體層10具有同心圓之關係。閘極絕緣層11於Z方向延伸。閘極絕緣層11設置於半導體層10之側面(半導體層10之沿Z方向之面)上。閘極絕緣層11覆蓋半導體層10之側面。閘極絕緣層11設置於半導體層10與閘極電極12之間。閘極絕緣層11例如包含氧化矽層及高介電絕緣膜中至少一者。閘極絕緣層11可為單層構造，亦可為積層構造。
閘極電極12具有圓筒狀之構造。半導體層10貫通閘極電極12內。閘極電極12介隔著閘極絕緣層11與半導體層10之側面對向。與閘極電極12對向之半導體層10內之部分成為單元電晶體1之有效的通道區域CNL。
閘極電極12例如連接於導電層(以下為閘極配線)19。例如，閘極電極12連接於導電層19。閘極電極12及導電層19係1個連續之導電層。 於X方向相鄰之複數個單元電晶體1之閘極電極12經由閘極配線19連接。閘極電極12及閘極配線19作為字元線WL發揮功能。
閘極電極12及閘極配線19例如為如鎢層之金屬層、導電性半導體層、或導電性化合物層。
複數條位元線BL於Z方向上設置於單元電晶體1之上方。
各位元線包含複數個第1部分310、及複數個第2部分311。第1部分310於相對於X-Y平面平行之第1方向延伸。第1方向(以下，稱為第1斜向方向)與X方向及Y方向交叉。第2部分311於相對於X-Y平面平行之第2方向延伸。第2方向(以下，稱為第2斜向方向)與X方向、Y方向及第1斜向方向交叉。 於各位元線BL內，第1部分310與第2部分於Y方向上交替地排列。
第1部分310跨於在X-Y平面中相對於X方向於斜向方向(第1方向)排列之2個半導體層10。第2部分311跨於在X-Y平面中相對於X方向於斜向方向(第2方向)排列之2個半導體層10。 藉此，相對於Y方向蛇行地排列(鋸齒地拍立)之複數個記憶體單元連接於1條位元線BL。
以下，如本實施形態之位元線BL之圖案稱為鋸齒圖案。
下部電極15設置於Z方向之半導體層10之下部與單元電容器2之上表面之間。下部電極15連接於單元電容器2之一電極。例如，下部電極15連接於存儲節點電極21。
下部電極15例如係選自金屬層、矽層、鍺層、化合物半導體層、氧化物半導體層等之導電層。例如，用於下部電極15之氧化物半導體層係銦-錫氧化物層(ITO層)。下部電極15之材料係相應於半導體層10之材料而選擇。
上部電極16設置於Z方向之半導體層10之上部與位元線BL之間。上部電極16連接於半導體層10及位元線BL。上部電極16之平面形狀與位元線BL之平面形狀相同。例如，上部電極16具有鋸齒圖案。
上部電極16例如係選自金屬層、矽層、鍺層、化合物半導體層、或氧化物半導體層等之導電層。例如，用於上部電極16之氧化物半導體層係ITO層。例如，上部電極16之材料係相應於半導體層10之材料而選擇。
於本實施形態中，複數個記憶體單元MC以六方格子排列之配置，配置於記憶體單元陣列110內。於Y方向上，單元電晶體1之閘極電極12與閘極配線19相鄰。 藉此，本實施形態之DRAM可縮小記憶體單元間之間隔。
於本實施形態中，單元電晶體1為GAA構造之縱型場效電晶體。藉此，於本實施形態之DRAM中，能夠提高單元電晶體1之特性。
又，於本實施形態中，如後述般，單元電晶體1係以單元電容器2之形成後之步驟形成。藉此，於本實施形態中，能夠抑制單元電容器2之形成中之熱步驟對單元電晶體1造成不良影響。
(1c)製造方法 參照圖9至圖35，說明本實施形態之DRAM之製造方法。
圖12、圖19、圖22、及圖27係本實施形態之DRAM之製造方法之某一步驟之俯視圖。
圖9、圖11、圖13、圖15、圖17、圖20、圖25、圖28、圖30、圖32、及圖34係本實施形態之DRAM之製造方法之複數個步驟之記憶體單元陣列之沿X方向之示意性剖面步驟圖。該等圖顯示記憶體單元之沿X方向之剖面構造(例如，沿俯視圖之Qx-Qx線之剖面構造)。
圖10、圖14、圖16、圖18、圖21、圖23、圖24、圖26、圖29、圖31、圖33及圖35係本實施形態之DRAM之製造方法之複數個步驟之記憶體單元陣列之沿Y方向之示意性剖面步驟圖。該等圖顯示記憶體單元之沿Y方向之剖面構造(例如，沿俯視圖之Qy-Qy線之剖面構造)。
如圖9及圖10所示，於DRAM之CMOS電路(未圖示)藉由周知之方法，形成於半導體基板9上之後，於記憶體單元陣列110之形成區域內，板式電極29利用PVD(Physical vapor deposition，物理汽相沈積)法及CVD(Chemical vapor deposition，化學汽相沈積)法等周知之膜形成技術，形成於半導體基板9上之層間絕緣層(例如氧化矽層)80上。 層間絕緣層81藉由周知之膜形成技術，形成於板式電極29上。複數個孔(溝渠)藉由周知之微影術及蝕刻，形成於層間絕緣層81內。於孔之位置，自板式電極29之上表面去除絕緣層。藉此，於孔內，板式電極29之上表面露出。 於本實施形態中，複數個孔形成為具有六方格子排列之配置。
導電層(電容器電極)23藉由周知之膜形成技術，形成於絕緣層81上及板式電極29上。虛設層(未圖示)形成於導電層23上。對導電層23，施以回蝕。於選擇性地去除虛設層之後，絕緣層(電容器絕緣層)24藉由周知之膜形成技術，形成於導電層23上。導電層(電容器電極)22藉由周知之膜形成技術，形成於絕緣層24上。 該等層22、23、24係以不填滿層間絕緣層81之槽內之方式，控制各層22、23、24之膜厚而形成。
導電層(存儲節點電極)21藉由周知之膜形成技術，形成於導電層22上。
各層21、22、23、24係將絕緣層81之上表面用於擋止件，而自絕緣層81之上表面上去除。各層21、22、23、24就絕緣層81內之每一孔分離為複數個部分。藉此，於各孔內，形成電容器電極22、23、電容器絕緣層24及存儲節點電極21。
如此，複數個單元電容器2以具有六方格子排列之配置(參照圖6)之方式，形成於層間絕緣層81之孔(溝渠)內。
之後，對存儲節點電極21執行利用乾式蝕刻或濕式蝕刻之回蝕。存儲節點電極21之上表面於Z方向上向半導體基板9之側後退。藉此，凹槽形成於單元電容器2之上部。
如圖11所示，導電層15藉由周知之膜形成技術、蝕刻或CMP(Chemical mechanical polishing，化學機械研磨))法，自對準地形成於單元電容器2上部之凹槽內。導電層15係金屬層、矽(Sｉ)層、鍺(Gｅ)層、化合物半導體層、或氧化物半導體層(例如ITO層)。
絕緣層(例如氧化矽層)82藉由周知之膜形成技術(例如CVD法)，形成於單元電容器2之上部(上表面)上及絕緣層81之上表面上。 導電層(例如，如鎢層之金屬層)12X藉由周知之膜形成技術(例如PVD法)，形成於絕緣層82上。 絕緣層(例如氧化矽層)83藉由例如CVD法形成於導電層12X上。
藉此，包含複數個層82、12X、83之積層體800形成於單元電容器2(及層間絕緣層81)上。
如圖12、圖13及圖14所示，複數個孔900藉由光微影術及乾式蝕刻(例如反應性離子蝕刻)而形成於積層體800內。複數個孔900各者係以孔900之位置與單元電容器2之位置於Z方向重疊之方式形成。 如此，複數個孔900以於X-Y平面內中具有六方格子排列之配置之方式形成於積層體800內。
於孔之形成位置，絕緣層82、83及導電層12X自導電層15之上表面上去除。於孔內，導電層15之上表面露出。如此，孔900到達導電層15。
如圖15及圖16所示，犧牲層(例如非晶矽層)90藉由例如CVD法，形成於積層體800之上表面上及孔900內。藉由回蝕或CMP法，犧牲層自積層體800之上表面上去除。
藉此，柱狀(例如圓柱狀或橢圓柱)之犧牲層90形成於孔900內。可於犧牲層90內，形成空隙(void)。 此外，犧牲層90並不限定於包含單一之材料之層，可為包含複數種材料之層。犧牲層90可為包含複數個膜之積層膜。
如圖17及圖18所示，絕緣層藉由例如乾式蝕刻或濕式蝕刻，自導電層12X之上表面上去除。藉此，較犧牲層90之導電層12X更上側之部分露出。
之後，間隔層91利用CVD法或ALD(Atomic layer deposition，原子層沈積)法，形成於犧牲層90上及導電層12X上。間隔層91例如係金屬氧化物層或金屬氮化物層。例如，氧化矽層、氮化矽層、氧化鋁層、及氮化鋁層中1者以上被用於間隔層91。
間隔層91之膜厚t1較佳為設定為與以之後之步驟形成之閘極電極之相對於基板9之上表面平行之方向之尺寸實質上相同之大小。例如，膜厚t1為相對於基板9之上表面平行之方向之尺寸。
如圖19、圖20及圖21所示，遮罩層93形成於間隔層91上。遮罩層94形成於遮罩層93上。遮罩層93、94係利用CVD法或塗佈法等形成。例如，遮罩層93之材料與遮罩層94之材料不同。對於遮罩層94之蝕刻條件，較佳為遮罩層93之材料之蝕刻選擇比大於遮罩層94之材料之蝕刻選擇比。例如，將含有碳之層用於遮罩層93。例如，將氧化矽層用於遮罩層94。
具有特定之圖案之抗蝕遮罩96係利用微影術形成。抗蝕遮罩96係以與供閘極配線(字元線)形成之區域於Z方向上重疊之方式，形成於導電層12X之上方。 抗蝕遮罩96至少包含於X方向延伸之圖案。抗蝕遮罩96以跨於在X方向排列之複數個犧牲層90之方式於X方向延伸。
如圖22及圖23所示，基於抗蝕遮罩之圖案，蝕刻遮罩層94A。藉此，抗蝕遮罩之圖案被轉印至遮罩層94A。 遮罩層93A係將經蝕刻之遮罩層94用於遮罩而被蝕刻。藉此，經蝕刻之遮罩層94之圖案被轉印至遮罩層93A。遮罩層93A具有於X方向延伸之圖案。遮罩層94上之抗蝕遮罩被去除。
於遮罩層93A之蝕刻時，較佳為利用遮罩層93A對於間隔層91之蝕刻選擇比較高之條件，蝕刻遮罩層93A。 藉此，於遮罩層93A之蝕刻後，間隔層91以間隔層91之Z方向之尺寸被充分確保之狀態，殘存於犧牲層90之周圍(犧牲層90之側面上)。此情形下，間隔層91覆蓋犧牲層90之側面整體。藉由間隔層91，防止犧牲層90之側面之露出。
此外，於遮罩層93A、94A之蝕刻後，遮罩層93A、94具有於X方向延伸之圖案。因此，對於在X方向排列之複數個犧牲層90，維持圖20之遮罩層93A、94A之構造。
如圖24所示，於線圖案之遮罩層93A、94A殘存於間隔層91A上之狀態下，間隔層91A藉由乾式蝕刻而被蝕刻。 藉此，於在Y方向相鄰之遮罩層93A間，導電層12X之上表面露出。
複數個間隔層91A形成於導電層12X上及犧牲層90上。間隔層91A殘存於遮罩層94A之下方及犧牲層90之側面上。 例如，亦有相應於乾式蝕刻之蝕刻量，而覆蓋犧牲層91之側面之間隔層91A之部分91Aa跟犧牲層91與遮罩層93A之間之間隔層91A分離之情形。
例如，藉由對間隔層91A之蝕刻，而遮罩層94A被去除。
此外，間隔層91A可以較遮罩層93A、94A之形成步驟靠前之步驟蝕刻。例如，於間隔層之形成(參照圖17及圖18)後，立即執行回蝕。藉此，間隔層91A自對準地殘存於犧牲層90上。
此情形下，充分提高導電層12X對於間隔層91A(91)之蝕刻條件之蝕刻選擇比。藉此，較理想為，於間隔層91A(91)之蝕刻時，藉由對間隔層91A之過蝕刻，而抑制閘極配線區域(字元線形成區域)內之導電層12X之尺寸之縮小(例如，導電層12之Z方向之尺寸、導電層12之膜厚)。
如圖25及圖26所示，導電層12A係將遮罩層93A及間隔層91A、91Aa用於遮罩，藉由乾式蝕刻而被蝕刻。 藉此，遮罩層93A之下方之導電層19殘存於絕緣層82上。此外，間隔層91A、91Aa之下方之導電層12殘存於絕緣層82上。例如，遮罩層93A上之遮罩層(圖24之層94A)係藉由對間隔層91A、91Aa之蝕刻而去除。
導電層12係GAA構造之單元電晶體之閘極電極。導電層19係將於X方向排列之閘極電極12間連接之閘極配線。 其結果為，形成記憶體單元陣列110內之字元線WL。
如此，於本實施形態中，閘極電極12與閘極配線19連續之構造(字元線)係藉由複數個遮罩之組合，由1個導電層形成。
此外，於本步驟之導電層12、19之蝕刻時，只要為充分確保導電層對於犧牲層90之蝕刻選擇比之蝕刻條件，即可產生犧牲層90之一部分之露出。
如圖27、圖28及圖29所示，遮罩層93A係藉由例如蝕刻或灰化而去除。間隔層91係藉由濕式蝕刻或乾式蝕刻而去除。此外，於間隔層91為絕緣層(例如氧化矽層)之情形下，間隔層91可不去除。
如圖30及圖31所示，絕緣層83A藉由CVD法或塗佈法，而形成於犧牲層90上、導電層12、19上及絕緣層82上。絕緣層83係氧化矽層或低介電絕緣層。絕緣層83A之上表面係將犧牲層90之上表面用於擋止件，藉由CMP法而平坦化。藉此，犧牲層90之上表面露出。
此外，可於在Y方向相鄰之閘極配線19之間，形成氣隙。此情形下，於具有較低之被覆率之絕緣層形成於犧牲層90上、導電層12、19上及絕緣層82上之後，具有較高之被覆率之絕緣層形成於所形成之絕緣層及層12、19、82上。藉此，於Y方向相鄰之閘極配線(字元線)間之配線電容降低。
如圖32及圖33所示，犧牲層藉由濕式蝕刻或乾式蝕刻，而自絕緣層82、83內去除。藉此，孔901形成於絕緣層82、83內。
絕緣層(閘極絕緣層)11、11Z藉由CVD法或ALD法，而形成於絕緣層82、83上。回蝕係藉由乾式蝕刻，而施於所形成之絕緣層11。藉由回蝕，而絕緣層11Z自絕緣層83之上表面上及孔901之底部去除。
藉此，絕緣層11於孔901內，殘存於絕緣層82、83之側面上。絕緣層11具有筒狀之構造。 於孔901之底部，導電層15之上表面露出。 此外，於回蝕時，為了防止於閘極絕緣層11之表面產生因蝕刻造成之損傷，而可於對層11、11Z之回蝕前，於閘極絕緣層11之表面上形成較薄之覆蓋膜。該覆蓋膜於回蝕後去除。
如圖34及圖35所示，半導體層10、10X利用CVD法或ALD法，形成於筒狀之閘極絕緣層11內及絕緣層83上。半導體層10與下部電極15接觸。藉此，半導體層10電性連接於半導體層10之下方之單元電容器2。 不必要之半導體層10X藉由乾式蝕刻或濕式蝕刻，而自絕緣層83之上表面上去除。絕緣層83之上表面上之半導體層10X可藉由CMP法而去除。藉此，半導體層10之上端及絕緣層83之上表面被平坦化。
半導體層10成為單元電晶體之通道層(及源極/汲極區域)。
如此，於本實施形態中，以於Z方向延伸之半導體層10之側面介隔著閘極絕緣層11與閘極電極12對向之方式，半導體層10形成於絕緣層82、83內。
例如，半導體層10包含選自矽層、鍺層、化合物半導體層及氧化物半導體層之中之至少一種。例如，於如InGaZnO之氧化物半導體層被用於半導體層10之情形下，即便利用InGaZnO之半導體層10之電晶體之通道長短於利用矽層之電晶體之通道長，利用InGaZnO之半導體層10之電晶體亦具有優異之關斷洩漏特性。 因此，於本實施形態中，半導體層10更佳為氧化物半導體層。藉此，本實施形態之DRAM能夠實現記憶體單元之細微化。
如圖4至圖8所示，導電層(上部電極)16利用例如PVD法或CVD法，形成於絕緣層83上及半導體層10上。導電層31利用例如PVD法或CVD法，形成於導電層16上。導電層16例如選自金屬層、矽層、鍺層、化合物半導體層、及氧化物半導體層等。導電層31例如係金屬層(例如鎢層)。
導電層16、31藉由微影術及蝕刻，而以具有特定之圖案之方式被加工。藉此，形成單元電晶體1之上部電極16及複數條位元線BL。上部電極16及位元線BL於Y方向延伸。
例如，於本實施形態中，於複數個記憶體單元MC以六方格子排列，配置於X-Y平面內之情形下，於Y方向延伸之位元線BL及上部電極16形成為具有鋸齒狀之平面形狀。
如此，形成本實施形態之DRAM之記憶體單元陣列110。
之後，以字元線WL、位元線BL及板式電極29連接於記憶體單元陣列110之下方之CMOS電路之方式，接觸插塞及配線形成於較層間絕緣層81、82、83內及位元線BL更上方之區域。此外，可於位元線BL之形成前之步驟中(例如，單元電晶體1之形成步驟中)，形成接觸插塞及配線(例如，圖4之接觸插塞CP2)。
此外，孔、字元線及位元線之圖案化為了各圖案之細微化，而可利用周知之雙重圖案化技術來執行。
藉由以上之製造方法，形成本實施形態之DRAM。
(1d)總結 本實施形態之記憶體裝置(例如DRAM)之複數個記憶體單元以六方格子排列之配置，排列於記憶體單元陣列內。
藉此，本實施形態之DRAM於單元電容器間之節距(間隔)為一定之情形下，能夠增大單元電容器之靜電電容。
於本實施形態中，縱型單元電晶體之半導體層(通道層)與單元電容器同樣地以六方格子排列而配置。因此，本實施形態之DRAM可不為了將單元電容器之存儲節點電極與單元電晶體之下部電極連接而設置新的墊層。
於本實施形態中，具有鋸齒圖案之平面形狀之位元線係對於六方格子排列之複數個記憶體單元設置。藉此，本實施形態之DRAM可於無新的墊層之追加下，將複數個縱型單元電晶體之半導體層各者經由上部電極連接於1條位元線。
於本實施形態中，位元線設置於縱型單元電晶體之上方。因此，本實施形態之DRAM可不利用如埋入構造之位元線之形成之複雜的製造步驟，以製造難度較低之製程形成位元線。
由於進一步將位元線形成於縱型電晶體之上部側，故無需如埋入位元線之複雜的步驟，可將步驟簡略化。
於本實施形態中，單元電晶體1之下部電極對於單元電容器之存儲節點電極自對準地配置。藉此，本實施形態之DRAM可將單元電晶體1之半導體層於不利用複雜之製造步驟下，連接於下部電極。
如此，本實施形態之DRAM可以較低之成本提供一種具有細微之尺寸之裝置。
於本實施形態中，可對於單元電晶體之通道層，不利用半導體基板(例如矽基板)，而將氧化物半導體用於通道層。
藉此，本實施形態之DRAM即便記憶體單元之細微化發展，亦可確保單元電晶體之良好的關斷洩漏特性。
於本實施形態中，單元電容器設置於縱型單元電晶體之下方，位元線設置於縱型單元電晶體之上方。藉此，本實施形態之DRAM可藉由單元電容器之形成步驟之熱步驟，而防止用於單元電晶體之氧化物半導體之特性劣化。
於本實施形態中，單元電晶體具有GAA構造。GAA構造之電晶體具有較高之閘極靜電控制力。於本實施形態中，單元電晶體可實現短通道效應之抑制、洩漏電流之削減、及驅動能力之提高。本實施形態之DRAM可提高記憶體單元之資料保留特性。
於本實施形態之DRAM中，DRAM內之感測放大器電路及驅動電路形成及配置於記憶體單元陣列110之下方之半導體基板上。因此，本實施形態之DRAM可謀求記憶體單元之佔用率之提高、或晶片尺寸之縮小。
如以上所述般，本實施形態之記憶體裝置可提高特性。本實施形態之記憶體裝置可降低製造成本。
(2)第2實施形態 參照圖36至圖65，說明第2實施形態之記憶體裝置及其製造方法。
(2a)構成例 參照圖36，針對本實施形態之記憶體裝置(例如DRAM)之構成例進行說明。
圖36係示意性顯示本實施形態之DRAM之記憶體單元陣列之平面構造的俯視圖。圖36顯示設置有單元電晶體之層(階層)之俯視圖。
圖37、圖38及圖39係示意性顯示本實施形態之DRAM之記憶體單元陣列之剖面構造的剖視圖。 圖37係記憶體單元陣列之沿X方向之剖視圖。圖37之剖面沿著圖36之Qx-Qx線。 圖38及圖39係記憶體單元陣列之沿Y方向之剖視圖。圖38之剖面沿著圖36之Qy-Qy線。圖39之剖面沿著圖36之Qa-Qa線。
如圖36所示，於本實施形態中，複數個記憶體單元MC藉由四方格子排列，而排列於記憶體單元陣列110之X-Y平面內。
關於四方格子排列之1個單位內包含之4個記憶體單元MC之配置，4個記憶體單元MC分別配置於四角形(例如正方形)之頂點。
於本實施形態中，關於連接於在Y方向相鄰之2條字元線WL各者之複數個記憶體單元MC，連接於一條字元線WL之記憶體單元MC對於連接於另一條字元線WL之記憶體單元MC，於Y方向排列。例如，位元線BL於Y方向延伸。位元線BL具有直線狀之圖案。連接於相同之位元線BL之複數個記憶體單元MC沿Y方向排列於同一直線上。
複數個閘極電極12D於Y方向上排列於同一直線上。複數條閘極配線19D於Y方向上排列於同一直線上。
於本實施形態中，單元電容器2與第1實施形態同樣地，於Z方向上配置於單元電晶體1之下方。單元電容器2與單元電晶體1同樣地，以四方格子排列之配置，配置於記憶體單元陣列110內。
如圖37、圖38及圖39所示，導電層17例如設置於層間絕緣層82、83與閘極電極12D之間、及層間絕緣層82、83與閘極配線19D之間。導電層17係障壁金屬層。導電層17例如係氮化鈦層或氮化鎢層。
例如，導電層18設置於閘極配線19D之內部。 例如，上部電極16覆蓋半導體層10之上部之側面。
於本實施形態中，單元電晶體1之閘極電極12D及閘極配線19D自對準地形成於層間絕緣層82、83內之空隙(槽)內。
(2b)製造方法 參照圖40至圖65，說明本實施形態之DRAM之製造方法。
圖40及圖42係本實施形態之DRAM之製造方法之某一步驟之俯視圖。 圖43、圖44、圖51、圖52、圖55、圖58、圖60、圖62及圖64係本實施形態之DRAM之製造方法之複數個步驟之記憶體單元陣列之沿X方向之示意性剖面步驟圖。該等圖顯示記憶體單元之沿X方向之剖面構造(例如，沿俯視圖之Qx-Qx線或Qb-Qb線之剖面構造)。 圖41、圖45、圖46、圖47、圖48、圖49、圖50、圖53、圖54、圖56、圖57、圖59、圖61、圖63及圖65係本實施形態之DRAM之製造方法之複數個步驟之記憶體單元陣列之沿Y方向之示意性剖面步驟圖。該等圖顯示記憶體單元之沿Y方向之剖面構造(例如，沿俯視圖之Qy-Qy線或Qa-Qa線之剖面構造)。
如圖40及圖41所示，與第1實施形態之DRAM之製造方法同樣地，於CMOS電路形成於半導體基板9上之後，複數個單元電容器2形成於Z方向之半導體基板9之上方。單元電容器2以正方格子排列之配置，形成於X-Y平面內。
於下部電極15形成於單元電容器2之上表面上之後，絕緣層82、犧牲層71及絕緣層83藉由例如CVD法，而自半導體基板9側依序形成。包含絕緣層82、犧牲層71及絕緣層83之積層體700形成於複數個單元電容器2之上方。
孔910藉由光微影術及乾式蝕刻而形成於絕緣層83及犧牲層71內。孔910形成於電容器2之上方。
於孔910之底部，絕緣層82之上表面露出。於孔910之內部，犧牲層71之側面露出。此外，存儲節點電極及下部電極可為包含1種材料之1個構造體。
藉由濕式蝕刻或乾式蝕刻，而於孔910內露出之犧牲層71被各向同性地蝕刻。藉此，於孔910內之犧牲層71之位置，凹槽911形成於積層體700內。於積層體700之犧牲層71之位置，形成具有圓形狀之平面形狀之空間。
凹槽911之區域成為以之後之步驟形成閘極電極之區域。向對於基板9之上表面平行之方向之凹槽911之尺寸(凹槽之深度)為數nm至數十nm左右。
如圖42、圖43、圖44、圖45及圖46所示，於凹槽之形成後，犧牲層72藉由CVD而形成於孔內及積層體700上。形成於積層體700之上表面上之犧牲層72係將絕緣層83用於擋止件，藉由利用乾式蝕刻之回蝕或CMP法而平坦化。藉此，犧牲層72自積層體700之上表面上去除。犧牲層72例如係非晶矽層。
複數個遮罩層73藉由光微影術而形成於積層體700之上表面上。複數個遮罩層73具有於X方向延伸之直線狀之圖案。特定之尺寸之空間設置於在Y方向排列之遮罩層73間。
如圖47及圖48所示，將所形成之遮罩層73用於遮罩，絕緣層83及犧牲層71藉由乾式蝕刻而被加工。
藉此，於積層體700內，形成於X方向延伸之槽915。於槽915之底部，絕緣層82之上表面露出。 於由遮罩層73覆蓋之區域(例如圖43)中，維持蝕刻前之構成。
用於形成槽之蝕刻條件，較佳為對犧牲層72確保較高之蝕刻選擇比。藉此，於絕緣層83及犧牲層71之蝕刻中，防止對犧牲層72之露出部分之蝕刻之進行。
如圖49及圖50所示，於用於槽之形成之遮罩層藉由灰化而去除之後，絕緣層83Z藉由CVD法或塗佈法，而形成於犧牲層72上、絕緣層82之上表面上及槽915內。絕緣層83Z之上表面藉由CMP法而平坦化。藉此，絕緣層83Z被埋入犧牲層72間之槽內。 此外，於CMP法對於絕緣層83Z之執行時，犧牲層72之上端可被用於CMP之擋止件。
如圖51、圖52、圖53及圖54所示，藉由濕式蝕刻或乾式蝕刻選擇性去除複數個犧牲層，而於積層體700內形成空間(空隙、無層之區域)916。
如圖55、圖56及圖57所示，導電層12A、17藉由例如CVD法，而形成於積層體700內之空間(空隙)內。例如，導電層17係障壁金屬層。導電層12A係金屬層。藉由障壁金屬層17，使得導電層(金屬層)12A對於絕緣層之密接性提高。例如，障壁金屬層17係氮化鈦層或氮化鎢層。例如，導電層12A係鎢層。
於形成導電層12A、17時，供閘極配線形成之區域(閘極配線區域)內之埋入形狀依存於孔之開口尺寸(孔徑)之大小。若孔910之開口尺寸小於所要形成之閘極電極之閘極寬及閘極長兩者，則如圖55至圖57之例般，在由導電層12A、17埋入閘極配線區域內之空間之前，孔之開口部會被導電層12A、17閉塞。因此，於閘極配線區域之內部產生空隙79。 若孔910之開口尺寸為閘極寬及閘極長之至少一者以上，則在早於孔之開口部閉塞之前，會由導電層12A、17埋入閘極配線區域內之空間。此情形下，於閘極配線區域之內部不產生空隙。
如圖58及圖59所示，對導電層12A及障壁金屬層17之回蝕係藉由乾式蝕刻、或乾式蝕刻與濕式蝕刻之組合而執行。 於閘極配線區域之內部未由導電層12A及障壁金屬層17填滿之情形下，空隙79於回蝕後露出。
如圖60及圖61所示，導電層18藉由CVD法，而形成於露出之空隙內。之後，執行對導電層18之回蝕。 藉此，閘極配線19形成於記憶體單元陣列110內。
如圖62及圖63所示，孔910之底部之絕緣層82藉由乾式蝕刻而被蝕刻。藉此，孔910到達下部電極15。下部電極15之上表面於孔910內露出。
此時，遮罩層75可藉由電漿CVD法等而形成。將遮罩層75用於遮罩，執行對絕緣膜81之蝕刻。
於執行利用遮罩層75之蝕刻之情形下，調整遮罩層75之膜厚及遮罩層75之被覆率。藉此，遮罩層75未形成於孔910之底部之絕緣層82上，孔910之開口部未由遮罩層75閉塞。例如，遮罩層75係含有碳等之層。
此外，於不形成遮罩層75下，可藉由對絕緣層82之回蝕，而選擇性地去除下部電極15上之絕緣層82。此情形下，於絕緣層83之形成時，控制絕緣層83之膜厚。
又，可與圖58及圖59之導電層之蝕刻實質上同時地，執行對絕緣層82之蝕刻。
如圖64及圖65所示，絕緣層11藉由CVD法或ALD法等，而形成於積層體700上。藉由對絕緣層11之回蝕，而去除積層體700之上表面上及電極15上之絕緣層。藉此，形成單元電晶體之閘極絕緣層11。閘極絕緣層11例如係氧化矽層。
此外，與上述之實施形態同樣地，為了抑制回蝕時之對閘極絕緣層11之損傷，而可於回蝕時，於絕緣層11上形成較薄之覆蓋層。覆蓋層於回蝕後選擇性地去除。
半導體層10利用CVD法或ALD法，形成於下部電極15上、閘極絕緣層11上及積層體700上。藉由對半導體層10之回蝕，而去除積層體700之上表面上之半導體層10。 如此，半導體層10形成於積層體700之孔內。例如，半導體層10與下部電極15直接接觸。
藉此，本實施形態之DRAM之單元電晶體1形成於Z方向之單元電容器2之上方。
例如，半導體層10與第1實施形態同樣地選自矽層、鍺層、化合物半導體層、及氧化物半導體層。
於本實施形態中，於氧化物半導體層(例如InGaZnO層)被用於半導體層10之情形下，提供一種具有更良好之關斷洩漏特性之單元電晶體。
如圖36至39所示，於對絕緣層之等方性蝕刻(例如濕式蝕刻或乾式蝕刻)之後，利用PVD或CVD形成上部電極16。所形成之上部電極16藉由乾式蝕刻或平坦化處理而平坦化。
上部電極16例如係選自金屬層、矽層、鍺層、化合物半導體層、及氧化物半導體層(例如ITO層)等之中之導電層。
之後，與第1實施形態實質上同樣地，具有特定之圖案之複數條位元線BL藉由對所形成之導電層(例如，如鎢層之金屬層)之微影術及蝕刻，而形成於半導體層10上及絕緣層83、83Z上。
以連接於基板上之CMOS電路之方式，形成配線及接觸插塞。
藉由以上之製造步驟，形成本實施形態之DRAM。
(2c)總結 如以上所述般，本實施形態之DRAM之複數個記憶體單元以正方格子排列，設置於記憶體單元陣列內。
於本實施形態中，單元電晶體之閘極電極及閘極配線(字元線)係以自對準性製程形成。單元電晶體之閘極電極及閘極配線係連續之1個層。 於本實施形態中，Y方向之閘極配線之尺寸小於Y方向之單元電晶體之尺寸。
藉此，本實施形態之DRAM可抑制閘極配線(字元線)之配線電阻之上升，且縮小閘極配線間之間隔。
又，本實施形態之DRAM可獲得與第1實施形態之DRAM之效果實質上相同之效果。
(3)第3實施形態 參照圖66至圖69，說明第3實施形態之記憶體裝置及其製造方法。
圖66係顯示本實施形態之記憶體裝置之構造例之俯視圖。圖67及圖68係顯示本實施形態之記憶體裝置之構造例之示意性剖視圖。
分別具有第2實施形態所說明之構造之複數個記憶體單元可以六方格子排列，排列於記憶體單元陣列之X-Y平面內。
如圖66至圖68所示，於記憶體單元陣列110具有六方格子排列之配置之情形下，於Y方向延伸之線狀之位元線BL配置於在斜向方向相鄰之2個半導體層之區域之上方。 位元線BL於Z方向上與半導體層10之上部局部重疊。沿Y方向之位元線BL之中心之位置自半導體層之上表面之中心之位置偏移。位元線BL以於Z方向上與閘極配線19局部重疊之方式，通過閘極配線19之上方。
於記憶體單元陣列110具有六方格子排列之配置之情形下，單元電晶體1之閘極電極12與閘極配線19於Y方向相鄰。
較佳為，以於Y方向相鄰之閘極電極12(設置有閘極電極12之區域)與閘極配線19(設置有閘極配線之區域)之最短距離(例如間隔)，對於在X方向相鄰之閘極電極間之距離，成為相同之距離或大於其之距離之方式，設定閘極配線19之Y方向之尺寸(配線寬)。
此情形下，相鄰之閘極電極之間隔(例如閘極電極間之最小間隔)依存於相鄰之閘極電極間之距離，而不依存於閘極配線之配線寬。
此處，閘極配線之節距係以「F」表示，相對於基板表面平行之方向之半導體層10之尺寸(最大尺寸)係以「A」表示，相對於基板表面平行之方向之閘極絕緣層之尺寸(最大尺寸)係以「B」表示，相對於基板表面平行之方向之閘極電極之尺寸(最大尺寸)係以「C」表示，閘極電極間之空間係以「D」表示。
此情形下，正方格子排列之記憶體單元陣列之「F」成為「A+2×B+2×C+D」。
如本實施形態般，六方格子排列之記憶體單元陣列之「F」成為「A+2×B+2×C+√3×D/2」。
如此，於本實施形態之DRAM中，閘極配線間之節距(「F」)可小於第1實施形態之閘極配線間之節距。
於本實施形態中，位元線之圖案可為與閘極配線(字元線)之圖案交叉之圖案。
例如，可如上述之圖5所示般，以將於在Y方向相鄰之字元線WL之記憶體單元連接之方式，具有鋸齒形狀之平面圖案之位元線BL連接於複數個半導體層10。
如圖69所示，位元線BLb可於相對於X-Y平面平行且相對於X方向及Y方向傾斜之方向延伸。於斜向方向延伸之位元線BLb連接於相對於X方向及Y方向於斜向方向排列之複數個記憶體單元MC。
此外，可替換字元線之圖案與位元線之圖案。 可行的是，字元線(閘極配線19及閘極電極12)具有鋸齒狀之圖案，位元線具有直線狀之圖案。可行的是，字元線具有向斜向方向延伸之圖案，位元線具有直線狀之圖案。
直線狀之圖案之位元線可較容易地形成。鋸齒狀之圖案之位元線可確保記憶體單元對於半導體層及上部電極之重疊之面積，且縮小位元線之線寬。
此外，第1實施形態之DRAM之記憶體單元可以四方格子排列之配置，排列於記憶體單元陣列之X-Y平面內。
本實施形態之DRAM可較第2實施形態，進一步實現特性之提高及成本之降低。
如以上所述般，本實施形態之記憶體裝置可獲得與上述之實施形態實質上相同之效果。
(4)第4實施形態 參照圖70至圖76，說明第4實施形態之記憶體裝置及其製造方法。
本實施形態係第2實施形態之記憶體裝置(例如DRAM)之製造方法之変形例。 圖70、圖71、圖72、圖74及圖76係本實施形態之DRAM之製造方法之沿X方向之示意性剖面步驟圖。 圖73及圖75係本實施形態之DRAM之製造方法之沿Y方向之示意性剖面步驟圖。
如圖70所示，於在單元電容器2上形成絕緣層82之後，犧牲層71A形成於絕緣層82上。於本實施形態中，支承層77形成於犧牲層71A上。犧牲層71B形成於支承層77上。絕緣層83形成於犧牲層71B上。
藉此，包含支承層77之積層體700X形成於複數個電容器2之上方。支承層77增加積層體700X之加工時之經加工之積層體700X之機械性強度。
支承層77只要為能夠確保與其他之層(例如犧牲層71A、71B、72、絕緣層82、83)之蝕刻選擇比之材料，即可利用絕緣層(例如氧化矽層)、半導體層(例如矽層)及導電層(例如金屬層)中任一者。
如圖71所示，與第2實施形態之圖40至圖46之步驟同樣地，於凹槽形成於積層體700X內之後，犧牲層72形成於積層體700X之孔及凹槽內。之後，與圖47至圖50之步驟同樣地，於在Y方向排列之犧牲層72間之構件之去除及回填之後， 如圖72及圖73所示，與第2實施形態之圖51至54之步驟同樣地，藉由蝕刻，而選擇性地去除積層體700X內之犧牲層。藉此，於積層體700X內形成空隙916。
於犧牲層之去除後，絕緣層83係由絕緣層83Z支承。絕緣層83Z係由與絕緣層83Z之底部接觸之絕緣層82支承。 此時，於本實施形態中，支承層77於絕緣層83之下方，殘存於在Y方向相鄰之絕緣層83間。藉此，介隔著孔相鄰之絕緣層83藉由支承層77而連結。
如圖74及圖75所示，與第2實施形態之圖55至圖57之步驟同樣地，障壁金屬層17及導電層12A形成於絕緣層82、83、83Z上。於本實施形態中，障壁金屬層17及導電層12A形成於支承層77上。 如圖76所示，與第2實施形態之圖58及圖59之步驟同樣地，所形成之障壁金屬層17及導電層12A藉由蝕刻，而自積層體700A之上表面上及孔內之積層體700A之側面上去除。障壁金屬層17及導電層12A殘存於閘極電極及閘極配線之形成區域內。 如此，支承層77A與絕緣層82、83、83Z之間之區域未產生空隙，而由障壁金屬層17及導電層12A埋入。
之後，於無空隙之埋入之步驟(例如，圖60及圖61之步驟)下，藉由與第2實施形態之圖62至圖65之步驟實質上相同之步驟，形成DRAM之單元電晶體1。
於自形成閘極電極及閘極配線之區域去除犧牲層之後，於積層體內產生空隙。因此，空隙之上方之構件(例如絕緣層83)僅由在相對於基板表面平行之方向相鄰之構件(例如絕緣層83Z)支承。
因此，於為了增大單元電晶體之閘極長，而增加積層體內之犧牲層之厚度之情形下，設為空隙上方之構件之構件之縱橫比增加。此情形下，積層體之構造之機械性強度降低。因此，有可能因構件之應力之影響，而積層體之圖案崩壞。
為了降低閘極間之配線電容，而利用機械性強度較弱之低介電膜，或於絕緣層內形成氣隙。於該等情形下，有可能因機械性強度之降低及構件之應力，而積層體之圖案崩壞。
於本實施形態中，支承層77於犧牲層之去除後，支承積層體700X內之構件83、83Z。藉此，於本實施形態中，單元電晶體之形成時之積層體700X之機械性強度增加。 因此，根據本實施形態之DRAM之製造方法，抑制記憶體單元陣列之形成時之構件之圖案之崩壞。
於在Z方向延伸之孔之開口尺寸小於所形成之單元電晶體之閘極寬及閘極長之情形下，有可能於積層體內之空隙由障壁金屬層及導電層埋入前，孔之開口閉塞。此情形下，可能於積層體內之閘極電極及閘極配線之形成區域內產生空隙。為了於該空隙內埋入導電層，而再次執行蝕刻及埋入。
於本實施形態中，可如圖72至圖74之步驟般，藉由犧牲層71A、71B之膜厚及支承層77之膜厚之控制，而防止空隙於導電層17、12A之回蝕後產生。
因而，於本實施形態中，閘極配線區域內之導電層之埋入可於一次步驟中執行。
因此，根據本實施形態之DRAM之製造方法，可將DRAM之製造步驟簡略化。
此外，本實施形態之DRAM之製造方法可如第3實施形態般，應用於包含複數個記憶體單元以六方格子排列而排列而成之記憶體單元陣列之DRAM之形成。
(5)第5實施形態 參照圖77及圖78，說明第5實施形態之記憶體裝置。
圖77及圖78係用於說明本實施形態之記憶體裝置(例如DRAM)之構造例之俯視圖。於本實施形態中，記憶體裝置之剖面構造可應用上述之實施形態之任一者。因此，於本實施形態中，記憶體裝置之剖面構造之說明省略。
於圖77之例之DRAM中，具有鋸齒圖案之位元線BL包含相對於X方向及Y方向於斜向方向延伸之部分310A、311A。
第1部分310A於相對於X-Y平面平行之第1方向延伸。第1方向與X方向及Y方向交叉。第2部分311A於相對於X-Y平面平行之第2方向延伸。第2方向與X方向、Y方向及第1方向交叉。 於各位元線BL內，第1部分310A與第2部分311A於Y方向上交替地排列。
例如，部分310A、311A各者以跨於3個記憶體單元MC之方式設置於記憶體單元陣列110內。
部分310A之延伸方向(斜向方向)之部分310A之尺寸LA長於將在斜向方向排列之2個半導體柱10之中心相連之直線之尺寸。 部分311A之延伸方向之部分311A之尺寸LA長於將在斜向方向排列之2個半導體柱10之中心相連之直線之尺寸。
例如，部分310A之延伸方向(斜向方向)之部分310A之尺寸(或斜向方向之部分311A之尺寸)LA為將自於斜向方向排列之3個半導體柱10之一端之半導體柱10之中心至另一端之半導體柱10之中心相連之直線之尺寸(長度、中心間距離)以上。
例如，將於斜向方向排列之2個記憶體單元MC(半導體柱10)之中心相連之直線之尺寸為「L1」。此情形下，尺寸LA具有「2×L1」以上之大小。 此外，部分310A之尺寸LA可具有與尺寸311A之尺寸LA不同之大小。
亦有相應於記憶體單元陣列110內之位置(例如記憶體單元陣列110之端部)，各部分310A、311A未連接於3個記憶體單元MC之情形。
如圖78所示，各位元線BL之部分310B、311B可以跨於4個記憶體單元MC之方式，設置於記憶體單元陣列110內。
各部分310B、311B之尺寸LB可長於將於斜向方向排列之2個半導體柱10之中心相連之直線之尺寸L1。 例如，部分310B之延伸方向(斜向方向)之部分310B之尺寸(或斜向方向之311B之尺寸)LB為將自於斜向方向排列之4個半導體柱10之一端之半導體柱10之中心至另一端之半導體柱10之中心相連之直線之尺寸以上。
作為一例，尺寸LB具有「3×L1」以上之大小。 此外，部分310B之尺寸LB可具有與尺寸311B之尺寸LB不同之大小。
可以鋸齒圖案之位元線BL中包含之各部分跨於5個以上之記憶體單元之方式，將位元線BL之各部分設置於記憶體單元陣列110內。
於圖77及圖78之例中，關於具有鋸齒狀之圖案之配線(此處為位元線BL)，於斜向方向延伸之部分310A、310B、311A、311B之延伸方向之尺寸增大。 藉此，於本實施形態中，配線之微影術之裕度可能提高。
其結果為，本實施形態之記憶體裝置可提高記憶體之可靠性及記憶體之製造成品率。
(6) 其他 於上述之實施形態中，DRAM被用於本實施形態之記憶體裝置之例。惟，本實施形態之記憶體裝置可應用於DRAM以外之記憶體裝置(例如，電阻變化記憶體、相變化記憶體、或磁阻記憶體)。
例如，可變電阻元件(例如過渡金屬氧化物元件)、相變化元件(例如硫化物系化合物元件)、或磁阻效應元件(例如磁性穿隧接面元件)取代單元電容器，而作為記憶體元件，設置於記憶體單元內。此情形下，利用線狀之配線(例如源極線、互補位元線)，而取代板狀之板線(板式電極)。線狀之配線例如於與位元線之延伸方向相同之方向延伸。
雖然對本發明之若干個實施形態進行了說明，但該等實施形態係作為例子而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化係與包含於發明之範圍及要旨內同樣地，包含於申請專利範圍所記載之發明及其均等之範圍內。
1:單元電晶體(電晶體) 2:單元電容器(電容器) 9:基板/半導體基板 10:半導體層/半導體柱 10X:半導體層 11:閘極絕緣層/絕緣層/層 11Z:絕緣層/層 12:閘極電極/導電層/層 12A:導電層(金屬層) 12D:閘極電極 12X:導電層/層 15:下部電極/導電層/電極 16:上部電極/導電層 17:導電層/障壁金屬層 18:導電層 19:閘極配線/導電層/層 19D:閘極配線 21:存儲節點電極/構件/導電層/層 22,23:電極/電容器電極/構件/導電層/層 24:絕緣層/電容器絕緣層/構件/層 29:導電層(金屬層)/板式電極/構件 30:井區域 31:閘極電極/導電層 32:閘極絕緣層 33A,33B:源極/汲極區域 71,71A,71B,72:犧牲層 73,75:遮罩層 77:遮罩層 79:空隙 80:層間絕緣層 81:層間絕緣層/絕緣層/絕緣膜 82:絕緣層/層/層間絕緣層 83:絕緣層/層/層間絕緣層/構件 83Z:絕緣層/構件 90:犧牲層(非晶矽層) 91,91A:間隔層 91Aa:間隔層之部分 93,93A,94:遮罩層 94A:遮罩層/層 96:遮罩層 100:記憶體裝置/DRAM 110:記憶體單元陣列 120:列控制電路(列解碼器)/電路 121:驅動電路 122:位址解碼電路 130:行控制電路/電路/行解碼器 131:驅動電路 132:導電層 133:感測放大器電路 140:感測放大器電路/電路/讀出/寫入電路 150:輸入輸出電路/I/O電路/電路 190:控制電路(內部控制器、定序器)/電路 200:裝置/處理器(主機裝置) 310:第1部分 310A:第1部分/部分 310B:部分 311:第2部分 311A:第2部分/部分 311B:部分 700,700X:積層體 800:積層體 900,901,910:孔 911:凹槽 915:槽 916:空間(空隙、無層之區域) A:半導體層之尺寸 AA:有效區域 ADR:位址 B:閘極絕緣層之尺寸 BL:位元線 C:閘極電極尺寸 CMD:指令 CNL:通道區域 CNT:控制信號 CP0,CP1,CP2:接觸插塞 DT:資料 L1,LA,LB:尺寸 M0,M1:金屬層(配線) MC:記憶體單元 ND:節點 PL:板線(板式電極) Qa-Qa,Qb-Qb,Qx-Qx,Qy-Qy:線 SDa,SDb:源極/汲極區域 TR:場效電晶體(電晶體) t1:間隔層之膜厚 WL:字元線 X,Y,Z:方向
圖1係顯示第1實施形態之記憶體裝置之構成例之方塊圖。 圖2係第1實施形態之記憶體裝置之記憶體單元陣列之等效電路圖。 圖3係顯示第1實施形態之記憶體裝置之記憶體單元之構成例的鳥瞰圖。 圖4係顯示第1實施形態之記憶體裝置之構造例之示意性剖視圖。 圖5係顯示第1實施形態之記憶體裝置之構造例之示意性俯視圖。 圖6係顯示第1實施形態之記憶體裝置之構造例之示意性俯視圖。 圖7係顯示第1實施形態之記憶體裝置之構造例之示意性剖視圖。 圖8係顯示第1實施形態之記憶體裝置之構造例之示意性剖視圖。 圖9係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖10係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖11係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖12係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性俯視圖。 圖13係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖14係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖15係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖16係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖17係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖18係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖19係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性俯視圖。 圖20係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖21係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖22顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性俯視圖。 圖23係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖24係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖25係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖26係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖27係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性俯視圖。 圖28係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖29係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖30係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖31係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖32係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖33係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖34係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖35係顯示第1實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖36係顯示第2實施形態之記憶體裝置之構造例之示意性俯視圖。 圖37係顯示第2實施形態之記憶體裝置之構造例之示意性剖視圖。 圖38係顯示第2實施形態之記憶體裝置之構造例之示意性剖視圖。 圖39係顯示第2實施形態之記憶體裝置之構造例之示意性剖視圖。 圖40係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性俯視圖。 圖41係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖42係顯示第2實施形態之記憶體裝置之製造方法之一步驟之示意性俯視圖。 圖43係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖44係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖45係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖46係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖47係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖48係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖49係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖50係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖51係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖52係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖53係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖54係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖55係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖56係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖57係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖58係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖59係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖60係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖61係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖62係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖63係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖64係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖65係顯示第2實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖66係顯示第3實施形態之記憶體裝置之構成例之示意性俯視圖。 圖67係顯示第3實施形態之記憶體裝置之構成例之示意性剖視圖。 圖68係顯示第3實施形態之記憶體裝置之構成例之示意性剖視圖。 圖69係顯示第3實施形態之記憶體裝置之構成例之示意性俯視圖。 圖70係顯示第4實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖71係顯示第4實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖72係顯示第4實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖73係顯示第4實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖74係顯示第4實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖75係顯示第4實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖76係顯示第4實施形態之記憶體裝置之製造方法之一步驟的示意性剖面步驟圖。 圖77係顯示第5實施形態之記憶體裝置之構成例之示意性俯視圖。 圖78係顯示第5實施形態之記憶體裝置之構成例之示意性俯視圖。
1:單元電晶體(電晶體)
10:半導體層/半導體柱
11:閘極絕緣層/絕緣層/層
12:閘極電極/導電層/層
19:閘極配線/導電層/層
310:第1部分
311:第2部分
BL:位元線
MC:記憶體單元
Qx-Qx,Qy-Qy:線
WL:字元線
X,Y,Z:方向

Claims (17)

  1. 一種記憶體裝置，其具備： 基板； 第1位元線，其設置於前述基板之上方； 第1電晶體，其包含：設置於前述基板與前述第1位元線之間的第1半導體層、與前述第1半導體層之側面對向之第1閘極電極、及設置於前述第1半導體層與前述第1閘極電極之間的第1閘極絕緣層； 第1記憶體元件，其設置於前述第1電晶體與前述基板之間； 第1字元線，其包含連接於前述第1閘極電極之第1導電層； 第2電晶體，其包含：設置於前述基板與前述第1位元線之間的第2半導體層、與前述第2半導體層之側面對向之第2閘極電極、及設置於前述第2半導體層與前述第2閘極電極之間的第2閘極絕緣層； 第2記憶體元件，其設置於前述第2電晶體與前述基板之間；及 第2字元線，其於相對於前述基板之表面平行之第1方向上與前述第1字元線相鄰，且包含連接於前述第2閘極電極之第2導電層；且 前述第2半導體層於相對於前述基板之表面平行且與前述第1方向交叉之第2方向上，與前述第1半導體層相鄰。
  2. 如請求項1之記憶體裝置，其中前述第2半導體層於前述第1方向上與前述第1導電層相鄰。
  3. 如請求項1之記憶體裝置，其中前述第1半導體層包含氧化物半導體層。
  4. 如請求項1之記憶體裝置，其中前述第1導電層於前述第1方向上具有第1尺寸； 前述第1半導體層於前述第1方向上具有第2尺寸； 前述第1閘極電極於前述第1方向上具有第3尺寸； 前述第1閘極絕緣層於前述第1方向上具有第4尺寸； 前述第1尺寸小於前述第2尺寸、前述第3尺寸及前述第4尺寸之合計。
  5. 如請求項1之記憶體裝置，其更具備： 第2位元線，其設置於前述基板之上方； 第3電晶體，其包含：設置於前述基板與前述第2位元線之間的第3半導體層、與前述第3半導體層之側面對向之第3閘極電極、及設置於前述第3半導體層與前述第3閘極電極之間的第3閘極絕緣層；及 第3記憶體元件，其設置於前述第3電晶體與前述基板之間；且 前述第3閘極電極經由前述第1導電層而連接於前述第1閘極電極； 前述第1導電層於前述第1方向上具有第1尺寸； 前述第1半導體層於前述第1方向上具有第2尺寸； 前述第1閘極電極於前述第1方向上具有第3尺寸； 前述第1閘極絕緣層於前述第1方向上具有第4尺寸； 前述第1尺寸小於前述第2尺寸、前述第3尺寸及前述第4尺寸之合計。
  6. 如請求項1之記憶體裝置，其中前述第1記憶體元件包含： 第1電極，其設置於前述第1半導體層與前述基板之間； 第2電極，其與前述第1電極之側面對向；及 絕緣層，其設置於前述第1電極與前述第2電極之間。
  7. 如請求項1之記憶體裝置，其中前述第1半導體層包含： 第1源極/汲極區域； 第2源極/汲極區域，其於前述第1方向上設置於前述第1源極/汲極區域之上方；及 通道區域，其設置於前述第1源極/汲極區域與前述第2源極/汲極區域之間；且 前述第1閘極電極介隔前述第1閘極絕緣層而覆蓋前述通道區域之第1面。
  8. 如請求項1之記憶體裝置，其更具備第1電路，該第1電路於前述第1記憶體元件之下方設置於前述基板上。
  9. 如請求項1之記憶體裝置，其中前述第1位元線包含：第1部分，其於前述第2方向延伸；及第2部分，其於相對於前述基板之表面平行且與前述第2方向交叉之第3方向延伸。
  10. 如請求項9之記憶體裝置，其中前述第2方向上之前述第1部分之第5尺寸，為將前述第1半導體層之中心與前述第2半導體層之中心相連之前述第2方向上之第6尺寸之2倍以上。
  11. 一種記憶體裝置之製造方法，其包含： 於基板上方之記憶體元件之上方形成第1絕緣層； 於前述第1絕緣層上形成第1導電層； 於前述第1導電層上形成第2絕緣層； 於前述記憶體元件之上方，於前述第2絕緣層及前述第1導電層內形成第1孔； 於前述第1孔內形成第1層； 去除前述第2絕緣層； 於前述第1層之上表面上及前述第1層之側面上形成第2層； 基於前述第2層對前述第1導電層進行蝕刻，而於前述第2層之側面上形成閘極電極； 於去除前述第1層之後，經由前述第1孔，於前述閘極電極上形成閘極絕緣層；及 於前述第1孔及前述第1絕緣層內之第2孔內，形成連接於前述記憶體元件之半導體層。
  12. 如請求項11之記憶體裝置之製造方法，其中前述半導體層係氧化物半導體層。
  13. 如請求項11之記憶體裝置之製造方法，其更包含： 與形成前述閘極電極同時地，形成包含連接於前述閘極電極之閘極配線的字元線。
  14. 一種記憶體裝置之製造方法，其包含： 於基板上方之記憶體元件之上方形成第1絕緣層； 於前述第1絕緣層上形成第1層； 於前述第1層上形成第2絕緣層； 於前述記憶體元件之上方，於前述第2絕緣層內及前述第1層內形成第1孔； 經由前述第1孔，於相對於前述基板之表面平行之方向上之前述第1層之第1面內形成槽； 於前述第1孔內及前述槽內形成第2層； 去除前述第2絕緣層之後，於前述第1絕緣層、前述第1層上及前述第2層上形成第3絕緣層； 去除前述第3絕緣層下之前述第1層及前述第2層，形成由前述第3絕緣層包圍之第1空間； 於前述第1空間內形成閘極電極； 於前述閘極電極上形成閘極絕緣層；及 於前述閘極絕緣層上及前述第1絕緣層之第2孔內，形成連接於前述記憶體元件之半導體層。
  15. 如請求項14之記憶體裝置之製造方法，其中前述第1層包含：第1部分、前述第1部分之上方的第2部分、及前述第1部分與前述第2部分之間的第3部分；且 前述第3部分之材料與前述第1及第2部分之材料不同。
  16. 如請求項14之記憶體裝置之製造方法，其中前述半導體層係氧化物半導體層。
  17. 如請求項14之記憶體裝置之製造方法，其更包含： 與形成前述閘極電極同時地，形成包含連接於前述閘極電極之閘極配線的字元線。
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