TWI792025B - 半導體記憶裝置 - Google Patents

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Abstract

本實施方式之半導體記憶裝置具備：複數條第1配線，其等設置於半導體基板之表面上方，且於第1方向延伸；及複數條第2配線，其等設置於複數條第1配線之上方，且向相對於第1方向交叉之第2方向延伸。複數個電容器元件於從半導體基板之表面上方觀察時，每隔1個地配置於複數條第1配線與複數條第2配線之交叉區域。複數個電晶體分別對應地設置於複數個電容器元件上。第1方向上相鄰之2個電容器元件間之第1間隔窄於第2方向上相鄰之2個電容器元件間之第2間隔。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
近年來，開發了一種將垂直型電晶體用作開關電晶體之1T(Transistor(電晶體))-1C(Capacitor(電容器))型半導體記憶裝置。垂直型電晶體係如下電晶體：將在相對於半導體基板之主面大致垂直之方向上延伸之半導體柱用作通道，且於半導體柱之周圍具有於與主面大致平行之方向上延伸之閘極電極(字元線)。 為使此種垂直型電晶體之接通電流(電流驅動能力)增大，而考慮使半導體柱變粗，增加垂直型電晶體之閘極寬度。然而，若使半導體柱變粗，其周邊之字元線會變窄，導致字元線電阻上升。或者，為將字元線電阻維持得較低，而必須使字元線寬度變寬。而且，使半導體柱變寬或加大字元線寬度不利於記憶胞陣列之小型化。 如此一來，於垂直型電晶體之電流驅動能力與記憶胞陣列小型化之間，存在權衡關係。
本實施方式之半導體記憶裝置具有：複數條第1配線，其等設置於半導體基板之表面上方，且於第1方向延伸；及複數條第2配線，其等設置於複數條第1配線之上方，且向相對於上述第1方向交叉之第2方向延伸。複數個電容器元件於從半導體基板之表面上方觀察時，對複數條第1配線與複數條第2配線之交叉區域每隔1個而配置。複數個電晶體分別對應地設置於複數個電容器元件上。第1方向上相鄰之2個電容器元件間之第1間隔，窄於第2方向上相鄰之2個電容器元件間之第2間隔。
以下將參考附圖解釋實施例。本發明不限於該等實施例。於實施例中，“上方向”或“下方向”係指當將與設置有半導體元件之半導體基板之表面垂直之方向假定為“上方向”時之相對方向。因此，術語“上方向”或“下方向”有時不同於基於重力加速度方向之上方向或下方向。於本說明書和附圖中，與上述附圖中描述之元件相同之元件由相似之參考符號表示，並且視情況省略其詳細說明。
本實施方式之半導體記憶裝置具有：複數條第1配線，其等設置於半導體基板之表面上方，且於第1方向延伸；及複數條第2配線，其等設置於複數條第1配線之上方，且向相對於上述第1方向交叉之第2方向延伸。複數個電容器元件於從半導體基板之表面上方觀察時，每隔1個地配置於複數條第1配線與複數條第2配線之交叉區域。複數個電晶體分別對應地設置於複數個電容器元件上。第1方向上相鄰之2個電容器元件間之第1間隔窄於第2方向上相鄰之2個電容器元件間之第2間隔。 圖1A係表示本實施方式之半導體記憶裝置1之一例構成之立體圖。半導體記憶裝置1具有半導體基板10、複數條字元線WL、複數條位元線BL、複數個電容器元件20、及複數個胞電晶體30。半導體記憶裝置1亦可為例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)。然而，本實施方式不限於DRAM，而可適用於任意之1T1C型記憶體。1個電容器元件20和與之對應之1個胞電晶體30之對作為1個記憶胞MC發揮作用。再者，記憶胞MC亦可為mT1C型(m為2以上整數)。即，記憶胞MC之胞電晶體可分別共通連接有源極端子及汲極端子，且包含並聯連接之複數個胞電晶體30。於此情形時，並聯連接之複數個胞電晶體連接於電容器元件。
半導體基板10包含例如矽單晶等。於半導體基板10之表面上方，設置有於X方向上延伸之複數條字元線WL。複數條字元線WL相互大致平行地延伸，且於Y方向上以大致等間隔排列。
於字元線WL之上方，設置有於與X方向交叉之Y方向上延伸之複數條位元線BL。複數條位元線BL相互大致平行地延伸，且於X方向上以大致等間隔排列。
於半導體基板10之表面上，二維配置有複數個電容器元件20。各電容器元件20之一電極Et(參照圖1B)與胞電晶體30連接，且另一電極Eb(參照圖1B)與半導體基板10連接。電容器元件20之構成無特別限定。電容器元件20經由胞電晶體30接收並儲存電荷(例如電子)，或者將電荷排出。藉此，電容器元件20作為電荷儲存部發揮作用。再者，對於電容器元件20及胞電晶體30之構成，後面參照圖1B進行說明。
本實施方式中，記憶胞MC設置於半導體基板10上。然而，如圖11及圖12所示，記憶胞MC亦可設置於半導體基板10或周邊電路上設置之板狀電極(包括摻雜多晶矽、金屬、金屬矽化物等導電性材料之電極)12上。
複數個胞電晶體30分別對應地設置於複數個電容器元件20上。胞電晶體30各自具有半導體柱31。各半導體柱31從對應之電容器元件20貫通某1條字元線WL而設置至1個位元線BL。半導體柱31之下端與半導體柱31之電極Et(參照圖1B)連接，且其上端與位元線BL連接。藉此，構成具有字元線WL作為閘極電極且具有半導體柱31作為通道區域之胞電晶體30。
半導體柱31係例如氧化物半導體，更具體而言，半導體柱31係例如包含氧化銦、氧化鎵及氧化鋅之IGZO(InGaZnO，銦鎵鋅氧化物)。胞電晶體30係例如3端子元件。3端子元件係以源極、汲極、閘極動作，且未設本體觸點。因此，未對半導體柱31施加本體電壓，胞電晶體30成為以3端子(源極、汲極、閘極)動作之開關元件。胞電晶體30之源極端子連接於電容器元件20之電極Et(參照圖1B)，汲極端子連接於1條位元線BL，閘極端子連接於1條字元線WL。此種將氧化物半導體用作通道區域(本體部分)之3端子元件之電晶體(以下亦稱為氧化物半導體電晶體)具有以寬帶隙之氧化物半導體形成之通道部，且不具有PN接面部。因此，於將氧化物半導體電晶體用作胞電晶體30之情形時，胞電晶體30之截止漏電流變得非常小，且亦不存在接面洩漏。藉此，從電容器元件20經由胞電晶體30洩漏之電荷變少。因此，可藉由將氧化物半導體電晶體用作胞電晶體30，而減少電容器元件20之電容。其結果，可使記憶胞MC小型化。記憶胞MC之小型化可使半導體記憶裝置1之記憶胞陣列整體之佈局面積減小，從而可降低製造成本。進而，因胞電晶體30之洩漏電流較小而可減少更新動作之頻度，降低耗電。再者，亦可於半導體柱31之中心部，設置有例如柱狀之氧化矽膜等絕緣材料，且於該絕緣材料之周圍設置IGZO等氧化物半導體。即，半導體柱31之氧化物半導體亦可構成為筒狀、例如通心粉狀。
另一方面，各記憶胞MC中儲存之電荷量較少導致寫入資料或讀出資料對雜訊敏感，雜訊抗擾性下降。因此，本實施方式中，為保證雜訊抗擾性而採用所謂之摺疊位元線構成。下文對摺疊位元線構成進行說明。
半導體基板10上之電容器元件20、胞電晶體30、字元線WL及位元線BL由例如包含氧化矽膜等絕緣膜之層間絕緣膜40被覆。
於對某記憶胞MC選擇性存取之情形時，對從複數條字元線WL中選擇之1條字元線WL施加接通電壓，對從複數條位元線BL中選擇之1條位元線BL施加寫入電壓或讀出電壓。藉此，例如於寫入動作中，和選擇字元線WL與選擇位元線BL之交點對應之選擇記憶胞MC之胞電晶體30成為導通狀態(接通狀態)，而使電容器元件20中儲存有電荷。DRAM之類的揮發性記憶體中，儲存於電容器元件20之電荷隨著時間經過，經由胞電晶體30等逸出。因此，為維持儲存於電容器元件20中之電荷，而必須定期地執行保持(更新)動作。與之相對，根據本實施方式，如上所述，可藉由將氧化物半導體電晶體用作胞電晶體30，而減少胞電晶體30中之洩漏電流，降低保持動作之頻度。
又，根據本實施方式，電容器元件20設置於半導體基板10上，胞電晶體30設置於電容器元件20之上方。
當電容器元件20設置於胞電晶體30之上方時，為了連接電容器元件20之電極與半導體基板10，於記憶胞MC之側方需要接觸插塞。此種接觸插塞導致記憶胞陣列MCA之佈局面積增大。
與之相對，本實施方式中，無需設置此種連接電容器元件20之電極與半導體基板10之接觸插塞。藉此，可使記憶胞陣列MCA小型化。
圖1B係表示1個記憶胞MC之一例構成之剖視圖。如圖1B所示，記憶胞MC於半導體基板10上具有電容器元件20，且於電容器元件20上具有胞電晶體30。
電容器元件20具有：與半導體基板10連接之電極柱P、覆蓋電極柱P之絕緣部13、及覆蓋絕緣部13之胞電極14。電極柱P與胞電極14因絕緣部13而電性絕緣，構成2個電極。
胞電晶體30具備：作為通道區域(電流路徑)之氧化物半導體層(半導體柱)31、輔助層(supplemental layer)31CP、31BL、閘極絕緣層32、及字元線WL。
圖1B之電容器元件20係所謂之鰭型電容器。電容器元件20具有圓柱形狀，但不限於此。電極柱P及胞電極14中，例如使用銅、鎢等金屬材料。絕緣部13中，例如使用銅氧化物、鎢氧化物、矽氧化物、鋁氧化物、鉿氧化物、鋯氧化物、鉭氧化物、或其等之積層構造等。電極柱P與半導體基板10電性連接。另一方面，胞電極14經由輔助層31CP而與胞電晶體30之半導體柱31電性連接。
胞電晶體30係例如垂直型電晶體，其具備包含配置於比電容器元件20更靠上之作為通道之氧化物半導體(例如IGZO)之半導體柱31，且通道長度方向與半導體基板10之表面交叉(例如正交)。又，半導體柱31貫通字元線WL。即，字元線WL將半導體柱31之側面(周圍)包圍。於此情形時，胞電晶體30之通道寬度成為半導體柱31之圓周方向，故半導體柱31之圓周方向之長度對胞電晶體30之電流驅動能力造成影響。
半導體柱31之下端之電極經由輔助層31CP而與胞電極14電性連接，上端之電極經由輔助層31BL而與位元線BL連接。
輔助層31CP設置於半導體柱31與胞電極14之間。又，輔助層31BL設置於半導體柱31與位元線BL之間。其目的在於抑制半導體柱31內之氧於半導體柱31與胞電極14之界面及半導體柱31與位元線BL之界面形成高電阻之金屬氧化物層。即，輔助層31BL、31CP作為抑制半導體柱31與位元線BL或胞電極14之反應之阻擋層發揮作用。
再者，輔助層31BL、31CP之材料中，會與半導體柱31之氧進行反應而成為高電阻之金屬氧化物層之類的金屬材料不佳。又，作為輔助層31BL、31CP，會使位元線BL或胞電極14氧化之材料亦不佳。因此，輔助層31BL、31CP中，較佳為使用氧之解離能(dissociation energy)較大之氧化物。惟期望將輔助層31BL、31CP非常薄地形成，以免阻礙胞電晶體30與電容器元件20或位元線BL之電性連接。
圖2係表示本實施方式之半導體記憶裝置1之構成之一例的俯視圖。圖2中表示字元線WL、位元線BL及記憶胞MC之配置關係。再者，字元線WL及位元線BL之條數無特別限定。
字元線WL0～WL4分別向X方向延伸，且相互大致平行。相鄰字元線WL間之間距Pw約為1.7F。F(Feature size，特徵尺寸)係半導體控制製程中之最小加工尺寸。
位元線BL0～BL8分別向Y方向延伸，且相互大致平行。相鄰位元線BL間之間距Pb約為1F。即，位元線BL0～BL8間之間距Pb窄於字元線WL0～WL4間之間距Pw。又，於此情形時，平面佈局中之1個記憶胞MC之單位(單位胞之佈局面積)成為3.4F2 (2F×1.7F×2/2＝3.4F2 )。
如圖2所示，從半導體基板10之上方觀察時，字元線WL0～WL4與位元線BL0～BL8交叉(例如正交)。記憶胞MC於X方向及Y方向上對於字元線WL0～WL4與位元線BL0～BL8之交點每隔1個而配置。即，排列於X方向之記憶胞MC每隔1條位元線BL配置1個。又，排列於Y方向之記憶胞MC每隔1條字元線WL配置1個。進而換言之，記憶胞MC於X方向及Y方向上分別各錯開半個間距而排列。
藉此，於從半導體基板10之表面上方觀察時，記憶胞MC之中心(電容器元件之中心)以成為平面最密填充(即，六方最密配置)之方式配置。即，若著眼於1個記憶胞MC，則於該記憶胞MC之周圍，6個記憶胞MC幾乎等距離地相鄰。該6個記憶胞MC配置於大致正六邊形之頂點。於此情形時，彼此相鄰之3個記憶胞MC呈具有於X方向上延伸之邊之大致三角形，且3個記憶胞MC位於該三角形之頂點。當上述6個記憶胞MC配置於大致正六邊形之頂點時，彼此相鄰之3個記憶胞MC所成之三角形成為大致正三角形。
進而，若著眼於X方向及Y方向上相鄰之4個電容器元件20，該4個電容器元件20位於X方向及Y方向上具有對角線之四邊形之頂點，且具有大致菱形之形狀。此處，因間距Pb窄於間距Pw，故包括4個電容器元件20之四邊形之X方向之對角線變得短於Y方向之對角線。因此，於平面佈局中，包括4個電容器元件20之四邊形成為位元線BL方向(Y方向)上細長之菱形形狀。因設為此種記憶胞MC之配置，位元線BL之間距Pb變得相對較窄，字元線WL之間距Pw變得相對較寬。
因字元線WL之間距Pw變寬，而可使字元線WL之寬度變寬。藉此，可使字元線WL之電阻下降，使胞電晶體30之動作速度高速化。另一方面，因位元線BL之間距Pb變窄，位元線BL間之耦合雜訊成為問題。本實施方式中，該雜訊問題由下述摺疊位元線構成來應對。而且，於X方向及Y方向上，記憶胞MC每隔1條位元線BL配置1個。藉此，可進行摺疊位元線構成。
圖3A～圖3C係表示摺疊位元線構成之配置之概略俯視圖。摺疊位元線構成係將相鄰之2條位元線BL之對BLP連接於1個感測放大器SA。感測放大器SA係將從位元線對BLP之一位元線BL中所得之資料作為參照資料，將從另一位元線BL中所得之資料作為信號資料，將信號資料與參照資料進行比較，檢測信號資料之邏輯。以此方式，感測放大器SA構成為與相鄰之2條位元線對BLP之一端連接，且位元線BL於感測放大器SA中折返。因此，此種構成稱為摺疊位元線構成。
摺疊位元線構成中，相鄰之2條位元線對BLP被用於資料之寫入或檢測。即，位元線對BLP之2條位元線BL相互靠近。例如，當考量雜訊從被激活之字元線耦合於位元線BL之實例時，雜訊與構成位元線對BLP之2條位元線BL均耦合。當雜訊與參照資料和信號資料均耦合之情形時、即共模雜訊之情形時，於採用差動感測方式之感測放大器中，讀出信號量減少相當於與參照資料和信號資料分別耦合之雜訊之差值。另一方面，於開放位元線構成之情形時，因同樣之實例中雜訊僅與信號資料耦合，讀出信號量相應於已耦合之雜訊減少。如此一來，摺疊位元線構成具有雜訊抗擾性優於開放位元線構成之優點。
因此，本實施方式之半導體記憶裝置1即便將氧化物半導體電晶體用作胞電晶體30使記憶胞MC小型化，使位元線BL間之間距Pb變窄，亦可藉由採用摺疊位元線構成來提昇雜訊抗擾性。
再者，雖未圖示，但開放位元線構成從延伸至感測放大器之其中一個感測放大器之位元線及延伸至另一個感測放大器之位元線，獲得參照資料及信號資料。於此情形時，位元線對不相鄰，雜訊容易僅加載至其中一條位元線。因此，開放位元線構成於雜訊抗擾性上不如摺疊位元線構成。因此，採用開放位元線構成之情形時，例如於讀出動作時，實效性之讀出信號量(參照資料與信號資料之差)會相應於雜訊減少。為彌補此信號量之減少量，而需要增大電容器元件20之電容等措施。於此情形時，必須將電容器元件20之絕緣體變更為高介電材料，或者進而提高電容器元件20之高度。例如，於提高電容器元件20之高度之情形時，會導致圖11中所示之位元線BL之位置變高，接觸插塞18之高度(深度)變高。藉此，位元線BL與電晶體T之接觸電阻會上升。或者，會產生接觸插塞18之縱橫比變高，從而生產率下降等問題。因此，開放位元線構成如本實施方式所示，不適合將氧化物半導體電晶體用作胞電晶體或縮窄位元線間之間距之半導體記憶裝置1。
圖3A之構成中，感測放大器SA設置於記憶胞陣列MCA之Y方向之一端(一邊)側，且僅配置於位元線BL之單側。
圖3B之構成中，感測放大器SA設置於記憶胞陣列MCA之Y方向之兩端(兩邊)側，且交替地配置於每一位元線對BLP。例如，某位元線對BLP中，感測放大器SA配置於一端側，與之相鄰之位元線對BLP中，感測放大器SA配置於另一端側。
圖3C之構成中，感測放大器SA設置於2個記憶胞陣列MCAa與MCAb之間，且與任一記憶胞陣列MCAa或MCAb之位元線對BLP選擇性連接。開關元件SWa設置於感測放大器SA與一記憶胞陣列MCAa之位元線對BLP之間，開關元件SWb設置於感測放大器SA與另一記憶胞陣列MCAb之位元線對BLP之間。開關元件SWa、SWb分別設置於每一位元線對BLP。開關元件SWa、SWb包含例如電晶體之類的半導體元件(未圖示)，將1個位元線對BLP選擇性連接於感測放大器SA。一開關元件SWa將記憶胞陣列MCAa之位元線對BLP連接於感測放大器SA時，另一開關元件SWb將記憶胞陣列MCAb之位元線對BLP與感測放大器SA電性切斷。相反地，開關元件SWb將記憶胞陣列MCAb之位元線對BLP連接於感測放大器SA時，開關元件SWa將記憶胞陣列MCAa之位元線對BLP與感測放大器SA電性切斷。即，開關元件SWa、SWb相輔地動作。
於讀出/寫入動作時，以將記憶胞陣列MCAa、MCAb中包含選擇字元線WL之記憶胞陣列之位元線對BLP連接於感測放大器SA之方式，開關元件SWa、SWb之任一個成為接通狀態，另一個成為斷開狀態。
感測放大器SA從經由開關元件SWa或SWb連接之位元線對BLP，接收參照資料及信號資料，且檢測信號資料。
本實施方式之半導體記憶裝置1可為圖3A～圖3C中所示之摺疊位元線構成之任一個。 進而，本實施方式亦可適用於Twisted-BL方式。於此情形時，可利用加載至位元線BL之雜訊之共模雜訊化帶來之雜訊降低效應，進而改善讀出裕度。
圖4係表示半導體柱31之形狀之概略俯視圖。半導體柱31從電容器元件20貫通字元線WL連接於位元線BL。於半導體基板10之與表面大致平行之剖面(X-Y剖面)中，貫通字元線WL之半導體柱31之形狀如圖4所示，成為字元線WL之延伸方向(X方向)上具有長徑之細長形狀。例如，半導體柱31之剖面形狀係X方向上具有長徑之大致橢圓形。即，半導體柱31之剖面形狀係X方向之寬度大於Y方向之寬度。於半導體柱31之外周設置有字元線WL，半導體柱31之外周之長度成為胞電晶體30之通道寬度。因此，若X-Y剖面中之半導體柱31之外周長度較長，胞電晶體30之電流驅動能力便會提昇。因此，較佳為半導體柱31之外周長度較長。
另一方面，於X-Y剖面中，若字元線WL中半導體柱31所貫通之部分之寬度(即，字元線WL之側面與半導體柱31之距離)Ww較窄，便會導致字元線WL之電阻上升。若字元線WL之電阻較高，便會導致驅動字元線WL之速度變慢，而使裝置整體之動作速度變慢。因此，考慮到字元線WL之電阻，較佳為減小X-Y剖面中之胞電晶體30之剖面形狀，增大寬度Ww。
因此，可藉由將X-Y剖面中之半導體柱31之形狀設為X方向上具有長徑之細長形狀，而一面增長半導體柱31之外周長度，一面擴大字元線WL之寬度Ww。藉此，解決了胞電晶體30之電流驅動能力提昇與字元線WL之電阻降低之權衡。
如上所述，根據本實施方式，可藉由將氧化物半導體電晶體用作胞電晶體30，而將記憶胞MC小型化，減小耗電，並且使寫入動作及讀出動作高速化。
進而，可藉由採用摺疊位元線構成，抑制因氧化物半導體電晶體產生之雜訊抗擾性低下。 接下來，說明本實施方式之記憶胞MC之製造方法。
圖5～圖10係表示本實施方式之記憶胞MC之一例製造方法之剖視圖。
首先，利用微影技術及蝕刻技術，於半導體基板10形成電極柱P。電極柱P之平面配置如同參照圖2所說明。例如，電極柱P之中心於從半導體基板10之上方觀察時具有大致圓形，且如上所述，以成為平面最密填充(即，六方最密配置)之方式配置。
其次，於半導體基板10上形成絕緣部13。絕緣部13以熱氧化法、CVD(Chemical Vapor Deposition，化學氣相沈積)、ALD(Atomic Layer Deposition，原子層沈積)等形成即可。
其次，將胞電極14之材料沈積於半導體基板10及絕緣部13上，利用微影技術及蝕刻技術將半導體基板10上之胞電極14之材料去除。藉此，胞電極14形成於絕緣部13之上表面及側面之一部分。藉此，如圖5所示，形成具有電極柱P、絕緣部13及胞電極14之電容器元件20。
其次，形成被覆電容器元件20之層間絕緣膜17-1。於層間絕緣膜17-1上形成字元線WL，進而以將字元線WL被覆之方式形成層間絕緣膜17-2。層間絕緣膜17-1、17-2亦可為例如TEOS(TetraEthoOxySilane，四乙氧基矽烷)等氧化矽膜。
其次，利用微影技術及蝕刻技術，以於電容器元件20上對應於電極柱P之方式，於層間絕緣膜17-1、17-2及字元線WL形成開口OP。開口OP以貫通字元線WL之方式對準。開口OP之底部到達胞電極14。藉此，獲得圖5中所示之構造。
其次，如圖6所示，利用CVD法或ALD法等，於層間絕緣膜17-2上、及開口OP之內表面上沈積閘極絕緣層32之材料。其次，利用RIE(Reactive Ion Etching，反應離子蝕刻)法，各向異性回蝕閘極絕緣層32。藉此，如圖6所示，使開口OP側面之閘極絕緣層32留存，將開口OP之底部及層間絕緣膜17-2上之閘極絕緣層32之材料去除。
其次，如圖7所示，利用CVD法或ALD法等，於層間絕緣膜17-2上、及開口OP之內表面沈積輔助層31CP之材料。其次，利用CVD法等，以填充開口OP之方式，沈積半導體柱31之材料(氧化物半導體)。
此處，輔助層31CP抑制於半導體柱31之材料與胞電極14之間形成高電阻之金屬氧化物。因此，使半導體柱31與胞電極14之間之接觸電阻降低。又，輔助層31CP亦具有於胞電晶體30之作為通道區域之半導體柱31與閘極絕緣層32之間，減少通道中移動之載子之界面散射之功能。藉此，可使胞電晶體30之載子遷移率提昇。
其次，如圖8所示，利用CMP(Chemical Mechanical Polishing，化學機械研磨)法，研磨半導體柱31及輔助層31CP直至露出層間絕緣膜17-2。藉此，將層間絕緣膜17-2上之半導體柱31及輔助層31CP去除，使半導體柱31及輔助層31CP殘留於開口OP內。
又，於露出層間絕緣膜17-2之上表面之後，還進行某種程度之過蝕刻。藉此，於CMP處理後，半導體柱31及輔助層31CP之上表面位於比層間絕緣膜17-2之上表面更靠略微下方。
其次，如圖9所示，利用CVD法等，於層間絕緣膜17-2上及半導體柱31上，沈積輔助層31BL之材料。其次，利用CMP法，研磨輔助層31BL之材料直至露出層間絕緣膜17-2之表面。藉此，使輔助層31BL殘留於開口OP內之半導體柱31上。藉此，半導體柱31由輔助層31CP、31BL包圍。
其次，如圖10所示，於輔助層31BL上形成位元線BL，藉此形成記憶胞MC。此處，輔助層31BL如上所述地，抑制於位元線BL與半導體柱31之間形成金屬氧化物。藉此，可降低位元線BL與半導體柱31之間之接觸電阻。
其後，形成其他層間絕緣膜40及多層配線層(未圖示)等，而完成本實施方式之半導體記憶裝置1。上述製造方法僅為一例，亦可為其他製造方法。
(變化例1) 圖11係表示上述實施方式之半導體記憶裝置之變化例1之剖視圖。根據變化例1，記憶胞MC設置於板狀電極12上。
例如，於半導體基板11之上方設置有板狀電極12。於半導體基板11與板狀電極12之間設置有層間絕緣膜，而未設置周邊電路。複數個記憶胞MC於板狀電極12上並聯。複數個記憶胞MC之電容器元件20與板狀電極12共通地電性連接。排列於Y方向之複數個記憶胞MC共有位元線BL。又，該等複數個記憶胞MC各自與不同之字元線WL連接。
板狀電極12與複數個記憶胞MC共通地連接，且包含例如摻雜多晶矽、金屬、金屬矽化物等導電性材料。板狀電極12經由接觸插塞19，被設定為固定電位，且對電容器元件20之電極Eb施加固定電位。
位元線BL經由接觸插塞18及電晶體T連接於未圖示之周邊電路。周邊電路配置於例如記憶胞MC之周邊。
例如，於讀出/寫入時，選擇1條字元線WL。將1條選擇字元線WL設定為有效狀態(例如，高位準電壓)，將此外之非選擇字元線設定為無效狀態(例如，低位準電壓)。藉此，包含感測放大器之周邊電路可經由位元線BL檢測與選擇字元線WL連接之記憶胞MC中儲存之電荷。
(變化例2) 圖12係表示上述實施方式之半導體記憶裝置之變化例2之剖視圖。變化例2中，記憶胞MC設置於周邊電路21上設置之板狀電極12上。
例如圖12中，於半導體基板11上，設置有包含感測放大器等之周邊電路(CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路)21，且於周邊電路21上設置有板狀電極12。複數個記憶胞MC於板狀電極12上並聯。複數個記憶胞MC之電容器元件20與板狀電極12共通地電性連接。Y方向上排列之複數個記憶胞MC共有位元線BL。又，該等複數個記憶胞MC與各不相同之字元線WL連接。
板狀電極12與複數個記憶胞MC共通地連接，且包含例如摻雜多晶矽、金屬、金屬矽化物等導電性材料。板狀電極12經由接觸插塞19，被設定為固定電位，且對電容器元件20之電極Eb施加固定電位。
位元線BL經由接觸插塞18及電晶體T連接於周邊電路(包含感測放大器)21。周邊電路21配置於例如記憶胞MC之正下方。
例如，於讀出/寫入時選擇1條字元線WL。將1條選擇字元線WL設定為有效狀態(例如，高位準電壓)，將此外之非選擇字元線設定為無效狀態(例如，低位準電壓)。藉此，包含感測放大器之周邊電路21可經由位元線BL檢測與選擇字元線WL連接之記憶胞MC中儲存之資訊，或者經由位元線BL將資訊寫入至與選擇字元線WL連接之記憶胞MC中。
(變化例3) 記憶胞MC可設置於周邊電路21上，但亦可與周邊電路21之側方相鄰配置。於此情形時，板狀電極12亦可與周邊電路21之配線於同一層包含同一材料。雖將與板狀電極12連接之接觸插塞之圖示省略，但板狀電極12經由接觸插塞，被設定為固定電位，且對電容器元件20之電極Eb施加固定電位。
例如，圖13係表示上述實施方式之DRAM之變化例3之剖視圖。變化例3中，記憶胞MC與周邊電路21於Y方向上相鄰配置。板狀電極12形成為與設置於接觸插塞18之中途之配線12a及設置於周邊電路21之配線(局部配線)12b同一層且同一材料。圖13中，省略了周邊電路21之配線12a、12b以外之構成之圖示。如此一來，板狀電極12亦可利用周邊電路21之配線之形成步驟同時形成。再者，接觸插塞18係從位元線BL經由配線12a連接於電晶體T之擴散層，但亦可不經由配線12a而直接從位元線BL連接於擴散層。
圖14A～圖14C係表示其他摺疊位元線構成之配置之概略俯視圖。該等摺疊位元線構成於2條位元線BL之對BLP與1個感測放大器SA連接之方面與圖3A～圖3C中所示之構成相同。然而，圖14A～圖14C中所示之摺疊位元線構成於與感測放大器SA連接之位元線對之位元線間，配置有與其他感測放大器SA連接之至少1條其他位元線。
此種摺疊位元線構成之半導體記憶裝置1即便將氧化物半導體電晶體用作胞電晶體30使記憶胞MC小型化，使位元線BL間之間距Pb變窄，亦可藉由採用摺疊位元線構成，而提昇雜訊抗擾性。
圖14A之構成中，感測放大器SA排列於記憶胞陣列MCA之兩端。在與設置於記憶胞陣列MCA之一端側之感測放大器SAa連接之位元線對BLP之位元線BL間，配置有與設置於記憶胞陣列MCA之另一端側之感測放大器SAb連接之位元線對BLP。即，於與感測放大器SAa連接之位元線對BLP之位元線BL間，插入有與其他感測放大器SAb連接之2條其他位元線對BLP。
圖14A中，感測放大器SAa僅配置於記憶胞陣列MCA之一端側，且感測放大器SAb僅配置於記憶胞陣列MCA之另一端側。另一方面，圖14B之構成中，交錯地交替呈現感測放大器SAa與感測放大器SAb之關係。例如，於記憶胞陣列MCA之一端側，如感測放大器SAa、SAb、SAa…般，交替地配置感測放大器SAa、SAb。於記憶胞陣列MCA之另一端側，如感測放大器SAb、SAa、SAb…般，交替地配置感測放大器SAb、SAa。亦可為此種構成。
圖14C之構成中，感測放大器SAc、SAd均排列於記憶胞陣列MCA之一端。於與感測放大器SAc連接之位元線對BLP之位元線BL間，配置有與相鄰之感測放大器SAd連接之位元線對BLP。與感測放大器SAd連接之位元線對BLP以不於感測放大器SAc之位元線對BLP之一位元線BL短路之方式，至少於其等之交叉部，配線於交叉部之上方或下方。例如，圖15A及圖15B係表示圖14C之交叉部之更詳細構成之圖。如圖15A所示，感測放大器SAc之位元線對BLP之其中一個於交叉部分，因上層配線UW而比感測放大器SAd之位元線對BLP更迂迴。或者，如圖15B所示，感測放大器SAd之位元線對BLP於交叉部分，因上層配線UW而比感測放大器SAc之位元線對BLP之其中一個更迂迴。於上層配線UW與其下方之位元線或位元線對之間，設置有層間絕緣膜。再者，CNT係位元線BL與上層配線UW之觸點。藉此，於與感測放大器SAc連接之位元線對BLP之位元線BL間，插入有與相鄰感測放大器SAd連接之2條其他位元線對BLP。
本實施方式之半導體記憶裝置1亦可為圖14A～圖14C中所示之摺疊位元線構成之任一個。 儘管已經描述了某些實施例，但該等實施例僅係藉由示例之方式給出，並且不意圖限制本發明之範圍。實際上，本文描述之新穎之方法及系統能夠以多種其他形式來體現；再者，於不背離本發明之精神之情形時，可對本文所述之方法及系統之形式進行各種省略、替代及改變。所附申請專利範圍及其等效形式旨在包含本發明之範圍和精神內之形式與變化。
相關申請之引用 本申請係以2019年12月27日提出申請之先前日本專利申請第2019-239101號之優先權之利益為基礎，且追求其利益，其全部內容以引用之方式包含於本文中。
1:半導體記憶裝置 10:半導體基板 11:半導體基板 12:板狀電極 12a:配線 12b:配線 13:絕緣部 14:胞電極 17-1:層間絕緣膜 17-2:層間絕緣膜 18:接觸插塞 19:接觸插塞 20:電容器元件 21:周邊電路 30:胞電晶體 31:半導體柱 31BL:輔助層 31CP:輔助層 32:閘極絕緣層 40:層間絕緣膜 BL(BL0～BL8):位元線 BLP:位元線對 CNT:觸點 Eb:電極 Et:電極 MC:記憶胞 MCA:記憶胞陣列 MCAa:記憶胞陣列 MCAb:記憶胞陣列 OP:開口 P:電極柱 Pb:間距 Pw:間距 SA:感測放大器 SAa:感測放大器 SAb:感測放大器 SAc:感測放大器 SAd:感測放大器 SWa:開關元件 SWb:開關元件 T:電晶體 UW:上層配線 WL(WL0～WL4):字元線 Ww:寬度
圖1A係表示本實施方式之半導體記憶裝置之一例構成之立體圖。 圖1B係表示1個記憶胞之一例構成之剖視圖。 圖2係表示本實施方式之半導體記憶裝置之一例構成之俯視圖。 圖3A係表示摺疊位元線構成之配置之概略俯視圖。 圖3B係表示摺疊位元線構成之配置之概略俯視圖。 圖3C係表示摺疊位元線構成之配置之概略俯視圖。 圖4係表示柱之形狀之概略俯視圖。 圖5係表示本實施方式之記憶胞MC之一例製造方法之剖視圖。 圖6係繼圖5後表示一例製造方法之剖視圖。 圖7係繼圖6後表示一例製造方法之剖視圖。 圖8係繼圖7後表示一例製造方法之剖視圖。 圖9係繼圖8後表示一例製造方法之剖視圖。 圖10係繼圖9後表示一例製造方法之剖視圖。 圖11係表示本實施方式之DRAM之變化例1之剖視圖。 圖12係表示本實施方式之DRAM之變化例2之剖視圖。 圖13係表示本實施方式之DRAM之變化例3之剖視圖。 圖14A係表示其他摺疊位元線構成之配置之概略俯視圖。 圖14B係表示其他摺疊位元線構成之配置之概略俯視圖。 圖14C係表示其他摺疊位元線構成之配置之概略俯視圖。 圖15A係表示圖14C之交叉部之更詳細構成之圖。 圖15B係表示圖14C之交叉部之更詳細構成之圖。
1:半導體記憶裝置
BL0~BL8:位元線
MC:記憶胞
Pb:間距
Pw:間距
WL0~WL4:字元線

Claims (26)

  1. 一種半導體記憶裝置，其具有：複數條第1配線，其等設置於半導體基板之表面上方，且於第1方向延伸；複數條第2配線，其等設置於上述複數條第1配線之上方，且朝向相對於上述第1方向交叉之第2方向延伸；複數個電容器元件，其等從上述半導體基板之表面上方觀察時，在上述複數條第1配線與上述複數條第2配線之複數個交叉區域中，每隔1個交叉區域配置；及複數個電晶體，其等分別對應地設置於上述複數個電容器元件上；其中上述複數個電晶體各自包含半導體柱，上述半導體柱貫通對應之上述複數條第1配線之一者，上述半導體柱之一端與對應之上述複數條第2配線之一者電性連接，上述半導體柱之另一端與對應之上述複數個電容器元件之一者電性連接，上述複數個電容器元件之另一端共通地連接，且上述第1方向上相鄰之2個上述電容器元件間之第1間隔，窄於上述第2方向上相鄰之2個上述電容器元件間之第2間隔。
  2. 如請求項1之半導體記憶裝置，其中上述第1配線係字元線，上述第2配線係位元線。
  3. 如請求項1之半導體記憶裝置，其中從上述半導體基板之表面上方觀察時，上述複數個電容器元件之中心以成為平面最密填充(closed-packed)之方式配置。
  4. 如請求項1之半導體記憶裝置，其中從上述半導體基板之表面上方觀察時，上述第1及第2方向上彼此相鄰之4個上述電容器元件位於具有大致菱形之形狀之四邊形之各頂點，其中上述菱形在上述第2方向上比在上述第1方向上長。
  5. 如請求項1之半導體記憶裝置，其中從上述半導體基板之表面上方觀察時，彼此相鄰之3個上述電容器元件位於具有於上述第1方向上延伸之邊的大致正三角形之各頂點。
  6. 如請求項1之半導體記憶裝置，其中上述電晶體係3端子元件。
  7. 如請求項6之半導體記憶裝置，其中上述電晶體之源極端子、汲極端子、閘極端子分別連接於電容器元件之一電極、上述複數條第2配線中之1條、上述複數條第1配線中之1條。
  8. 如請求項1之半導體記憶裝置，其中上述半導體柱包含氧化物半導體。
  9. 如請求項1之半導體記憶裝置，其中上述電晶體係於該電晶體之電流 路徑中具有氧化物半導體之氧化物半導體電晶體。
  10. 如請求項1之半導體記憶裝置，其中上述半導體柱於與上述半導體基板之表面平行之剖面中，上述第1方向之寬度大於上述第2方向之寬度。
  11. 如請求項1之半導體記憶裝置，其中上述半導體柱於與上述半導體基板之表面平行之剖面中，為於上述第1方向具有長徑之細長形狀。
  12. 如請求項1之半導體記憶裝置，其進而具備與上述2條第2配線連接之感測放大器。
  13. 如請求項12之半導體記憶裝置，其中與上述感測放大器連接之2條上述第2配線係形成上述第1方向上彼此相鄰之2條第2配線對。
  14. 如請求項12之半導體記憶裝置，其中於與上述感測放大器連接之上述2條第2配線間，配置有與其他感測放大器連接之至少1條其他第2配線。
  15. 如請求項1之半導體記憶裝置，其中1個上述電容器元件及與其對應之1個上述電晶體構成1個記憶胞。
  16. 如請求項1之半導體記憶裝置，其中1個上述電容器元件及與其對應之複數個上述電晶體構成1個記憶胞。
  17. 如請求項1之半導體記憶裝置，其進而具備：CMOS電路，其設置於上述半導體基板上；配線，其具有單層或複數層，並構成為電性連接至包含於上述CMOS電路之元件；及電極，其與上述配線之上述單層或上述複數層之至少一層設置於同一層，且與上述複數個電容器元件之上述另一端共通地連接。
  18. 如請求項1之半導體記憶裝置，其進而具備：CMOS電路，其設置於上述半導體基板上；及配線，其具有單層或複數層，並構成為電性連接至包含於上述CMOS電路之元件；其中上述CMOS電路之整體或部分配置於上述電容元件或上述電晶體之下。
  19. 如請求項8之裝置，其中上述半導體柱包括氧化銦、氧化鎵及氧化鋅。
  20. 如請求項9之裝置，其中上述氧化物半導體電晶體係於上述電流路徑中包括氧化銦、氧化鎵及氧化鋅。
  21. 一種半導體儲存裝置，其包含：複數條第1配線，其等設置於半導體基板之表面上方以於第1方向延 伸；複數條第2配線，其等設置於上述第1配線之上方以於與上述第1方向交叉之第2方向延伸；複數個電容器元件，其等從上述半導體基板之上述表面上方觀察時，在上述第1配線與上述第2配線間之複數個交叉區域中，每隔1個交叉區域配置；及複數個電晶體，其等設置於上述電容器元件上方以分別對應於上述電容器元件，其中上述電晶體各自包括半導體柱，上述半導體柱貫通對應之1條上述第1配線，上述半導體柱之一端與對應之1條上述第2配線電性連接，上述半導體柱之另一端與對應之一個上述電容器元件電性連接，該半導體儲存裝置進一步包含：CMOS電路，其設置於上述半導體基板；及配線，其包括單層或複數層且構成為電性連接至包含於上述CMOS電路中之元件，上述CMOS電路之整體或部分配置於上述電容器元件或上述電晶體之下，且上述第1方向上彼此相鄰之2個上述電容器元件間之第1距離窄於上述第2方向上彼此相鄰之2個上述電容器元件間之第2距離。
  22. 一種半導體記憶裝置，其具有：複數條第1配線，其等設置於半導體基板之表面上方，且於第1方向延伸； 複數條第2配線，其等設置於上述複數條第1配線之上方，且朝向相對於上述第1方向交叉之第2方向延伸；複數個電容器元件，其等從上述半導體基板之表面上方觀察時，對上述複數條第1配線與上述複數條第2配線之交叉區域每隔1個而配置；及複數個電晶體，其等分別對應地設置於上述複數個電容器元件上；上述第1方向上相鄰之2個上述電容器元件間之第1間隔，窄於上述第2方向上相鄰之2個上述電容器元件間之第2間隔，其中上述複數個電晶體各自包含半導體柱，上述半導體柱貫通對應之上述第1配線，上述半導體柱之一端與對應之上述電容器元件電性連接，上述半導體柱之另一端與對應之上述第2配線電性連接，上述半導體柱包含氧化物半導體。
  23. 一種半導體記憶裝置，其具有：複數條第1配線，其等設置於半導體基板之表面上方，且於第1方向延伸；複數條第2配線，其等設置於上述複數條第1配線之上方，且朝向相對於上述第1方向交叉之第2方向延伸；複數個電容器元件，其等從上述半導體基板之表面上方觀察時，對上述複數條第1配線與上述複數條第2配線之交叉區域每隔1個而配置；及複數個電晶體，其等分別對應地設置於上述複數個電容器元件上；上述第1方向上相鄰之2個上述電容器元件間之第1間隔，窄於上述第2方向上相鄰之2個上述電容器元件間之第2間隔， 其中上述複數個電晶體各自包含半導體柱，上述半導體柱貫通對應之上述第1配線，上述半導體柱之一端與對應之上述電容器元件電性連接，上述半導體柱之另一端與對應之上述第2配線電性連接，上述電晶體係於該電晶體之電流路徑中具有氧化物半導體之氧化物半導體電晶體。
  24. 一種半導體記憶裝置，其具有：複數條第1配線，其等設置於半導體基板之表面上方，且於第1方向延伸；複數條第2配線，其等設置於上述複數條第1配線之上方，且朝向相對於上述第1方向交叉之第2方向延伸；複數個電容器元件，其等從上述半導體基板之表面上方觀察時，對上述複數條第1配線與上述複數條第2配線之交叉區域每隔1個而配置；及複數個電晶體，其等分別對應地設置於上述複數個電容器元件上；上述第1方向上相鄰之2個上述電容器元件間之第1間隔，窄於上述第2方向上相鄰之2個上述電容器元件間之第2間隔，其中上述複數個電晶體各自包含半導體柱，上述半導體柱貫通對應之上述第1配線，上述半導體柱之一端與對應之上述電容器元件電性連接，上述半導體柱之另一端與對應之上述第2配線電性連接，上述半導體柱於與上述半導體基板之表面平行之剖面中，上述第1方向之寬度大於上述第2方向之寬度。
  25. 一種半導體記憶裝置，其具有：複數條第1配線，其等設置於半導體基板之表面上方，且於第1方向延伸；複數條第2配線，其等設置於上述複數條第1配線之上方，且朝向相對於上述第1方向交叉之第2方向延伸；複數個電容器元件，其等從上述半導體基板之表面上方觀察時，對上述複數條第1配線與上述複數條第2配線之交叉區域每隔1個而配置；及複數個電晶體，其等分別對應地設置於上述複數個電容器元件上；上述第1方向上相鄰之2個上述電容器元件間之第1間隔，窄於上述第2方向上相鄰之2個上述電容器元件間之第2間隔，其中上述複數個電晶體各自包含半導體柱，上述半導體柱貫通對應之上述第1配線，上述半導體柱之一端與對應之上述電容器元件電性連接，上述半導體柱之另一端與對應之上述第2配線電性連接，上述半導體柱於與上述半導體基板之表面平行之剖面中，為於上述第1方向具有長徑之細長形狀。
  26. 一種半導體記憶裝置，其具有：複數條第1配線，其等設置於半導體基板之表面上方，且於第1方向延伸；複數條第2配線，其等設置於上述複數條第1配線之上方，且朝向相對於上述第1方向交叉之第2方向延伸； 複數個電容器元件，其等從上述半導體基板之表面上方觀察時，對上述複數條第1配線與上述複數條第2配線之交叉區域每隔1個而配置；及複數個電晶體，其等分別對應地設置於上述複數個電容器元件上；上述第1方向上相鄰之2個上述電容器元件間之第1間隔，窄於上述第2方向上相鄰之2個上述電容器元件間之第2間隔，其中上述複數個電晶體各自包含半導體柱，上述半導體柱貫通對應之上述第1配線，上述半導體柱之一端與對應之上述電容器元件電性連接，上述半導體柱之另一端與對應之上述第2配線電性連接，該半導體記憶裝置，進而具備：CMOS電路，其設置於上述半導體基板上；配線，其將構成上述CMOS電路之元件電性連接；及電極，其與上述配線設置於同一層，且與上述複數個電容器元件共通地連接。
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