CN117337031A - 一种半导体结构及其制备方法、存储器及其制备方法 - Google Patents

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Abstract

本公开实施例提供一种半导体结构，所述半导体结构包括：衬底；位于所述衬底内的多个电容；位于所述衬底上方的多个有源柱体；其中，所述多个有源柱体一一对应设置于所述多个电容的上方，且每一所述有源柱体的底部与其下方的所述电容的顶部电连接。

Description

一种半导体结构及其制备方法、存储器及其制备方法
技术领域
本公开涉及但不限于半导体技术领域，尤其涉及一种半导体结构及其制备方法、存储器及其制备方法。
背景技术
存储器(例如，动态随机存取存储器(DRAM))通常包括存储阵列电路和外围电路，存储阵列电路一般由多个阵列排布的存储单元组成，存储单元一般由一个晶体管和一个电容组成。目前DRAM的制备工艺流程复杂，信号互连路径长，限制了DRAM的存储能力和集成度。
如何优化DRAM的结构和工艺以实现更高的集成度成为亟需解决的问题。
发明内容
本公开实施例提供一种半导体结构，包括：衬底；位于所述衬底内的多个电容；位于所述衬底上方的多个有源柱体；其中，所述多个有源柱体一一对应设置于所述多个电容的上方，且每一所述有源柱体的底部与其下方的所述电容的顶部电连接。
在一些实施例中，所述半导体结构还包括：沿第一方向延伸的多条字线，所述字线位于所述衬底上方，且所述字线包裹所述有源柱体的侧壁；沿与所述第一方向相交的第二方向延伸的多条位线，所述位线位于所述有源柱体的上方，且所述位线的底部与所述有源柱体的顶部电连接。
在一些实施例中，所述半导体结构还包括：介质层，所述介质层位于所述衬底的上方，且覆盖所述有源柱体的侧壁；下填充层，所述下填充层填充所述字线下方的相邻有源柱体之间的间隙；上填充层，所述上填充层填充相邻字线以及所述字线上方的相邻有源柱体之间的间隙。
在一些实施例中，所述半导体结构还包括：接触插塞，所述接触插塞贯穿所述上填充层和所述下填充层，所述接触插塞的底部与所述电容电连接。
在一些实施例中，所述有源柱体的材料包括氧化铟镓锌。
本公开实施例提供一种存储器，包括：第一芯片，所述第一芯片包括上述实施例中任一项所述的半导体结构；第二芯片，所述第二芯片包括外围电路；其中，所述第一芯片的有源面和所述第二芯片的有源面无凸点键合。
在一些实施例中，所述第二芯片位于所述第一芯片的下方，所述第二芯片在竖直方向上的投影覆盖所述第一芯片在竖直方向上的投影。
在一些实施例中，所述半导体结构还包括：基板，所述基板位于所述第二芯片的下方，所述基板在竖直方向上的投影覆盖所述第二芯片在竖直方向上的投影，所述基板和所述第二芯片通过引线键合。
本公开实施例还提供了一种半导体结构的制备方法，包括：提供衬底；在所述衬底内形成多个电容；在所述衬底上方形成多个有源柱体，所述多个有源柱体一一对应设置于所述多个电容的上方，且每一所述有源柱体的底部电连接至其下方的电容的顶部。
在一些实施例中，在形成所述多个有源柱体之后，所述方法还包括：形成沿第一方向延伸的多条字线，所述字线位于所述衬底的上方，且所述字线包裹所述有源柱体的侧壁；形成沿与第一方向相交的第二方向延伸的多条位线，所述位线位于所述有源柱体的上方，且所述位线的底部电连接所述有源柱体的顶部。
在一些实施例中，在形成所述位线之前，所述方法还包括：形成接触插塞，所述接触插塞的底部与所述电容电连接。
在一些实施例中，形成多个电容，包括：在所述衬底的上方沉积掩膜层；图案化所述掩膜层和所述衬底，形成多个凹槽；在所述凹槽的上方依次形成电容下电极、电容介质层和电容上电极。
在一些实施例中，形成多个有源柱体，包括：在所述电容的上方沉积半导体层；图案化所述半导体层，形成多个有源柱体，所述多个有源柱体一一设置于所述多个电容的上方。
在一些实施例中，形成多条字线，包括：形成介质层，所述介质层覆盖所述有源柱体；形成下填充层，所述下填充层部分填充相邻有源柱体之间的间隙且暴露出有源柱体中的沟道区；在所述下填充层上形成字线材料层，沿第一方向刻蚀所述字线材料层形成多条沿第一方向延伸的字线，所述字线包裹有源柱体中的沟道区；形成上填充层；平面化处理，去除覆盖有源柱体顶部的介质层和上填充层，使得所述上填充层的表面与所述有源柱体的表面齐平。
本公开实施例还提供了一种存储器的制备方法，包括：提供第一芯片，所述第一芯片包括上述实施例中任一项所述的半导体结构；提供晶圆，所述晶圆包括多个第二芯片；将所述第一芯片放置于所述第二芯片上，其中所述第一芯片的有源面与所述第二芯片的有源面面对面设置；将所述第一芯片的有源面与所述第二芯片的有源面无凸点键合。
在一些实施例中，所述第二芯片在竖直方向上的投影覆盖所述第一芯片在竖直方向上的投影。
在一些实施例中，所述制备方法还包括：切割所述晶圆以使得多个键合后的第一芯片和第二芯片从所述晶圆分离；提供基板，所述基板在竖直方向上的投影覆盖所述第二芯片在竖直方向上的投影；将所述键合后的第一芯片和第二芯片放置于基板上；将所述基板和所述第二芯片通过引线键合。
本公开实施例提供一种半导体结构，所述半导体结构包括：衬底；位于所述衬底内的多个电容；位于所述衬底上方的多个有源柱体；其中，所述多个有源柱体一一对应设置于所述多个电容的上方，且每一所述有源柱体的底部与其下方的所述电容的顶部电连接。本公开实施例将有源柱体设置在电容的上方，即晶体管位于电容的上方，如此，与有源柱体电连接的位线可直接形成在有源柱体的顶部，不需要额外制备接触插塞和互连线引出位线信号，简化了工艺流程。进一步的，由于位线直接形成在有源柱体的顶部，即位线形成在存储阵列芯片的有源面，后续可以方便采用COW(chip on wafer)工艺，在较少的互连线和接触插塞下，可直接将存储阵列芯片和外围电路晶圆进行无凸点面对面垂直互连。这样，有效提高了空间利用率，并减少了信号互连路径，降低热阻，提高信号传输速度。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的一种半导体结构的剖面示意图
图2a为本公开实施例提供的一种存储器的垂直剖面示意图
图2b为本公开实施例提供的一种存储器的三维立体示意图
图3为本公开实施例提供的一种半导体结构的制备方法的流程框图；
图4a至附图4o为本公开实施例提供的一种半导体结构在制备过程中的结构示意图；
图5a为沿着图4m的虚线AA’的截面图；
图5b为沿着图4m的虚线BB’的截面图；
图6为本公开实施例提供的一种存储器的制备方法的流程框图；
图7a至图7h为本公开实施例提供的一种存储器在制备过程中的结构示意图。
附图标记：
11-衬底；111-掺杂区；112-第一半导体层；113-绝缘层；12-电容；121-电容下电极；122-电容介质层；123-电容上电极；124-凹槽；13-有源柱体；131-第二半导体层；14-字线；15-位线；16-介质层；17-下填充层；18-上填充层；19-接触插塞；20-掩膜层；21-第一芯片；211-第一芯片的有源面；22-第二芯片；221-第二芯片的有源面；23-基板；24-引线。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
由于半导体器件(例如DRAM，动态随机存取存储器)的单元尺寸不断缩小。传统的6F2架构设计的平面晶体管布局的DRAM受制于短沟道效应已不能满足需求，目前，业内已导入应用4F2架构设计的垂直晶体管布局的DRAM。在垂直晶体管布局的DRAM中，垂直晶体管的位线一般位于有源柱体的底部，电容位于有源柱体的上方。在该结构中，位线、字线信号需要多个金属互连线(metal line)和接触插塞(contact)与其他器件互连，其空间利用率低、信号互连路径复杂，封装性能差。
基于此，本公开实施例提供一种半导体结构，附图1为本公开实施例的提供一种半导体结构的剖面示意图。
参见附图1，所述半导体结构包括：衬底11；位于所述衬底11内的多个电容12；位于所述衬底11上方的多个有源柱体13；其中，所述多个有源柱体13一一对应设置于所述多个电容12的上方，且每一所述有源柱体13的底部与其下方的所述电容12的顶部电连接。
本公开实施例将有源柱体设置在电容的上方，即晶体管位于电容的上方，如此，与有源柱体电连接的位线可直接形成在有源柱体的顶部，不需要额外制备接触插塞和互连线引出位线信号，简化了工艺流程。进一步的，由于位线直接形成在有源柱体的顶部，即位线形成在存储阵列芯片的有源面，后续可以方便采用COW(chip on wafer)工艺，在较少的互连线和接触插塞下，可直接将存储阵列芯片和外围电路晶圆进行无凸点面对面垂直互连。这样，有效提高了空间利用率，并减少了信号互连路径，降低热阻，提高信号传输速度。
所述衬底11可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。在一些其他实施例中，所述衬底11包括掺杂区111和位于掺杂区上方的第一半导体层112，所述电容12位于所述第一半导体层112内。所述掺杂区111例如可以为深N阱(DNW，Deep N-Well)，所述第一半导体层112包括但不限于硅锗。在一些更具体实施例中，所述衬底11还包括绝缘层113，所述绝缘层位于所述掺杂区111和所述第一半导体层112之间。在实际操作中，所述衬底可以为晶圆。
在一些实施例中，参见附图1，所述半导体结构还包括：沿第一方向延伸的多条字线14，所述字线14位于所述衬底11上方，且所述字线14包裹所述有源柱体13的侧壁；沿与所述第一方向相交的第二方向延伸的多条位线15，所述位线15位于所述有源柱体13的上方，且所述位线15的底部与所述有源柱体13的顶部电连接。如此，位线直接形成于有源柱体的顶部，极大的减少了互连线和接触插塞的数量，提高了空间利用率，降低信号传输距离。这里，所述字线14的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。在其他实施例中，位线15和有源柱体13之间还可以包括连接件，位线15和有源柱体13通过连接件实现电连接，从而降低位线15与有源柱体13之间的接触电阻。在实际操作中，位线15可以包括重掺杂区。所述位线15的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。
在一些实施例中，所述有源柱体13被字线14包裹的区域包括沟道掺杂区，所述有源柱体13未被字线14包裹的上部和下部包括源漏掺杂区，所述上部和所述下部可以分别作为立式晶体管的源或者漏，其中，沟道掺杂区与源漏掺杂区的掺杂类型相反。
在一些实施例中，参见附图1，所述半导体结构还包括：介质层16，所述介质层16位于所述衬底11的上方，且覆盖所述有源柱体13的侧壁；下填充层17，所述下填充层17填充所述字线14下方的相邻有源柱体13之间的间隙；上填充层18，所述上填充层18填充相邻字线14以及所述字线14上方的相邻有源柱体13之间的间隙。所述介质层的材料包括但不限于氧化物，例如可以为氧化硅。形成所述介质层16的工艺包括但不限于原子层沉积工艺或热氧化工艺。在实际操作中可以采用原子层沉积工艺，以在有源柱体的侧壁形成厚度均匀且结构致密的介质层。所述下填充层17和所述上填充层18的材料包括但不限于氧化硅、氮化硅、氮氧化硅或聚合物材料等。在一些实施例中，所述上填充层与所述下填充层的材料可以相同。所述上填充层和所述下填充层可以采用一种或多种薄膜沉积工艺形成，如原子层沉积(ALD)、化学气相沉积(CVD)等。
在一些实施例中，参见附图1，所述半导体结构还包括：掩膜层20，所述掩膜层20至少覆盖所述衬底11的上表面，用于保护所述衬底11的顶部在后续的工艺中不被氧化、氮化、损伤或者污染等。所述掩膜层20的材料包括但不限于氮化物，例如可以为氮化硅。这里，所述掩膜层、所述上填充层与所述下填充层的材料可以相同。
在一些实施例中，参见附图1，所述半导体结构还包括：接触插塞19，所述接触插塞19贯穿所述上填充层18和所述下填充层17，所述接触插塞19的底部与所述电容12电连接。所述接触插塞的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。在一些实施例中，所述接触插塞19和所述位线15的材料可以相同。在实际操作中，所述接触插塞可以位于有源柱阵列区域的一侧。但不限于此，所述接触插塞还可以位于有源柱阵列区域内，且位于相邻字线之间，并贯穿相邻字线之间的上填充层18和下填充层17。
在一些实施例中，参见附图1，所述电容12包括电容上电极123、电容介质层122和电容下电极121，所述电容介质层122位于所述电容上电极123和所述电容下电极121之间，其中，所述接触插塞19的底部与所述电容下电极121电连接，所述有源柱体13的底部与所述电容上电极123电连接。所述电容上电极123和所述电容下电极121的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。在一些实施例中，所述电容上电极123和所述电容下电极121的材料可以相同。所述电容介质层122的材料例如可以为High k材料。
在一些实施例中，所述有源柱体13的材料包括氧化铟镓锌(IGZO)。本公开实施例中由于晶体管形成在电容的上方，传统的半导体材料(例如硅)形成有源柱体的制备工艺复杂。氧化铟镓锌(IGZO)具有迁移率高，制备工艺简单，均一性好，透明，功耗低等优点。这里，氧化铟镓锌(IGZO)是指作为主要成分含有In、Ga和Zn的氧化物，也可以含有In、Ga、Zn以外的金属元素。例如，还可以包括锡(Sn)、铪(Hf)、锆(Zr)、钛(Ti)、钪(Sc)、钇(Y)、镧系元素(例如，铈(Ce)、钕(Nd)、钆(Gd))中的一种或多种。应当理解的是，In、Ga、Zn的比率没有限制，示例性的，In、Ga、Zn的比率可以为1：1：1，In、Ga、Zn的比率可以为3：1：2，In、Ga、Zn的比率可以为2：3：1。在实际操作中，IGZO可以由铟、镓、锌、氧等靶材通过PVD磁控溅射形成。这里，可以通过原位掺杂工艺，对所述有源柱体13未被字线14包裹的上部和下部形成源漏掺杂区。示例性的，可通过相应的注入N型元素(例如砷(As)元素或磷(P)元素等)形成源/漏掺杂区，以最终形成N型晶体管。应当理解的是，所述有源柱体的材料还可以为其他三五族半导体材料或氧化物半导体材料。
本公开实施例提供一种存储器，附图2a为本公开实施例提供的一种存储器的垂直剖面示意图，附图2b为本公开实施例提供的一种存储器的三维立体示意图。
参见附图2a和附图2b，所述存储器包括：第一芯片21，所述第一芯片21包括上述实施例中任一项所述的半导体结构；第二芯片22，所述第二芯片22包括外围电路；其中，所述第一芯片的有源面211和所述第二芯片的有源面221无凸点键合。这里，所述第一芯片21可以为存储阵列芯片(Array chip)，所述第二芯片22可以为外围电路芯片(Peripherychip)。这里，所述存储阵列芯片包括存储器单元阵列。所述外围电路芯片包括外围电路，所述外围电路可以包括用于有助于存储器单元阵列的操作的任何适当的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者所述电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。所述第一芯片和所述第二芯片还可以包括电路组件，所述电路组件可以包括但不限于晶体管、电阻器、电容器和互连件等，以形成IC集成电路。所述无凸点键合(Bumpless Bonding)例如可以为混合键合(Hybrid Bonding)。由于存储阵列芯片的晶体管在电容上方，位线可直接形成在有源面，在较少的互连线和接触插塞下，就可以直接将存储阵列芯片和外围电路芯片进行无凸点面对面垂直互连。这样，有效提高了空间利用率，并减少了信号互连路径，降低热阻，提高信号传输速度。
在一些实施例中，参见附图2a和附图2b，所述第二芯片22位于所述第一芯片21的下方，所述第二芯片22在竖直方向上的投影覆盖所述第一芯片21在竖直方向上的投影。如此，为键合后的第一芯片21和第二芯片22与其他器件互连预留空间。互连件的一端可以位于第二芯片22在竖直方向上的投影与第一芯片21在竖直方向上的投影不重叠之处。
在一些实施例中，参见附图2a和附图2b，所述半导体结构还包括：基板23，所述基板23位于所述第二芯片22的下方，所述基板23在竖直方向上的投影覆盖所述第二芯片22在竖直方向上的投影，所述基板23和所述第二芯片22通过引线24键合。所述引线包括但不限于金线、铜线、铝线或其组合。所述基板可以为印制电路板(PCB)。这里，引线的一端可以位于第二芯片22的有源面，引线的另一端可以位于基板23在竖直方向上的投影和所述第二芯片22在竖直方向上的投影不重叠之处。如此，通过引线键合实现第一芯片21、第二芯片22与基板间的电气互连和信息互通。引线键合工艺具备工艺简单、成本低廉、键合温度低、键合强度高和效率高等优点。
本公开实施例还提供了一种半导体结构的制备方法，参考附图3，所述制备方法包括如下步骤：
步骤301：提供衬底；
步骤302：在所述衬底内形成多个电容；
步骤303：在所述衬底上方形成多个有源柱体，所述多个有源柱体一一对应设置于所述多个电容的上方，且每一所述有源柱体的底部电连接至其下方的电容的顶部。
下面结合附图4a至附图4o对本公开的具体实施方式做详细的说明。附图4a至附图4o为本公开实施例提供的一种半导体结构在制备过程中的结构示意图。为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
所述方法开始于步骤301，如附图4a所示，提供衬底11。所述衬底11可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。在一些其他实施例中，所述衬底11包括掺杂区111和位于掺杂区上方的第一半导体层112。所述掺杂区111例如可以为深N阱(DNW，Deep N-Well)，所述第一半导体层112包括但不限于硅锗。在一些更具体实施例中，所述衬底11还包括绝缘层113，所述绝缘层位于所述掺杂区111和所述第一半导体层112之间。在实际操作中，所述衬底可以为晶圆。
接着，如附图4b至附图4e所示，执行步骤102，在所述衬底11内形成多个电容12。
在一些实施例中，参见附图4b至附图4e，形成多个电容12，包括：在所述衬底11的上方沉积掩膜层20；图案化所述掩膜层20和所述衬底11，形成多个凹槽124；在所述凹槽124的上方依次形成电容下电极121、电容介质层122和电容上电极123。
具体的，如附图4b所示，首先在所述衬底11的上方沉积掩膜层20。所述掩膜层20的材料包括但不限于氮化物，例如可以为氮化硅。
接着，参见附图4c，图案化所述掩膜层20和所述衬底11，形成多个凹槽124。所述图案化工艺例如可以为干法刻蚀工艺，能够形成形貌较好尺寸精准度较高的凹槽。所述掩膜层20用于保护所述衬底11的顶部在后续的工艺中不被氧化、氮化、损伤或者污染等。
然后，如附图4d和附图4e所示，在所述凹槽124的上方依次形成电容下电极121、电容介质层122和电容上电极123。所述电容上电极123和所述电容下电极121的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。在一些实施例中，所述电容上电极123和所述电容下电极121的材料可以相同。所述电容介质层122的材料例如可以为High k材料。
最后，参见附图4f和附图4g，执行步骤103，在所述衬底11上方形成多个有源柱体13，所述多个有源柱体13一一对应设置于所述多个电容12的上方，且每一所述有源柱体13的底部电连接至其下方的电容12的顶部。
在一些实施例中，形成多个有源柱体13，包括：在所述电容的上方沉积第二半导体层131；图案化所述第二半导体层131，形成多个有源柱体13，所述多个有源柱体13一一设置于所述多个电容12的上方。
具体的，参见附图4f，首先在在所述电容的上方沉积第二半导体层131。在实际操作中，所述第二半导体层131的材料包括氧化铟镓锌(IGZO)。本公开实施例中由于晶体管形成在电容的上方，传统的半导体材料(例如硅)形成有源柱体的制备工艺复杂。氧化铟镓锌(IGZO)具有迁移率高，制备工艺简单，均一性好，透明，功耗低等优点。这里，氧化铟镓锌(IGZO)是指作为主要成分含有In、Ga和Zn的氧化物，也可以含有In、Ga、Zn以外的金属元素。例如，还可以包括锡(Sn)、铪(Hf)、锆(Zr)、钛(Ti)、钪(Sc)、钇(Y)、镧系元素(例如，铈(Ce)、钕(Nd)、钆(Gd))中的一种或多种。应当理解的是，In、Ga、Zn的比率没有限制，示例性的，In、Ga、Zn的比率可以为1：1：1，In、Ga、Zn的比率可以为3：1：2，In、Ga、Zn的比率可以为2：3：1。在实际操作中，IGZO可以由铟、镓、锌、氧等靶材通过PVD磁控溅射形成。
接着，如附图4g所示，图案化所述第二半导体层131，形成多个有源柱体13，所述多个有源柱体13一一设置于所述多个电容12的上方。所述图案化工艺例如可以为干法刻蚀工艺，以形成形貌较好尺寸精准度较高的有源柱体。在实际操作中，所述有源柱体13的底部可以与所述电容上电极123电连接。
在一些实施例中，参见附图4h至附图4n，在形成所述多个有源柱体13之后，所述方法还包括：形成沿第一方向延伸的多条字线14，所述字线14位于所述衬底11的上方，且所述字线14包裹所述有源柱体13的侧壁；形成沿与第一方向相交的第二方向延伸的多条位线15，所述位线15位于所述有源柱体13的上方，且所述位线15的底部电连接所述有源柱体13的顶部。
在一些实施例中，参见附图4h至附图4m，形成多条字线14，包括：形成介质层16，所述介质层16覆盖所述有源柱体13；形成下填充层17，所述下填充层17部分填充相邻有源柱体13之间的间隙且暴露出有源柱体13中的沟道区；在所述下填充层17上形成字线材料层141，沿第一方向刻蚀所述字线材料层141形成多条沿第一方向延伸的字线14，所述字线包裹有源柱体中的沟道区；形成上填充层18；平面化处理，去除覆盖有源柱体13顶部的介质层16和上填充层18，使得所述上填充层18的表面与所述有源柱体13的表面齐平。
具体的，参见附图4h，首先，形成介质层16，所述介质层16覆盖所述有源柱体13。所述介质层的材料包括但不限于氧化物，例如可以为氧化硅。形成所述介质层16的工艺包括但不限于原子层沉积工艺或热氧化工艺。在实际操作中可以采用原子层沉积工艺，以在有源柱体的侧壁形成厚度均匀且结构致密的介质层。
接着，如附图4i所示，形成下填充层17，所述下填充层17部分填充相邻有源柱体13之间的间隙且暴露出有源柱体13中的沟道区。所述下填充层17的材料包括但不限于氧化硅、氮化硅、氮氧化硅或聚合物材料等。所述下填充层可以采用一种或多种薄膜沉积工艺形成，如原子层沉积(ALD)、化学气相沉积(CVD)等。
接下来，如附图4j和附图4k所示，在所述下填充层17上形成字线材料层141，沿第一方向刻蚀所述字线材料层141形成多条沿第一方向延伸的字线14，所述字线包裹有源柱体中的沟道区。所述字线14的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。
然后，如附图4l所示，形成上填充层18。所述上填充层18的材料包括但不限于氧化硅、氮化硅、氮氧化硅或聚合物材料等。所述上填充层可以采用一种或多种薄膜沉积工艺形成，如原子层沉积(ALD)、化学气相沉积(CVD)等。在一些实施例中，所述上填充层与所述下填充层的材料可以相同。
接着，如附图4m所示，平面化处理，去除覆盖有源柱体13顶部的介质层16和上填充层18，使得所述上填充层18的表面与所述有源柱体13的表面齐平。参见附图5a和附图5b，所述上填充层填充相邻字线以及所述字线上方的相邻有源柱体之间的间隙。所述平面化处理包括但不限于化学机械研磨、刻蚀平坦化或其组合。
最后，参见附图4n，形成沿与第一方向相交的第二方向延伸的多条位线15，所述位线15位于所述有源柱体13的上方，且所述位线15的底部电连接所述有源柱体13的顶部。在其他实施例中，位线15和有源柱体13之间还可以包括连接件，位线15和有源柱体13通过连接件实现电连接，从而降低位线15与有源柱体13之间的接触电阻。在实际操作中，位线15可以包括重掺杂区。所述位线15的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。
在一些实施例中，参见附图4o，在形成所述位线15之前，所述方法还包括：形成接触插塞19，所述接触插塞19的底部与所述电容12电连接。在实际操作中，所述接触插塞19贯穿所述上填充层18和所述下填充层17，所述接触插塞19的底部与所述电容下电极121电连接。所述接触插塞的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、掺杂硅、金属硅化物、金属合金或其任何组合。在其他实施例中，所述接触插塞也可以在形成所述位线之后形成。在实际操作中，所述接触插塞可以位于有源柱阵列区域的一侧。但不限于此，所述接触插塞还可以位于有源柱阵列区域内，且位于相邻字线之间，并贯穿相邻字线的上填充层18和下填充层17。
在一些实施例中，所述接触插塞19和所述位线15的材料可以相同。具体的，首先，形成接触插塞沟槽；接着，沉积导电材料，所述导电材料覆盖所述有源柱体的表面并填充所述接触插塞沟槽，其中，填充所述接触插塞沟槽的导电材料形成接触插塞；最后，刻蚀覆盖所述有源柱体的表面的导电材料，形成沿与第一方向相交的第二方向延伸的多条位线15，所述位线15位于所述有源柱体13的上方，且所述位线15的底部电连接所述有源柱体13的顶部。
本公开实施例还提供了一种存储器的制备方法，参考附图6，所述制备方法包括：
步骤601：提供第一芯片，所述第一芯片包括上述实施例中任一项所述的半导体结构；
步骤602：提供晶圆，所述晶圆包括多个第二芯片；
步骤603：将所述第一芯片放置于所述第二芯片上，其中所述第一芯片的有源面与所述第二芯片的有源面面对面设置；
步骤604：将所述第一芯片的有源面与所述第二芯片的有源面无凸点键合。
下面结合附图7a至附图7h对本公开的具体实施方式做详细的说明。附图7a至附图7h为本公开实施例提供的一种存储器在制备过程中的结构示意图。为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
所述方法开始于步骤601，如附图7a至附图7c所示，提供第一芯片21，所述第一芯片21包括上述实施例中任一项所述的半导体结构。这里，所述第一芯片21可以为存储阵列芯片(Array chip)，所述存储阵列芯片包括存储器单元阵列。所述第一芯片还可以包括电路组件，所述电路组件可以包括但不限于晶体管、电阻器、电容器和互连件等，以形成IC集成电路。
在一些实施例中，参见附图7a，提供第一芯片21，包括：提供晶圆，所述晶圆包括多个第一芯片21。
在一些实施例中，参见附图7b，提供晶圆，所述晶圆包括多个第一芯片21之后，所述方法还包括：对所述晶圆的非有源面进行减薄处理。通过对晶圆进行减薄能够减小晶圆的整体厚度，这可以进一步提高集成度，同时，由于晶圆厚度的减薄使得传热路径得以缩短，这也仅一步提高了散热效率。在实际操作中，对所述晶圆的非有源面进行减薄处理之前，还包括：在所述晶圆的有源面的上方形成固化层。所述固化层的材料包括但不限于二氧化硅、氮化硅、聚合物材料或其组合。通过固化层的设置，可以在减薄处理工艺中保护晶圆的有源面，避免受到损伤。
在一些实施例中，如附图7c所示，对所述晶圆的非有源面进行减薄处理之后，所述制备方法还包括：切割所述晶圆以使得多个第一芯片21从所述晶圆分离。
接着，执行步骤602，如附图7c所示，提供晶圆，所述晶圆包括多个第二芯片22。所述第二芯片22可以为外围电路芯片(Periphery chip)，所述外围电路芯片包括外围电路，所述外围电路可以包括用于有助于存储器单元阵列的操作的任何适当的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者所述电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。所述第二芯片还可以包括电路组件，所述电路组件可以包括但不限于晶体管、电阻器、电容器和互连件等，以形成IC集成电路。
接下来，如附图7c所示，执行步骤603，将所述第一芯片21放置于所述第二芯片22上，其中所述第一芯片的有源面211与所述第二芯片的有源面221面对面设置。
在一些实施例中，所述第二芯片22在竖直方向上的投影覆盖所述第一芯片21在竖直方向上的投影。如此，为键合后的第一芯片21和第二芯片22与其他器件互连预留空间。
最后，如附图7d所示，执行步骤604，将所述第一芯片的有源面211与所述第二芯片的有源面221无凸点键合。所述无凸点键合(Bumpless Bonding)例如可以为混合键合(Hybrid Bonding)。
在一些实施例中，如附图7e至附图7h所示，所述制备方法还包括：切割所述晶圆以使得多个键合后的第一芯片21和第二芯片22从所述晶圆分离；提供基板23，所述基板23在竖直方向上的投影覆盖所述第二芯片22在竖直方向上的投影；将所述键合后的第一芯片21和第二芯片22放置于基板23上；将所述基板23和所述第二芯片22通过引线24键合。
具体的，如附图7e所示，首先，切割所述晶圆以使得多个键合后的第一芯片21和第二芯片22从所述晶圆分离。
接着，如附图7f所示，提供基板23，所述基板23在竖直方向上的投影覆盖所述第二芯片22在竖直方向上的投影。如此，为所述基板和所述第二芯片22互连预留空间。所述基板可以为印制电路板(PCB)。
然后，如附图7g所示，将所述键合后的第一芯片21和第二芯片22放置于基板23上。
最后，如附图7h所示，将所述基板23和所述第二芯片22通过引线24键合。这里，引线的一端可以位于第二芯片22的有源面，引线的另一端可以位于基板23在竖直方向上的投影和所述第二芯片22在竖直方向上的投影不重叠之处。如此，通过引线键合实现第一芯片21、第二芯片22与基板间的电气互连和信息互通。引线键合工艺具备工艺简单、成本低廉、键合温度低、键合强度高和效率高等优点。
综上所述，本公开实施例提供一种半导体结构，所述半导体结构包括：衬底；位于所述衬底内的多个电容；位于所述衬底上方的多个有源柱体；其中，所述多个有源柱体一一对应设置于所述多个电容的上方，且每一所述有源柱体的底部与其下方的所述电容的顶部电连接。本公开实施例将有源柱体设置在电容的上方，即晶体管位于电容的上方，如此，与有源柱体电连接的位线可直接形成在有源柱体的顶部，不需要额外制备接触插塞和互连线引出位线信号，简化了工艺流程。进一步的，由于位线直接形成在有源柱体的顶部，即位线形成在存储阵列芯片的有源面，后续可以方便采用COW(chip on wafer)工艺，在较少的互连线和接触插塞下，可直接将存储阵列芯片和外围电路晶圆进行无凸点面对面垂直互连。这样，有效提高了空间利用率，并减少了信号互连路径，降低热阻，提高信号传输速度。
需要说明的是，本公开实施例提供的半导体结构及其制备方法、存储器及其制备方法可以应用于任何包括该结构的集成电路中。各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。本领域技术人员能够对上述形成方法步骤顺序进行变换而并不离开本公开的保护范围，本公开实施例中的各步骤在不冲突的情况下，部分步骤可以同时执行，也可以调用先后顺序执行。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (17)

1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底内的多个电容；
位于所述衬底上方的多个有源柱体；其中，
所述多个有源柱体一一对应设置于所述多个电容的上方，且每一所述有源柱体的底部与其下方的所述电容的顶部电连接。
2.根据权利要求1所述的半导体结构，其特征在于，还包括：
沿第一方向延伸的多条字线，所述字线位于所述衬底上方，且所述字线包裹所述有源柱体的侧壁；
沿与所述第一方向相交的第二方向延伸的多条位线，所述位线位于所述有源柱体的上方，且所述位线的底部与所述有源柱体的顶部电连接。
3.根据权利要求2所述的半导体结构，其特征在于，还包括：
介质层，所述介质层位于所述衬底的上方，且覆盖所述有源柱体的侧壁；
下填充层，所述下填充层填充所述字线下方的相邻有源柱体之间的间隙；
上填充层，所述上填充层填充相邻字线以及所述字线上方的相邻有源柱体之间的间隙。
4.根据权利要求3所述的半导体结构，其特征在于，还包括：
接触插塞，所述接触插塞贯穿所述上填充层和所述下填充层，所述接触插塞的底部与所述电容电连接。
5.根据权利要求1所述的半导体结构，其特征在于，所述有源柱体的材料包括氧化铟镓锌。
6.一种存储器，其特征在于，包括：
第一芯片，所述第一芯片包括权利要求1至5任一项所述的半导体结构；
第二芯片，所述第二芯片包括外围电路；其中，
所述第一芯片的有源面和所述第二芯片的有源面无凸点键合。
7.根据权利要求6所述的存储器，其特征在于，所述第二芯片位于所述第一芯片的下方，所述第二芯片在竖直方向上的投影覆盖所述第一芯片在竖直方向上的投影。
8.根据权利要求7所述的存储器，其特征在于，还包括：
基板，所述基板位于所述第二芯片的下方，所述基板在竖直方向上的投影覆盖所述第二芯片在竖直方向上的投影，所述基板和所述第二芯片通过引线键合。
9.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
在所述衬底内形成多个电容；
在所述衬底上方形成多个有源柱体，所述多个有源柱体一一对应设置于所述多个电容的上方，且每一所述有源柱体的底部电连接至其下方的电容的顶部。
10.根据权利要求9所述的制备方法，其特征在于，在形成所述多个有源柱体之后，所述方法还包括：
形成沿第一方向延伸的多条字线，所述字线位于所述衬底的上方，且所述字线包裹所述有源柱体的侧壁；
形成沿与第一方向相交的第二方向延伸的多条位线，所述位线位于所述有源柱体的上方，且所述位线的底部电连接所述有源柱体的顶部。
11.根据权利要求10所述的制备方法，其特征在于，在形成所述位线之前，所述方法还包括：
形成接触插塞，所述接触插塞的底部与所述电容电连接。
12.根据权利要求9所述的制备方法，其特征在于，形成多个电容，包括：
在所述衬底的上方沉积掩膜层；
图案化所述掩膜层和所述衬底，形成多个凹槽；
在所述凹槽的上方依次形成电容下电极、电容介质层和电容上电极。
13.根据权利要求9所述的制备方法，其特征在于，形成多个有源柱体，包括：
在所述电容的上方沉积半导体层；
图案化所述半导体层，形成多个有源柱体，所述多个有源柱体一一设置于所述多个电容的上方。
14.根据权利要求10所述的制备方法，其特征在于，形成多条字线，包括：
形成介质层，所述介质层覆盖所述有源柱体；
形成下填充层，所述下填充层部分填充相邻有源柱体之间的间隙且暴露出有源柱体中的沟道区；
在所述下填充层上形成字线材料层，沿第一方向刻蚀所述字线材料层形成多条沿第一方向延伸的字线，所述字线包裹有源柱体中的沟道区；
形成上填充层；
平面化处理，去除覆盖有源柱体顶部的介质层和上填充层，使得所述上填充层的表面与所述有源柱体的表面齐平。
15.一种存储器的制备方法，其特征在于，包括：
提供第一芯片，所述第一芯片包括权利要求1至5任一项所述的半导体结构；
提供晶圆，所述晶圆包括多个第二芯片；
将所述第一芯片放置于所述第二芯片上，其中所述第一芯片的有源面与所述第二芯片的有源面面对面设置；
将所述第一芯片的有源面与所述第二芯片的有源面无凸点键合。
16.根据权利要求15所述的制备方法，其特征在于，所述第二芯片在竖直方向上的投影覆盖所述第一芯片在竖直方向上的投影。
17.根据权利要求16所述的制备方法，其特征在于，还包括：
切割所述晶圆以使得多个键合后的第一芯片和第二芯片从所述晶圆分离；
提供基板，所述基板在竖直方向上的投影覆盖所述第二芯片在竖直方向上的投影；
将所述键合后的第一芯片和第二芯片放置于基板上；
将所述基板和所述第二芯片通过引线键合。
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