KR20230149150A - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents
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Abstract
반도체 기판 상의 주변 회로들 및 상기 주변 회로들을 덮는 제 1 절연막을 포함하는 주변 회로 구조체, 상기 반도체 기판 상의 셀 어레이 구조체, 및 상기 주변 회로 구조체와 상기 셀 어레이 구조체 사이에 개재되는 차폐막을 포함하는 반도체 메모리 소자를 제공하되, 상기 셀 어레이 구조체는 상기 반도체 기판 상의 비트 라인들, 각각의 상기 비트 라인들 상에 배치되는 활성 패턴들, 상기 활성 패턴들 각각은 수평부 및 수직부를 포함하되, 서로 인접하는 상기 제활성 패턴들은 서로 대칭되도록 배치되고, 상기 비트 라인을 가로질러 연장되며, 상기 활성 패턴들의 상기 수평부들 상에 배치되는 워드 라인들, 상기 활성 패턴들 상의 데이터 저장 패턴들, 및 상기 반도체 기판 상에서 상기 비트 라인들, 상기 제 활성 패턴들, 상기 워드 라인들, 및 상기 데이터 저장 패턴들을 덮는 제 2 절연막을 포함할 수 있다. 상기 제 1 절연막 내의 수소 농도는 상기 제 2 절연막 내의 수소 농도보다 클 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는 수직 채널 트랜지스터들을 포함하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다. 이에 따라 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구동 신뢰성이 향상된 반도체 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 불량 발생이 적은 반도체 메모리 소자의 제조 방법 및 그를 통해 제조된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자는 반도체 기판 상의 주변 회로들 및 상기 주변 회로들을 덮는 제 1 절연막을 포함하는 주변 회로 구조체, 상기 반도체 기판 상의 셀 어레이 구조체, 및 상기 주변 회로 구조체와 상기 셀 어레이 구조체 사이에 개재되는 차폐막을 포함할 수 있다. 상기 셀 어레이 구조체는 상기 반도체 기판 상에서 제 1 방향으로 연장되는 비트 라인들, 각각의 상기 비트 라인들 상에서 상기 제 1 방향을 따라 서로 번갈아 배치되는 제 1 및 제 2 활성 패턴들, 상기 제 1 및 제 2 활성 패턴들 각각은 수평부 및 수직부를 포함하되, 서로 인접하는 상기 제 1 및 제 2 활성 패턴들은 서로 대칭되도록 배치되고, 상기 비트 라인을 가로질러 제 2 방향으로 연장되며, 상기 제 1 활성 패턴들의 상기 수평부들 상에 배치되는 제 1 워드 라인들, 상기 비트 라인을 가로질러 제 2 방향으로 연장되며, 상기 제 2 활성 패턴들의 상기 수평부들 상에 배치되는 제 2 워드 라인들, 상기 제 1 및 제 2 활성 패턴들 상의 데이터 저장 패턴들, 및 상기 반도체 기판 상에서 상기 비트 라인들, 상기 제 1 및 제 2 활성 패턴들, 상기 제 1 및 제 2 워드 라인들, 및 상기 데이터 저장 패턴들을 덮는 제 2 절연막을 포함할 수 있다. 상기 제 1 절연막 내의 수소 농도는 상기 제 2 절연막 내의 수소 농도보다 클 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자는 반도체 기판 상에 서로 이격되어 배치되는 제 1 회로 구조체 및 제 2 회로 구조체, 상기 제 1 및 제 2 회로 구조체들을 서로 격리하는 차폐막, 및 상기 차폐막을 관통하여 상기 제 1 및 제 2 회로 구조체들을 연결하는 연결 콘택을 포함할 수 있다. 상기 제 1 회로 구조체는 제 1 트랜지스터 및 상기 제 1 트랜지스터를 덮는 제 1 절연막을 포함할 수 있다. 상기 제 2 회로 구조체는 제 2 트랜지스터 및 상기 제 2 트랜지스터를 덮는 제 2 절연막을 포함할 수 있다. 상기 제 2 트랜지스터는 상기 반도체 기판 상에서 제 1 방향으로 연장되는 비트 라인, 상기 비트 라인 상에서 상기 제 1 방향을 따라 배치되는 제 1 및 제 2 활성 패턴들, 상기 비트 라인을 가로질러 제 2 방향으로 연장되며, 상기 제 1 활성 패턴들 상에 배치되는 제 1 워드 라인들, 및 상기 비트 라인을 가로질러 상기 제 2 방향으로 연장되며, 상기 제 2 활성 패턴들 상에 배치되는 제 2 워드 라인들을 포함할 수 있다. 상기 제 1 절연막 내의 수소 농도는 상기 제 2 절연막 내의 수소 농도보다 크고, 상기 차폐막 내의 수소 농도는 상기 제 1 절연막 내의 상기 수소 농도는 상기 제 2 절연막 내의 상기 수소 농도보다 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 제 1 트랜지스터를 형성하는 것, 상기 반도체 기판 상에 상기 제 1 트랜지스터를 덮는 제 1 절연층을 형성하는 것, 상기 제 1 절연층을 덮는 차폐막을 형성하는 것, 상기 차폐막 상에 제 2 절연층을 형성하는 것, 상기 제 2 절연층 상에 수평으로 연장되는 비트 라인을 형성하는 것, 상기 비트 라인 상에 제 2 트랜지스터를 형성하는 것, 및 상기 제 2 절연층 상에 상기 비트 라인 및 상기 제 2 트랜지스터를 덮는 제 3 절연층을 형성하는 것을 포함할 수 있다. 상기 제 2 트랜지스터는 상기 비트 라인 상에 배치되는 제 1 및 제 2 활성 패턴들, 상기 비트 라인을 가로질러 연장되며, 상기 제 1 활성 패턴들 상에 배치되는 제 1 워드 라인들, 및 상기 비트 라인을 가로질러 연장되며, 상기 제 2 활성 패턴들 상에 배치되는 제 2 워드 라인들을 포함할 수 있다. 상기 제 1 절연막 내의 수소 농도는 상기 제 2 절연막 내의 수소 농도보다 클 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 주변 회로 구조체의 하부 절연막의 수소 함유량이 높아, 실리콘(Si) 기반으로 형성되는 코어 및 주변 회로들의 트랜지스터들에서 디펙(defect) 등의 계면 결함이 형성되는 것을 방지할 수 있다. 셀 어레이 구조체의 상부 절연막은 수소 함유량이 낮거나 또는 수소 원소를 함유하지 않아, IGZO 기반으로 형성되는 제 1 및 제 2 활성 패턴들이 수소 원소에 의해 손상되는 것을 방지할 수 있다. 이에 더해, 차폐막은 수소 확산도(Hydrogen diffusivity)가 낮은 물질을 포함할 수 있다. 이에 따라, 차폐막은, 반도체 메모리 소자의 제조 공정 또는 구동 중, 하부 절연막 내의 수소 원소가 셀 어레이 구조체로 확산되어 제 1 및 제 2 활성 패턴들이 수소 원소에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성 및 구동 신뢰성이 향상된 반도체 메모리 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 반도체 장치의 블록도를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 간략히 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 4 내지 도 11은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들이다.
도 12 내지 도 16은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 간략히 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 4 내지 도 11은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들이다.
도 12 내지 도 16은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 메모리 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 반도체 장치의 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 셀 어레이(1), 로우 디코더(2), 센스 앰프(3), 컬럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 2차원적으로 또는 3차원적으로 배열되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다.
각각의 메모리 셀들(MC)은 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함하며, 선택 소자(TR)와 데이터 저장 소자(DS)는 전기적으로 직렬로 연결될 수 있다. 선택 소자(TR)는 데이터 저장 소자(DS)와 워드 라인(WL) 사이에 연결될 수 있으며, 데이터 저장 소자(DS)는 선택 소자(SW)를 통해 비트 라인(BL)과 연결될 수 있다. 선택 소자(TR)는 전계효과 트랜지스터(FET)일 수 있으며, 데이터 저장 소자(DS)는 커패시터(capacitor), 자기 터널 접합(Magnetic Tunnel Junction) 패턴 또는 가변 저항체(variable resistor) 등으로 구현될 수 있다. 일 예로, 선택 소자(SW)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 전극은 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 데이터 저장 소자(DS)에 연결될 수 있다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 메모리 셀 어레이(1)의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)에서 디코딩된 어드레스는 로우 드라이버(미도시)로 제공될 수 있으며, 로우 드라이버는 제어 회로들의 제어에 응답하여 소정의 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
센스 앰프(3)는 컬럼 디코더(4)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 기준 비트 라인 사이의 전압 차이를 감지 및 증폭하여 출력할 수 있다.
컬럼 디코더(4)는 센스 앰프(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 컬럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
제어 로직(5)은 메모리 셀 어레이(1)로 데이터를 기입(write) 또는 독출(read)하는 동작들 제어하는 제어 신호들을 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 간략히 나타내는 사시도이다.
도 2를 참조하면, 반도체 메모리 소자는 주변 회로 구조체(PS), 및 주변 회로 구조체(PS)와 연결되는 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100) 상에 형성된 코어 및 주변 회로들을 포함할 수 있다. 코어 및 주변 회로들은 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3) 및 제어 로직들(도 1의 5)을 포함할 수 있다.
셀 어레이 구조체(CS)는 서로 교차하는 제 1 및 제 2 방향들(D1, D2)으 연장되는 평면 상에 2차원 또는 3차원적으로 배열된 메모리 셀들(도 1의 MC)을 포함하는 메모리 셀 어레이(도 1의 1)를 포함할 수 있다. 메모리 셀들(도 1의 MC) 각각은, 앞서 설명한 바와 같이, 선택 소자(TR) 및 데이터 저장 소자(DS)를 포함할 수 있다.
실시예들에 따르면, 각 메모리 셀(도 1의 MC)의 선택 소자(TR)로서 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함할 수 있다. 수직 채널 트랜지스터는 채널 길이가 반도체 기판(100)의 상부면에 대해 수직하는 방향(즉, 제 3 방향(D3))으로 연장되는 구조를 가리킬 수 있다. 또한, 각 메모리 셀(도 1의 MC)의 데이터 저장 소자(DS)로서 캐패시터가 제공될 수 있다.
도 2에 도시된 실시예에 따르면, 주변 회로 구조체(PS)는 반도체 기판(100) 상에 제공될 수 있으며, 셀 어레이 구조체(CS)는 주변 회로 구조체(PS) 상에 제공될 수 있다.
도 2에 도시된 바와는 다르게, 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)는 반도체 기판(100) 상에 제공되되, 서로 수평으로 이격되어 배치될 수 있다.
주변 회로 구조체(PS)와 셀 어레이 구조체(CS)는 서로 전기적으리ㅗ 연결될 수 있다. 예를 들어, 주변 회로 구조체(PS)의 코어 및 주변 회로들(도 1의 2, 3, 4, 5)과 셀 어레이 구조체(CS)의 메모리 셀 어레이(도 1의 1)가 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도로서, 도 3의 A-A’ 선을 따라 자른 단면을 나타낸다.
도 3 및 도 4를 참조하여, 반도체 메모리 소자는 반도체 기판(100) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
반도체 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 또는 실리콘-게르마늄(Si-Ge) 기판일 수 있다.
제 1 방향(D1) 및 제 2 방향(D2)은 반도체 기판(100)의 상부면에 평행하고, 서로 교차하는 방향들일 수 있다. 제 3 방향(D3)은 반도체 기판(100)의 상기 상부면에 평행하고 제 1 방향(D1) 및 제 2 방향(D2) 모두와 교차하는 방향일 수 있다.
주변 회로 구조체(PS)는 반도체 기판(100) 상에 배치될 수 있다. 주변 회로 구조체(PS)는 반도체 기판(100)의 활성 패턴들(102)에 형성된 코어 및 주변 회로들(SA), 코어 및 주변 회로들(SA)을 덮는 하부 절연막(120), 및 하부 절연막(120) 내에 배치되는 주변 회로 배선 패턴(110)을 포함할 수 있다.
반도체 기판(100) 상에 활성 패턴들(102)이 제공될 수 있다. 활성 패턴들(102)은 반도체 기판(100)의 상부면 상으로 돌출되는 형상을 가질 수 있다. 활성 패턴들(102)은 평면적 관점에서 코어 및 주변 회로들(SA)이 제공되는 영역을 정의할 수 있다. 활성 패턴들(102)은 반도체 기판(100)과 일체로 제공될 수 있다. 즉, 활성 패턴들(102)은 반도체 기판(100)으로부터 제 3 방향(D3)으로 돌출된 반도체 기판(100)의 일부일 수 있다.
활성 패턴들(102) 상에 코어 및 주변 회로들(SA)이 제공될 수 있다. 코어 및 주변 회로들(SA)은 도 1을 참조하여 설명한 로우 및 칼럼 디코더들(도 1의 2, 4), 센스 앰프(도 1의 3), 제어 로직(도 1의 5) 등을 포함할 수 있다. 일 예로, 코어 및 주변 회로들(SA)은 활성 패턴들(102) 상에 집적된 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 보다 상세하게는, 활성 패턴들(102) 상에 적어도 하나의 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE) 각각의 양측에 소스/드레인 패턴들(SD)이 제공될 수 있다. 소스/드레인 패턴들(SD)은 활성 패턴들(102)의 상부에 도펀트를 주입하여 형성될 수 있다. 게이트 전극들(GE)과 활성 패턴들(102) 사이에는 게이트 절연막들(GI)이 개재될 수 있다. 게이트 전극들(GE) 상에서 게이트 캡핑 패턴들(GP)이 배치될 수 있다. 게이트 전극들(GE) 각각의 양측에는 게이트 스페이서들(GS)이 배치될 수 있다. 하나의 게이트 전극(GE), 그리고 상기 하나의 게이트 전극(GE)과 인접한 한 쌍 소스/드레인 패턴들(SD), 하나의 게이트 절연막(GI), 하나의 게이트 캡핑 패턴(GP) 및 한 쌍의 게이트 스페이서들(GS)은 상기한 NMOS 및 PMOS 트랜지스터들 중 하나의 트랜지스터를 구성할 수 있다. 상기 트랜지스터들은 그들 사이, 보다 구체적으로는 그들의 소스/드레인 패턴들(SD) 사이에 배치되는 소자 분리 패턴들(DSP)에 의해 서로 분리될 수 있다. 소자 분리 패턴들(DSP)은 소스/드레인 패턴들(SD) 사이에서 활성 패턴들(102)의 상부에 제공될 수 있다. 도 4에서는 평면형 트랜지스터를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 코어 및 주변 회로들(SA)은 다양한 형태의 트랜지스터 및 수동 소자들을 포함할 수 있다.
주변 회로 배선 패턴(110)이 반도체 기판(100) 상에 배치될 수 있다. 주변 회로 배선 패턴(110)은 코어 및 주변 회로들(SA)에 배치될 수 있다. 주변 회로 배선 패턴(110)은 코어 및 주변 회로들(SA)과 연결될 수 있다. 주변 회로 배선 패턴(110)은 주변 회로 배선들(112) 및 주변 회로 콘택 플러그들(114)을 포함할 수 있다. 주변 회로 배선들(112)은 주변 회로 배선 패턴(110)의 수평 배선을 위한 배선 패턴에 해당할 수 있고, 주변 회로 콘택 플러그들(114)은 주변 회로 배선 패턴(110)의 수직 배선을 위한 배선 패턴에 해당할 수 있다. 주변 회로 배선들(112)은 주변 회로 콘택 플러그들(114)을 통해 코어 및 주변 회로들(SA)과 전기적으로 연결될 수 있다. 예를 들어, 코어 및 주변 회로들(SA)의 NMOS 및 PMOS 트랜지스터들에 주변 회로 배선들(112) 및 주변 회로 콘택 플러그들(114)이 접속될 수 있다. 보다 상세하게는, 상기 트랜지스터들의 소스/드레인 패턴들(SD) 또는 게이트 전극들(GE)에 주변 회로 콘택 플러그들(114)이 접속될 수 있고, 주변 회로 콘택 플러그들(114)에 주변 회로 배선들(112)이 연결될 수 있다.
반도체 기판(100) 상에 하부 절연막(120)이 제공될 수 있다. 하부 절연막(120)은 코어 및 주변 회로들(SA) 및 주변 회로 배선 패턴(110)을 덮을 수 있다. 도시되지는 않았으나, 하부 절연막(120)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연막(120)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 및/또는 저유전막(Low-k layer)을 포함할 수 있다. 하부 절연막(120)은 수소(H)를 함유할 수 있다. 하부 절연막(120) 내의 수소 원소는 실리콘(Si) 기반으로 형성되는 코어 및 주변 회로들(SA)의 트랜지스터들에서 디펙(defect) 등의 계면 결함이 형성되는 것을 방지할 수 있다.
주변 회로 구조체(PS) 상에 차폐막(200)이 제공될 수 있다. 차폐막(200)은 하부 절연막(120)을 덮을 수 있다. 차폐막(200)은 코어 및 주변 회로들(SA)을 완전히 덮을 수 있다. 즉, 코어 및 주변 회로들(SA)의 전체는 차폐막(200)의 아래에 위치할 수 있다. 차폐막(200)은 하부 절연막(120)을 덮을 수 있다. 차폐막(200)은 평판 형상을 가질 수 있다. 차폐막(200)은 하부 절연막(120)을 구성하는 물질의 수소 확산도(Hydrogen diffusivity) 및 후술되는 상부 절연막(300)을 구성하는 물질의 수소 확산도보다 수소 확산도가 낮은 물질을 포함할 수 있다. 예를 들어, 차폐막(200)은 알루미늄 산화물(Al2O3), 또는 금속 질화물을 포함할 수 있다. 상기 금속 질화물은 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다. 차폐막(200) 내의 수소 농도는 하부 절연막(120) 내의 수소 농도보다 작을 수 있다. 차폐막(200)은 하부 절연막(120) 내의 수소 원소가 셀 어레이 구조체(CS)로 확산되는 것을 방지할 수 있다. 하부 절연막(120)이 실리콘 산화물(SiO2)을 포함하는 경우, 차폐막(200)은 수소 확산도(Hydrogen diffusivity)가 실리콘 산화물(SiO2)에 비해 낮은 실리콘 질화물(Si3N4)이 이용될 수도 있다.
차폐막(200) 상에 셀 어레이 구조체(CS)가 제공될 수 있다. 이하, 셀 어레이 구조체(CS)의 구성을 보다 상세히 설명하도록 한다.
비트 라인들(BL)이 차폐막(200) 상에서 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 제 1 폭(W1)을 가질 수 있으며, 제 1 폭(W1)은 약 1nm 내지 50nm일 수 있다.
비트 라인들(BL)은, 예를 들어, 도핑된 폴리 실리콘(doped Si), 금속(metal), 도전성 금속 질화물(MN), 도전성 금속 실리사이드(MSi), 도전성 금속 산화물(MO), 또는 이들의 조합을 포함할 수 있다. 비트 라인들(BL)은 도핑된 폴리 실리콘(doped poly Si), 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 탄탈럼(Ta), 루테늄(Ru), 텅스텐(W), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 타이타늄 질화물(TiN), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 니오븀 질화물(NbN), 타이타늄 알루미늄(TiAl), 타이타늄 알루미늄 질화물(TiAlN), 타이타늄 실리사이드(TiSi), 타이타늄 실리콘 질화물(TiSiN), 탄탈럼 실리사이드(TaSi), 탄탈럼 실리콘 질화물(TaSiN), 루테늄 타이타늄 질화물(RuTiN), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 이리듐 산화물(IrO), 루테늄 산화물(RuO) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 비트 라인들(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 비트 라인들(BL)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
한 쌍의 제 1 및 제 2 활성 패턴들(AP1, AP2)은 비트 라인들(BL) 상에 배치될 수 있다. 각 비트 라인들(BL) 상에서, 제 1 활성 패턴들(AP1)이 제 2 방향(D2)으로 서로 이격되어 배치될 수 있으며, 제 2 활성 패턴들(AP2)이 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 제 1 및 제 2 활성 패턴들(AP1, AP2)은 각각의 비트 라인들(BL) 상에서 제 1 방향(D1)을 따라 번갈아 배열될 수 있다. 즉, 제 1 및 제 2 활성 패턴들(AP1, AP2)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
제 1 활성 패턴들(AP1) 각각은 비트 라인(BL) 상에 배치되는 제 1 수평부(HP1) 및 제 1 수평부(HP1)로부터 수직적으로 돌출되는 제 1 수직부(VP1)를 포함할 수 있다.
제 2 활성 패턴들(AP2) 각각은 비트 라인(BL) 상에 배치되는 제 2 수평부(HP2) 및 제 2 수평부(HP2)로부터 수직적으로 돌출되는 제 2 수직부(VP2)를 포함할 수 있다. 제 2 활성 패턴들(AP2)은 제 1 활성 패턴들(AP1)과 거울 대칭되도록 각 비트 라인(BL) 상에 배치될 수 있다.
제 1 및 제 2 수직부들(VP1, VP2)은 반도체 기판(100)의 상부면에 대해 수직한 방향으로 수직적 길이를 가질 수 있으며, 제 1 방향(D1)으로 폭을 가질 수 있다. 제 1 및 제 2 수직부들(VP1, VP2)의 수직적 길이는 그 폭보다 약 2배 내지 10배일 수 있으며, 이에 한정되는 것은 아니다. 제 1 방향(D1)으로 제 1 및 제 2 수직부들(VP1, VP2)의 폭은 수 nm 내지 수십 nm일 수 있다. 예들 들어, 제 1 및 제 2 수직부들(VP1, VP2)의 폭은 1nm 내지 30nm, 보다 바람직하게, 1nm 내지 10nm일 수 있다.
제 1 및 제 2 수평부들(HP1, HP2)은 비트 라인들(BL)의 상부면들과 직접 접촉할 있다. 제 3 방향(D3)에 따른 제 1 및 제 2 수평부들(HP1, HP2)의 두께는 제 1 방향(D1)에 따른 제 1 및 제 2 수직부들(VP1, VP2)의 두께와 실질적으로 동일할 수 있다.
각각의 제 1 활성 패턴들(AP1)에서, 제 1 수평부(HP1)는 제 1 소오스/드레인 영역을 포함하고, 제 1 수직부(VP1)의 상단은 제 2 소오스/드레인 영역을 포함하며, 제 1 및 제 2 소오스/드레인 영역들 사이에 제 1 채널 영역을 포함할 수 있다.
각각의 제 2 활성 패턴들(AP2)에서, 제 2 수평부(HP2)는 제 3 소오스/드레인 영역을 포함하고, 제 2 수직부(VP2)의 상단은 제 4 소오스/드레인 영역을 포함하며, 제 3 및 제 4 소오스/드레인 영역들 사이에 제 2 채널 영역을 포함할 수 있다.
실시예들에 따르면, 제 1 활성 패턴(AP1)의 제 1 채널 영역은 채널 영역은 제 1 워드 라인(WL1)에 의해 제어될 수 있으며, 제 2 활성 패턴(AP2)의 제 2 채널 영역은 제 2 워드 라인(WL2)에 의해 제어될 수 있다.
일 예로, 제 1 및 제 2 활성 패턴들(AP1, AP2)은 반도체 물질, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe)을 포함할 수 있다.
다른 예로, 제 1 및 제 2 활성 패턴들(AP1, AP2)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 일 예로, 제 1 및 제 2 활성 패턴들(AP1, AP2)은 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 제 1 및 제 2 활성 패턴들(AP1, AP2)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 제 1 및 제 2 활성 패턴들(AP1, AP2)은 비정질, 결정질, 또는 다결정의 산화물 반도체를 포함할 수 있다. 일부 실시예들에서, 제 1 및 제 2 활성 패턴들(AP1, AP2)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 제 1 및 제 2 활성 패턴들(AP1, AP2)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 제 1 및 제 2 활성 패턴들(AP1, AP2)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다.
또 다른 예로, 제 1 및 제 2 활성 패턴들(AP1, AP2)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노 튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
제 1 워드 라인들(WL1)은 제 1 활성 패턴들(AP1)의 제 1 수평부들(HP1) 상에서 비트 라인들(BL)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 제 2 워드 라인들WL2)이 제 2 활성 패턴들(AP2)의 제 2 수평부들(HP2) 상에서 비트 라인들(BL)을 가로질러 제 2 방향(D2)으로 연장될 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)은 제 1 방향(D1)을 따라 서로 번갈아 배열될 수 있다. 한 쌍의 제 1 및 제 2 워드 라인들(WL1, WL2)은 한 쌍의 제 1 및 제 2 활성 패턴들(AP1, AP2)의 제 1 및 제 2 수직부들(VP1, VP2) 사이에 배치될 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2) 각각은 서로 대향하는 제 1 및 제 2 측벽들을 가질 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)의 제 1 측벽들은 제 1 및 제 2 활성 패턴들(AP1, AP2)의 제 1 및 제 2 수직부들(VP1, VP2)과 인접할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)의 제 2 측벽들은 서로 마주보도록 배치될 수 있다.
제 1 워드 라인(WL1)의 제 2 측벽은 제 1 활성 패턴(AP1)의 제 1 수평부(HP1)의 측벽에 정렬될 수 있다. 제 2 워드 라인(WL2)의 제 2 측벽은 제 2 활성 패턴(AP2)의 제 2 수평부(HP2)의 측벽에 정렬될 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)의 상부면들은 제 1 및 제 2 활성 패턴들(AP1, AP2)의 제 1 및 제 2 수직부들(VP1, VP2)의 상부면들보다 낮은 레벨에 위치할 수 있다. 나아가, 제 1 및 제 2 워드 라인들(WL1, WL2)은 스페이서 형태를 가질 수도 있다. 다시 말해, 제 1 및 제 2 워드 라인들(WL1, WL2)은 라운드진 상부면을 가질 수 있다.
제 1 및 제 2 워드 라인들(WL1, WL2)은 예를 들어, 도핑된 폴리 실리콘(doped poly Si), 금속(metal), 도전성 금속 질화물(MN), 도전성 금속 실리사이드(MSi), 도전성 금속 산화물(MO), 또는 이들의 조합을 포함할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 도핑된 폴리 실리콘(doped poly Si), 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 탄탈럼(Ta), 루테늄(Ru), 텅스텐(W), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 타이타늄 질화물(TiN), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 니오븀 질화물(NbN), 타이타늄 알루미늄(TiAl), 타이타늄 알루미늄 질화물(TiAlN), 타이타늄 실리사이드(TiSi), 타이타늄 실리콘 질화물(TiSiN), 탄탈럼 실리사이드(TaSi), 탄탈럼 실리콘 질화물(TaSiN), 루테늄 타이타늄 질화물(RuTiN), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 이리듐 산화물(IrO), 루테늄 산화물(RuO) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 일부 실시예들에서, 제 1 및 제 2 워드 라인들(WL1, WL2)은 2차원 및 3차원 물질을 포함할 수 있고, 예를 들어 탄소기반 2차원 물질인 그래핀(graphene), 3차원 물질인 탄소 나노 튜브(carbon nanotube), 또는 이들의 조합을 포함할 수 있다.
제 1 게이트 절연 패턴(Gox1)이 제 1 워드 라인(WL1)과 제 2 방향(D2)을 따라 배열된 제 1 활성 패턴들(AP1) 사이에 배치될 수 있다. 제 1 게이트 절연 패턴(Gox1)은 제 1 워드 라인(WL1)의 제 1 측벽과 제 1 활성 패턴들(AP1)의 제 1 수직부들(VP1) 사이, 그리고 제 1 워드 라인(WL1)의 바닥면과 제 1 활성 패턴들(AP1)의 제 1 수평부들(HP1) 사이에 개재될 수 있다. 제 1 게이트 절연 패턴(Gox1)은 실질적으로 균일한 두께를 가질 수 있다. 제 1 게이트 절연 패턴(Gox1)은 제 2 방향(D2)으로 제 1 활성 패턴(AP1) 및 제 2 활성 패턴(AP2) 사이에서 제 1 활성 패턴들(AP1)의 제 1 수평부들(HP1)의 측면 상으로 노출될 수 있다.
제 2 게이트 절연 패턴(Gox2)이 제 2 워드 라인(WL2)과 제 2 방향(D2)을 따라 배열된 제 2 활성 패턴들(AP2) 사이에 배치될 수 있다. 제 2 게이트 절연 패턴(Gox2)은 제 2 워드 라인(WL2)의 제 1 측벽과 제 2 활성 패턴들(AP2)의 제 2 수직부들(VP2) 사이, 그리고 제 2 워드 라인(WL2)의 바닥면과 제 2 활성 패턴들(AP2)의 제 2 수평부들(HP2) 사이에 개재될 수 있다. 제 2 게이트 절연 패턴(Gox2)은 실질적으로 균일한 두께를 가질 수 있다. 제 2 게이트 절연 패턴(Gox2)은 제 2 방향(D2)으로 인접하는 제 1 활성 패턴(AP1) 및 제 2 활성 패턴(AP2) 사이에서 제 2 활성 패턴들(AP2)의 제 2 수평부들(HP2)의 측면 상으로 노출될 수 있다.
제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2)은 실리콘 산화막(SiO), 실리콘 산질화막(SiON), 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(High-k Layer), 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연막으로서 사용 가능한 고유전막은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈럼 산화물(HfTaO), 하프늄 타이타늄 산화물(HfTiO), 하프늄 아연 산화물(HfZrO), 아연 산화물(ZrO), 알루미늄 산화물(AlO) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
차폐막(200) 상에 제 1 절연 패턴(310)이 제공될 수 있다. 제 1 절연 패턴(310)은 비트 라인들(BL), 제 1 및 제 2 활성 패턴들(AP1, AP2), 제 1 및 제 2 워드 라인들(WL1, WL2), 및 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2)을 매립할 수 있다. 예를 들어, 제 1 절연 패턴(310)은 서로 인접하는 제 1 및 제 2 워드 라인들(WL1, WL2) 사이를 채울 수 있다. 제 1 절연 패턴(310)은 제 1 및 제 2 활성 패턴들(AP1, AP2)의 제 1 및 제 2 수평부들(HP1, HP2) 사이를 채울 수 있다. 제 1 절연 패턴(310)은 제 1 및 제 2 워드 라인들(WL1, WL2)의 상부면들을 덮을 수 있다. 제 1 절연 패턴(310)의 상부면은 제 1 및 제 2 활성 패턴들(AP1, AP2)의 제 1 및 제 2 수직부들(VP1, VP2)의 상부면들과 실질적으로 공면을 이룰 수 있다. 제 1 절연 패턴(310)은, 예를 들어, 실리콘 산화막(SiO), 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 및/또는 저유전막(Low-k layer)을 포함할 수 있다.
층간 절연 패턴(320)이 제 1 절연 패턴(310) 상에 배치될 수 있다. 층간 절연 패턴(320)은 제 1 절연 패턴(310)의 상부면 및 제 1 및 제 2 활성 패턴들(AP1, AP2)의 제 1 및 제 2 수직부들(VP1, VP2)의 상부면들을 덮을 수 있다. 층간 절연 패턴(320)은 제 1 절연 패턴(310)과 동일한 물질을 포함할 수 있다. 예를 들어, 층간 절연 패턴(320)은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 및/또는 저유전막(Low-k layer)을 포함할 수 있다.
랜딩 패드들(LP)이 층간 절연 패턴(320) 내에 배치되며, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 제 1 및 제 2 수직부들(VP1, VP2)과 접촉할 수 있다. 랜딩 패드들(LP)은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 랜딩 패드들(LP)은 도핑된 폴리 실리콘(doped poly Si), 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 탄탈럼(Ta), 루테늄(Ru), 텅스텐(W), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 타이타늄 질화물(TiN), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 니오븀 질화물(NbN), 타이타늄 알루미늄(TiAl), 타이타늄 알루미늄 질화물(TiAlN), 타이타늄 실리사이드(TiSi), 타이타늄 실리콘 질화물(TiSiN), 탄탈럼 실리사이드(TaSi), 탄탈럼 실리콘 질화물(TaSiN), 루테늄 타이타늄 질화물(RuTiN), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 이리듐 산화물(IrO), 루테늄 산화물(RuO) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
실시예들에 따르면, 데이터 저장 패턴들(DS)이 층간 절연 패턴(320) 상에 배치될 수 있다. 데이터 저장 패턴들(DS)은 도 1을 참조하여 설명한 데이터 저장 소자(DS)에 해당할 수 있다. 데이터 저장 패턴들(DS)은 랜딩 패드들(LP) 상에 각각 배치될 수 있다. 데이터 저장 패턴들(DS)은 랜딩 패드들(LP)을 통해 제 1 및 제 2 활성 패턴들(AP1, AP2)의 제 1 및 제 2 수직부들(VP1, VP2)에 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴들(DS)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
일 예에 따르면, 데이터 저장 패턴들(DS)은 커패시터일 수 있으며, 하부 및 상부 전극들과 이들 사이에 개재되는 커패시터 유전막을 포함할 수 있다. 이러한 경우, 하부 전극이 랜딩 패드(LP)와 접촉할 수 있으며, 하부 전극은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
이와 달리, 데이터 저장 패턴들(DS)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴들(DS)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
제 2 절연 패턴(330)이 층간 절연 패턴(320) 상에 배치될 수 있다. 제 2 절연 패턴(330)은 층간 절연 패턴(320) 상에서 랜딩 패드들(LP) 및 데이터 저장 패턴들(DS)을 덮을 수 있다. 제 2 절연 패턴(330)은 제 1 절연 패턴(310) 및 층간 절연 패턴(320)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 절연 패턴(330)은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 및/또는 저유전막(Low-k layer)을 포함할 수 있다.
제 1 절연 패턴(310), 층간 절연 패턴(320) 및 제 2 절연 패턴(330)은 상부 절연막(300)을 구성할 수 있다. 일 예로, 제 1 절연 패턴(310), 층간 절연 패턴(320) 및 제 2 절연 패턴(330)은 서로 동일한 물질로 구성될 수 있다. 제 1 절연 패턴(310), 층간 절연 패턴(320) 및 제 2 절연 패턴(330)은 일체를 이룰 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제 1 절연 패턴(310), 층간 절연 패턴(320) 및 제 2 절연 패턴(330)은 서로 다른 물질로 구성되거나, 또는 그들 사이에 경계선이 존재하는 별개의 구성들로 제공될 수 있다.
상부 절연막(300)은 그의 내부에 수소 원소를 실질적으로 함유하지 않을 수 있다. 예를 들어, 상부 절연막(300) 내의 수소 농도는 하부 절연막(120) 내의 수소 농도보다 작을 수 있다. 절연막(300) 내의 상기 수도 농도는 차폐막(200) 내의 수소 농도는 상부 절연막(300) 내의 상기 수도 농도보다 작을 수 있다. 그러나, 본 발명이 이에 한정되지 않을 수 있다. 상부 절연막(300) 내의 상기 수도 농도는 차폐막(200) 내의 상기 수소 농도보다 작을 수도 있다.
본 발명의 실시예들에 따르면, 주변 회로 구조체(PS)의 하부 절연막(120)은 수소 함유량이 높아, 실리콘(Si) 기반으로 형성되는 코어 및 주변 회로들(SA)의 트랜지스터들에서 디펙(defect) 등의 계면 결함이 형성되는 것을 방지할 수 있다. 셀 어레이 구조체(CS)의 상부 절연막(300)은 수소 함유량이 낮거나 또는 수소 원소를 함유하지 않아, IGZO 기반으로 형성되는 제 1 및 제 2 활성 패턴들(AP1, AP2)이 수소 원소에 의해 손상되는 것을 방지할 수 있다. 이에 더해, 차폐막(200)은 수소 확산도(Hydrogen diffusivity)가 낮은 물질을 포함할 수 있다. 이에 따라, 차폐막(200)은, 반도체 메모리 소자의 제조 공정 또는 구동 중, 하부 절연막(120) 내의 수소 원소가 셀 어레이 구조체(CS)로 확산되어 제 1 및 제 2 활성 패턴들(AP1, AP2)이 수소 원소에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성 및 구동 신뢰성이 향상된 반도체 메모리 소자가 제공될 수 있다.
도 3 및 도 4를 계속 참조하여, 주변 회로 구조체(PS)와 셀 어레이 구조체(CS)는 구조체간 연결 콘택들(210)을 통해 연결될 수 있다. 구조체간 연결 콘택들(210)은 하부 절연막(120), 차폐막(200) 및 상부 절연막(300)을 수직으로 관통하여 셀 어레이 구조체(CS)의 비트 라인들(BL)과 주변 회로 구조체(PS)의 주변 회로 배선 패턴(110)을 연결할 수 있다. 일 예로, 구조체간 연결 콘택들(210)은 비트 라인들(BL)과 주변 회로 배선 패턴(110)을 수직으로 연결하는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 또는, 구조체간 연결 콘택들(210)은 주변 회로 배선 패턴(110)이 아니라 코어 및 주변 회로들(SA)에 직접 연결될 수 있다. 구조체간 연결 콘택들(210)은 구리(Cu), 금(Au) 또는 텅스텐(W) 등의 금속을 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들이다. 이하, 도 1 내지 도 4의 실시예에서 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 4의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 5를 참조하여, 구조체간 연결 콘택들(210)은 셀 어레이 구조체(CS)의 비트 라인들(BL)에 직접 연결되지 않을 수 있다. 예를 들어, 구조체간 연결 콘택들(210)과 비트 라인들(BL) 사이에는 제 1 연장 패턴들(220) 및 제 2 연장 패턴들(230)이 개재될 수 있다. 제 2 연장 패턴들(230)은 비트 라인들(BL)과 주변 회로 배선 패턴(110) 간의 수평 배선을 위한 배선 패턴에 해당할 수 있고, 구조체간 연결 콘택들(210) 및 제 1 연장 패턴들(220)은 비트 라인들(BL)과 주변 회로 배선 패턴(110) 간의 수직 배선을 위한 배선 패턴에 해당할 수 있다.
구조체간 연결 콘택들(210)은 주변 회로 배선 패턴(110)에 연결되고, 주변 회로 배선 패턴(110)의 상부면으로부터 제 3 방향(D3)으로 연장되는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 구조체간 연결 콘택들(210)은 하부 절연막(120), 차폐막(200) 및 상부 절연막(300)의 제 1 절연 패턴(310)을 수직으로 관통할 수 있다. 구조체간 연결 콘택들(210)은 구리(Cu), 금(Au) 또는 텅스텐(W) 등의 금속을 포함할 수 있다. 층간 절연 패턴(320)은 구조체간 연결 콘택들(210)의 상부면들을 덮을 수 있다.
제 1 연장 패턴들(220)은 비트 라인들(BL)에 연결되고, 비트 라인들(BL)의 상부면으로부터 제 3 방향(D3)으로 연장되는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 제 1 연장 패턴들(220)은 상부 절연막(300)을 수직으로 관통할 수 있다. 제 1 연장 패턴들(220)은 구리(Cu), 금(Au) 또는 텅스텐(W) 등의 금속을 포함할 수 있다. 층간 절연 패턴(320)은 제 1 연장 패턴들(220)의 상부면들을 덮을 수 있다. 이때, 제 1 연장 패턴들(220)의 상기 상부면들은 구조체간 연결 콘택들(210)의 상기 상부면, 제 1 절연 패턴(310)의 상부면 및 제 1 및 제 2 활성 패턴들(AP1, AP2)의 제 1 및 제 2 수직부들(VP1, VP2)의 상부면들과 실질적으로 동일한 레벨에 위치할 수 있다. 제 1 연장 패턴들(220)은 구조체간 연결 콘택들(210)과 수평으로 이격될 수 있다.
제 2 연장 패턴들(230)이 층간 절연 패턴(320) 내에 배치되며, 구조체간 연결 콘택들(210) 및 제 1 연장 패턴들(220)과 접촉할 수 있다. 제 2 연장 패턴들(230)은 랜딩 패드들(LP)과 동일한 레벨에 위치할 수 있다. 제 2 연장 패턴들(230)은 도핑된 폴리 실리콘(doped poly Si), 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 탄탈럼(Ta), 루테늄(Ru), 텅스텐(W), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 타이타늄 질화물(TiN), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN), 니오븀 질화물(NbN), 타이타늄 알루미늄(TiAl), 타이타늄 알루미늄 질화물(TiAlN), 타이타늄 실리사이드(TiSi), 타이타늄 실리콘 질화물(TiSiN), 탄탈럼 실리사이드(TaSi), 탄탈럼 실리콘 질화물(TaSiN), 루테늄 타이타늄 질화물(RuTiN), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 이리듐 산화물(IrO), 루테늄 산화물(RuO) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
전기적 연결을 위한 배선 패턴, 포스트, 비아 또는 패드 등은 금속 물질로 형성될 수 있으며, 금속 물질은 수소 확산도(Hydrogen diffusivity)가 높을 수 있다.
본 발명의 실시예들에 따르면, 비트 라인들(BL)과 주변 회로 배선 패턴(110) 간의 전기적 연결의 길이가 길 수 있다. 높은 수소 농도를 갖는 하부 절연막(120)으로부터 구조체간 연결 콘택들(210), 제 1 연장 패턴들(220) 및 제 2 연장 패턴들(230)을 따라 제 1 및 제 2 활성 패턴들(AP1, AP2)으로 확산되는 거리가 멀 수 있다. 이에 따라, 구조체간 연결 콘택들(210), 제 1 연장 패턴들(220) 및 제 2 연장 패턴들(230)은, 반도체 메모리 소자의 제조 공정 또는 구동 중, 하부 절연막(120) 내의 수소 원소가 셀 어레이 구조체(CS)로 확산되어 제 1 및 제 2 활성 패턴들(AP1, AP2)이 수소 원소에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성 및 구동 신뢰성이 향상된 반도체 메모리 소자가 제공될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들이다.
도 6을 참조하여, 구조체간 연결 콘택들(210)은 셀 어레이 구조체(CS)의 비트 라인들(BL)에 직접 연결할 수 있다. 예를 들어, 구조체간 연결 콘택들(210)은 주변 회로 배선 패턴(110)과 비트 라인들(BL)을 연결하도록 제 3 방향(D3)으로 연장되는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 구조체간 연결 콘택들(210)은 하부 절연막(120), 차폐막(200) 및 상부 절연막(300)을 수직으로 관통할 수 있다.
구조체간 연결 콘택들(210) 각각은 제 1 저저항 금속부(212), 제 2 저저항 금속부(214) 및 배리어 금속부(216)를 포함할 수 있다.
제 1 저저항 금속부(212)는 하부 절연막(120) 내에서 주변 회로 배선 패턴(110)에 접속될 수 있다. 일 예로, 제 1 저저항 금속부(212)은 주변 회로 배선 패턴(110)에 연결되고, 주변 회로 배선 패턴(110)의 상부면으로부터 제 3 방향(D3)으로 연장되는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 제 1 저저항 금속부(212)는 구리(Cu), 금(Au) 또는 텅스텐(W) 등과 같이 저항이 낮은 금속을 포함할 수 있다.
제 2 저저항 금속부(214)는 상부 절연막(300) 내에서 비트 라인들(BL)에 접속될 수 있다. 일 예로, 제 2 저저항 금속부(214)은 비트 라인들(BL)에 연결되고, 비트 라인들(BL)의 하부면으로부터 제 3 방향(D3)의 반대 방향으로 연장되는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 제 2 저저항 금속부(214)는 구리(Cu), 금(Au) 또는 텅스텐(W) 등과 같이 저항이 낮은 금속을 포함할 수 있다.
배리어 금속부(216)는 차폐막(200) 내에서 제 1 저저항 금속부(212)와 제 2 저저항 금속부(214)를 연결할 수 있다. 배리어 금속부(216)은 차폐막(200)을 수직으로 관통하는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 배리어 금속부(216)는 수소 확산도(Hydrogen diffusivity)가 낮은 도전성 물질을 포함할 수 있다. 예를 들어, 배리어 금속부(216)는 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다. 배리어 금속부(216)의 상기 수소 확산도는 하부 절연막(120)의 수소 확산도보다 낮을 수 있다.
도 6에서는 제 1 저저항 금속부(212), 배리어 금속부(216) 및 제 2 저저항 금속부(214)가 제 3 방향(D3)을 따라 순차적으로 배치되고, 하나의 기둥 형상으로 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제 1 저저항 금속부(212)가 제공되지 않을 수 있다. 즉, 배리어 금속부(216)가 하부 절연막(120) 내로 연장되어 주변 회로 배선 패턴(110)에 접속될 수 있다. 다른 실시예들에 따르면, 제 2 저저항 금속부(214)가 제공되지 않을 수 있다. 즉, 배리어 금속부(216)가 상부 절연막(300) 내로 연장되어 비트 라인들(BL)에 접속될 수 있다. 다른 실시예들에 따르면, 제 1 저저항 금속부(212) 및 제 2 저저항 금속부(214) 모두 제공되지 않을 수 있다. 즉, 배리어 금속부(216)가 하부 절연막(120) 및 상부 절연막(300) 내로 연장되어 주변 회로 배선 패턴(110) 및 비트 라인들(BL)을 연결할 수 있다.
본 발명의 실시예들에 따르면, 구조체간 연결 콘택들(210)은 차폐막(200)의 부근에서 수소 확산도(Hydrogen diffusivity)가 낮은 배리어 금속부(216)를 포함할 수 있다. 이에 따라, 반도체 메모리 소자의 제조 공정 또는 구동 중, 하부 절연막(120) 내의 수소 원소가 구조체간 연결 콘택들(210)을 따라 셀 어레이 구조체(CS)로 확산되어, 제 1 및 제 2 활성 패턴들(AP1, AP2)이 수소 원소에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성 및 구동 신뢰성이 향상된 반도체 메모리 소자가 제공될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들이다.
도 7을 참조하여, 구조체간 연결 콘택들(210)은 배리어 금속막(218)을 더 포함할 수 있다. 배리어 금속막(218)은 구조체간 연결 콘택들(210)의 외주를 둘러쌀 수 있다. 구조체간 연결 콘택들(210)은 배리어 금속막(218)에 의해 하부 절연막(120) 및 상부 절연막(300)과 이격될 수 있다.
구조체간 연결 콘택들(210)은 구리(Cu), 금(Au) 또는 텅스텐(W) 등의 저항이 낮은 금속을 포함할 수 있다. 배리어 금속막(218)는 구조체간 연결 콘택들(210)보다 수소 확산도(Hydrogen diffusivity)가 낮은 도전성 물질을 포함할 수 있다. 예를 들어, 배리어 금속부(216)는 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 구조체간 연결 콘택들(210)은 확산도(Hydrogen diffusivity)가 낮은 배리어 금속막(218)에 의해 하부 절연막(120) 및 상부 절연막(300)과 이격될 수 있다. 이에 따라, 반도체 메모리 소자의 제조 공정 또는 구동 중, 하부 절연막(120) 내의 수소 원소가 구조체간 연결 콘택들(210)을 따라 셀 어레이 구조체(CS)로 확산되어, 제 1 및 제 2 활성 패턴들(AP1, AP2)이 수소 원소에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성 및 구동 신뢰성이 향상된 반도체 메모리 소자가 제공될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들이다.
도 8을 참조하여, 차폐막(200)은 반도체 기판(100) 상에서 주변 회로 구조체(PS)를 밀폐하는 캡(Cap) 형상을 가질 수 있다. 차폐막(200)은 반도체 기판(100) 상에서 주변 회로 구조체(PS)를 덮을 수 있다. 예를 들어, 차폐막(200)은 주변 회로 구조체(PS)의 일측의 제 1 측벽부(201), 및 주변 회로 구조체(PS) 상의 제 1 상부(202)를 가질 수 있다.
차폐막(200)의 제 1 측벽부(201)는 주변 회로 구조체(PS)의 일측에서 반도체 기판(100) 상에 배치될 수 있다. 예를 들어, 제 1 측벽부(201)는 주변 회로 구조체(PS)의 외주를 따라 연장되는 격벽(partition) 형상을 가질 수 있다. 평면적 관점에서, 제 1 측벽부(201)는 주변 회로 구조체(PS)를 둘러쌀 수 있다. 예를 들어, 제 1 측벽부(201)의 평면 형상은 주변 회로 구조체(PS)를 둘러싸는 링 형상을 가질 수 있다.
차폐막(200)의 제 1 상부(202)는 주변 회로 구조체(PS)의 상방에 배치될 수 있다. 예를 들어, 제 1 상부(202)는 주변 회로 구조체(PS)의 하부 절연막(120) 및 제 1 측벽부(201) 상에 배치될 수 있다. 보다 상세하게는, 제 1 측벽부(201)의 상단은 하부 절연막(120)의 상부면과 같거나 보다 높은 레벨에 위치할 수 있으며, 제 1 상부(202)는 제 1 측벽부(201)의 상기 상단으로부터 하부 절연막(120) 상으로 연장될 수 있다. 제 1 상부(202)는 주변 회로 구조체(PS) 전체를 덮을 수 있다. 도 8에서는 차폐막(200)이 주변 회로 구조체(PS)를 덮는 사각 캡 형태인 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
상부 절연막(300)은 반도체 기판(100) 상에서 차폐막(200)을 덮을 수 있다.
본 발명의 실시예들에 따르면, 차폐막(200)을 필요한 영역, 즉 수소 농도가 높은 주변 회로 구조체(PS)가 제공되는 영역에만 형성될 수 있다. 또한, 차폐막(200)이 반도체 기판(100)과 함께 주변 회로 구조체(PS)를 완전히 밀폐할 수 있다. 이에 따라, 반도체 메모리 소자의 제조 공정 또는 구동 중, 하부 절연막(120) 내의 수소 원소가 주변 회로 구조체(PS) 외부로 확산되어, 반도체 메모리 소자 내의 다른 구성들이 수소 원소에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성 및 구동 신뢰성이 향상된 반도체 메모리 소자가 제공될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들이다.
도 9를 참조하여, 차폐막(200)은 반도체 기판(100) 상에서 셀 어레이 구조체(CS)를 밀폐하는 형상을 가질 수 있다. 차폐막(200)은 반도체 기판(100) 상에서 셀 어레이 구조체(CS)를 완전히 둘러쌀 수 있다. 예를 들어, 차폐막(200)은 셀 어레이 구조체(CS)의 일측의 제 2 측벽부(203), 셀 어레이 구조체(CS) 아래의 바닥부(204), 및 셀 어레이 구조체(CS) 상의 제 2 상부(205)를 가질 수 있다.
차폐막(200)의 제 2 측벽부(203)는 셀 어레이 구조체(CS)의 일측에서 반도체 기판(100) 상에 배치될 수 있다. 예를 들어, 제 2 측벽부(203)는 셀 어레이 구조체(CS)의 외주를 따라 연장되는 격벽(partition) 형상을 가질 수 있다. 평면적 관점에서, 제 2 측벽부(203)는 셀 어레이 구조체(CS)를 둘러쌀 수 있다. 예를 들어, 제 2 측벽부(203)의 평면 형상은 셀 어레이 구조체(CS)를 둘러싸는 링 형상을 가질 수 있다.
차폐막(200)의 바닥부(204)는 셀 어레이 구조체(CS)의 하방에 배치될 수 있다. 예를 들어, 바닥부(204)는 셀 어레이 구조체(CS)를 지지할 수 있다. 보다 상세하게는, 바닥부(204) 상에 셀 어레이 구조체(CS)의 제 1 절연 패턴(310) 및 비트 라인들(BL)이 제공될 수 있다.
차폐막(200)의 제 2 상부(205)는 셀 어레이 구조체(CS)의 상방에 배치될 수 있다. 예를 들어, 제 2 상부(205)는 셀 어레이 구조체(CS)의 상부 절연막(300) 및 제 2 측벽부(203) 상에 배치될 수 있다. 보다 상세하게는, 제 2 측벽부(203)의 상단은 상부 절연막(300)의 상부면과 같거나 보다 높은 레벨에 위치할 수 있으며, 제 2 상부(205)는 제 2 측벽부(203)의 상기 상단으로부터 상부 절연막(300) 상으로 연장될 수 있다. 제 2 상부(205)는 셀 어레이 구조체(CS) 전체를 덮을 수 있다. 이에 따라, 셀 어레이 구조체(CS), 특히 상부 절연막(300)은 차폐막(200)에 의해 완전히 밀폐되도록 둘러싸일 수 있다. 도 9에서는 차폐막(200)이 셀 어레이 구조체(CS)를 물러싸는 사각 박스 형태인 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
하부 절연막(120)은 반도체 기판(100) 상에서 차폐막(200)을 둘러쌀 수 있다. 즉, 차폐막(200) 및 차폐막(200) 내부의 셀 어레이 구조체(CS)는 하부 절연막(120) 내에 매립될 수 있다.
본 발명의 실시예들에 따르면, 차폐막(200)을 필요한 영역, 즉 수소 원소가 확산되는 것을 방지해야 하는 셀 어레이 구조체(CS)가 제공되는 영역에만 형성될 수 있다. 또한, 차폐막(200)이 셀 어레이 구조체(CS)를 완전히 밀폐할 수 있다. 이에 따라, 반도체 메모리 소자의 제조 공정 또는 구동 중, 하부 절연막(120) 내의 수소 원소가 셀 어레이 구조체(CS) 내부로 확산되어 셀 어레이 구조체(CS)가 수소 원소에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성 및 구동 신뢰성이 향상된 반도체 메모리 소자가 제공될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들이다.
도 10을 참조하여, 셀 어레이 구조체(CS) 및 주변 회로 구조체(PS)는 반도체 기판(100) 상에서 수평으로 이격되어 배치될 수 있다. 예를 들어, 셀 어레이 구조체(CS)는 반도체 기판(100)의 제 1 영역(R1) 상에 배치될 수 있고, 주변 회로 구조체(PS)는 반도체 기판(100)의 제 2 영역(R2) 상에 배치될 수 있다. 제 1 영역(R1)과 제 2 영역(R2)은 서로 인접하도록 배치되되, 수직으로 서로 중첩되지 않을 수 있다.
주변 회로 구조체(PS) 및 차폐막(200)은 도 8을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 차폐막(200)은 반도체 기판(100) 상에서 주변 회로 구조체(PS)를 밀폐하는 캡(Cap) 형상을 가질 수 있다. 차폐막(200)은 반도체 기판(100) 상에서 주변 회로 구조체(PS)를 덮을 수 있다.
셀 어레이 구조체(CS)는 반도체 기판(100)의 제 2 영역(R2) 상에 배치될 수 있다. 예를 들어, 반도체 기판(100)의 제 2 영역(R2) 상에 비트 라인들(BL), 제 1 및 제 2 활성 패턴들(AP1, AP2), 제 1 및 제 2 워드 라인들(WL1, WL2), 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2), 랜딩 패드들(LP) 및 데이터 저장 패턴들(DS)이 제공될 수 있다. 상부 절연막(300)은 반도체 기판(100)의 상부면을 덮고, 비트 라인들(BL), 제 1 및 제 2 활성 패턴들(AP1, AP2), 제 1 및 제 2 워드 라인들(WL1, WL2), 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2), 랜딩 패드들(LP) 및 데이터 저장 패턴들(DS)을 매립할 수 있다. 상부 절연막(300)은 제 1 영역(R1) 상으로 연장되어 차폐막(200)을 덮을 수 있다. 이때, 하부 절연막(120)과 상부 절연막(300)은 제 1 영역(R1) 상에서 차폐막(200)에 의해 서로 이격될 수 있다. 이에 따라, 반도체 메모리 소자의 제조 공정 또는 구동 중, 하부 절연막(120) 내의 수소 원소가 셀 어레이 구조체(CS) 내부로 확산되어 셀 어레이 구조체(CS)가 수소 원소에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성 및 구동 신뢰성이 향상된 반도체 메모리 소자가 제공될 수 있다.
셀 어레이 구조체(CS)와 주변 회로 구조체(PS)는 구조체간 연결 콘택들(210), 제 1 연장 패턴들(220) 및 제 2 연장 패턴들(230)을 통해 전기적으로 연결될 수 있다.
구조체간 연결 콘택들(210)은 제 1 영역(R1) 상에서 주변 회로 배선 패턴(110)에 연결되고, 주변 회로 배선 패턴(110)의 상부면으로부터 제 3 방향(D3)으로 연장되는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 구조체간 연결 콘택들(210)은 하부 절연막(120), 차폐막(200) 및 상부 절연막(300)의 제 1 절연 패턴(310)을 수직으로 관통할 수 있다. 층간 절연 패턴(320)은 구조체간 연결 콘택들(210)의 상부면들을 덮을 수 있다.
제 1 연장 패턴들(220)은 제 2 영역(R2) 상에서 비트 라인들(BL)에 연결되고, 비트 라인들(BL)의 상부면으로부터 제 3 방향(D3)으로 연장되는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 제 1 연장 패턴들(220)은 상부 절연막(300)의 제 1 절연 패턴(310)을 수직으로 관통할 수 있다. 층간 절연 패턴(320)은 제 1 연장 패턴들(220)의 상부면들을 덮을 수 있다.
제 2 연장 패턴들(230)이 층간 절연 패턴(320) 내에 배치되며, 구조체간 연결 콘택들(210) 및 제 1 연장 패턴들(220)과 접촉할 수 있다. 즉, 제 2 연장 패턴들(230)은 구조체간 연결 콘택들(210) 및 제 1 연장 패턴들(220)을 연결하는 수평 배선에 해당할 수 있다. 제 2 연장 패턴들(230)은 랜딩 패드들(LP)과 동일한 레벨에 위치할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들이다.
도 11을 참조하여, 도 10에서 도시된 바와는 다르게, 차폐막(200)은 제 1 영역(R1)과 제 2 영역(R2) 사이를 가로지르는 격벽 형상을 가질 수 있다. 하부 절연막(120)은 제 1 영역(R1) 상에서 코어 및 주변 회로들(SA)을 덮을 수 있고, 상부 절연막(300)은 반도체 기판(100)의 상부면을 덮고, 비트 라인들(BL), 제 1 및 제 2 활성 패턴들(AP1, AP2), 제 1 및 제 2 워드 라인들(WL1, WL2), 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2), 랜딩 패드들(LP) 및 데이터 저장 패턴들(DS)을 매립할 수 있다. 하부 절연막(120)과 상부 절연막(300)은 제 1 영역(R1)과 제 2 영역(R2)의 경계 상에서 차폐막(200)에 의해 서로 이격될 수 있다. 이에 따라, 반도체 메모리 소자의 제조 공정 또는 구동 중, 하부 절연막(120) 내의 수소 원소가 셀 어레이 구조체(CS) 내부로 확산되어 셀 어레이 구조체(CS)가 수소 원소에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성 및 구동 신뢰성이 향상된 반도체 메모리 소자가 제공될 수 있다.
다른 실시예들에 따르면, 차폐막(200)은 제 1 영역(R1)과 제 2 영역(R2)의 경계 상이 아니어도, 셀 어레이 구조체(CS)와 주변 회로 구조체(PS) 사이의 다른 위치에 배치될 수 있다.
셀 어레이 구조체(CS)와 주변 회로 구조체(PS)는 구조체간 연결 콘택들(210), 제 1 연장 패턴들(220) 및 제 2 연장 패턴들(230)을 통해 전기적으로 연결될 수 있다.
구조체간 연결 콘택들(210)은 제 1 영역(R1) 상에서 주변 회로 배선 패턴(110)에 연결되고, 주변 회로 배선 패턴(110)의 상부면으로부터 제 3 방향(D3)으로 연장되는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 구조체간 연결 콘택들(210)은 하부 절연막(120)을 수직으로 관통할 수 있다.
제 1 연장 패턴들(220)은 제 2 영역(R2) 상에서 비트 라인들(BL)에 연결되고, 비트 라인들(BL)의 상부면으로부터 제 3 방향(D3)으로 연장되는 도전 포스트(또는, 도전 비아 등의 수직 연결 배선 구조)일 수 있다. 제 1 연장 패턴들(220)은 상부 절연막(300)의 제 1 절연 패턴(310)을 수직으로 관통할 수 있다. 층간 절연 패턴(320)은 제 1 연장 패턴들(220)의 상부면들을 덮을 수 있다.
제 2 연장 패턴들(230)이 층간 절연 패턴(320) 내에 배치되며, 구조체간 연결 콘택들(210) 및 제 1 연장 패턴들(220)과 접촉할 수 있다. 예를 들어, 제 2 연장 패턴(230)은 하부 절연막(120), 차폐막(200) 및 상부 절연막(300)을 수평으로 관통할 수 있다. 즉, 제 2 연장 패턴들(230)은 구조체간 연결 콘택들(210) 및 제 1 연장 패턴들(220)을 연결하는 수평 배선에 해당할 수 있다. 제 2 연장 패턴들(230)은 랜딩 패드들(LP)과 동일한 레벨에 위치할 수 있다.
도 12 내지 도 16은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하여, 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)을 패터닝하여 활성 패턴들(102)이 형성될 수 있다. 활성 패턴들(102)은 코어 및 주변 회로들(SA)이 형성되는 영역일 수 있다. 다른 실시예들에 따르면, 반도체 기판(100)의 일부 영역에 불순물을 주입하여 활성 패턴들(102)을 정의하는 소자 분리막이 형성될 수 있다. 이하, 도 12의 실시예를 기준으로 계속 설명하도록 한다.
도 13을 참조하여, 반도체 기판(100)에 코어 및 주변 회로들(SA)이 형성될 수 있다. 예를 들어, 활성 패턴들(102)의 상부에 도펀트를 주입하여 소드/드레인 패턴들(SD)이 형성될 수 있다. 활성 패턴들(102) 상에 절연막, 도전막 및 캡핑막을 형성한 후, 이들을 패터닝하여 게이트 절연막들(GI), 게이트 전극들(GE), 및 게이트 캡핑 패턴들(GP)이 형성될 수 있다. 게이트 전극들(GE)의 양측면 상에 게이트 스페이서들(GS)이 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 코어 및 주변 회로들(SA)은 다양한 방법을 이용하여 형성될 수 있으며, 또한 코어 및 주변 회로들(SA)은 트랜지스터가 아닌 수동 소자 등의 다양한 전자 소자를 포함하도록 형성될 수 있다.
도 14를 참조하여, 주변 회로 배선 패턴(110) 및 하부 절연막(120)이 형성될 수 있다. 예를 들어, 반도체 기판(100) 상에 절연층이 형성될 수 있다. 상기 절연층을 수직으로 관통하는 홀을 형성한 후 상기 홀 내에 도전 물질을 채워, 코너 및 주변 회로들(SA)과 연결되는 주변 회로 콘택 플러그들(114)이 형성될 수 있다. 상기 절연층 상에 도전층을 형성한 후, 상기 도전층을 패터닝하여 주변 회로 배선들(112)이 형성될 수 있다. 이후, 상기 절연층 절연층을 형성하는 공정, 주변 회로 콘택 플러그들(114)을 형성하는 공정 및 주변 회로 배선들(112)을 형성하는 공정을 반복 수행하여 주변 회로 배선 패턴(110) 및 하부 절연막(120)이 형성될 수 있다.
다른 실시예들에 따르면, 하부 절연막(120)에 열처리 공정이 더 수행될 수 있다. 상기 열처리 공정은 하부 절연막(120) 내에 수소 원소를 주입하기 위하여 수행될 수 있다. 상기 열처리 공정 후, 하부 절연막(120) 내의 수소 농도가 증가될 수 있다. 이와는 다르게, 하부 절연막(120) 내에 상기 수소 원소를 주입하기 위한 다른 공정이 수행될 수 있다. 하부 절연막(120) 내의 상기 수소 농도가 증가된에 따라, 실리콘(Si) 기반으로 형성되는 코어 및 주변 회로들(SA)의 트랜지스터들에서 디펙(defect) 등의 계면 결함이 형성되는 것이 방지될 수 있다. 상기 열처리 공정은 필요에 따라 수행되지 않을 수 있다.
도 15를 참조하여, 하부 절연막(120) 상에 차폐막(200)이 형성될 수 있다. 예를 들어, 하부 절연막(120) 상에 하부 절연막(120)을 구성하는 물질의 수소 확산도(Hydrogen diffusivity)보다 수소 확산도가 낮은 물질을 증착하여 차폐막(200)이 형성될 수 있다. 예를 들어, 상기 물질은 알루미늄 산화물(Al2O3), 또는 금속 질화물을 포함할 수 있다. 상기 금속 질화물은 타이타늄 질화물(TiN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다. 하부 절연막(120)이 실리콘 산화물(SiO2)을 포함하는 경우, 상기 물질은 수소 확산도(Hydrogen diffusivity)가 실리콘 산화물(SiO2)에 비해 낮은 실리콘 질화물(Si3N4)이 이용될 수도 있다.
도 16을 참조하여, 차폐막(200) 상에 셀 어레이 구조체(CS)가 형성될 수 있다. 이하, 셀 어레이 구조체(CS)를 형성하는 공정의 일 예시를 설명하도록 한다.
차폐막(200) 상에 제 1 절연막이 형성될 수 있다. 상기 제 1 절연막 및 차폐막(200)을 수직으로 관통하는 홀을 형성한 후, 상기 홀 내에 도전 물질을 채워 구조체간 연결 콘택(210)이 형성될 수 있다.
상기 제 1 절연막 상에 도전막을 증착한 후, 도전막을 패터닝하여 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL) 사이에 갭필 절연 패턴이 채워질 수 있다. 또는 비트 라인들(BL)은 상기 갭필 절연 패턴에 먼저 트렌치들을 형성한 후, 상기 트렌치들 내에 도전 물질을 매립함으로써 형성될 수도 있다.
상기 제 1 절연막 상에 제 2 방향(D2)으로 연장되며, 제 1 방향(D1)으로 서로 이격되는 트렌치들을 갖는 몰드 절연 패턴이 형성될 수 있다. 상기 트렌치들은 비트 라인들(BL)의 일부분들을 노출시킬 수 있다.
상기 몰드 절연 패턴을 컨포말하게 덮는 활성막, 게이트 절연막 및 도전막을 형성한 후, 이를 패터닝하여 제 1 및 제 2 활성 패턴들(AP1, AP2), 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2) 및 제 1 및 제 2 워드 라인들(WL1, WL2)이 형성될 수 있다.
상기 제 1 절연막 상에 제 2 절연막이 형성될 수 있다. 상기 제 2 절연막은 제 1 및 제 2 워드 라인들(WL1, WL2)이 형성된 상기 트렌치들을 완전히 채우도록 절연막을 증착한 후, 제 1 및 제 2 활성 패턴들(AP1, AP2)의 상부면들이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 상기 제 1 절연막, 상기 갭필 절연 패턴 및 상기 제 2 절연막은 도 3 및 도 4를 참조하여 설명한 제 1 절연 패턴(310)을 구성할 수 있다.
제 1 절연 패턴(310), 제 1 및 제 2 활성 패턴들(AP1, AP2), 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2) 및 제 1 및 제 2 워드 라인들(WL1, WL2)을 형성하는 공정들 각각은 고온의 열처리 공정이 동반될 수 있다.
본 발명의 실시예들에 따르면, 제 1 절연 패턴(310), 제 1 및 제 2 활성 패턴들(AP1, AP2), 제 1 및 제 2 게이트 절연 패턴들(Gox1, Gox2) 및 제 1 및 제 2 워드 라인들(WL1, WL2)이 차폐막(200)에 의해 하부 절연막(120)으로부터 격리되어 있다. 따라서, 상기 공정들 중, 하부 절연막(120) 내의 수소 원소가 셀 어레이 구조체(CS) 내부로 확산되어 셀 어레이 구조체(CS)가 수소 원소에 의해 손상되는 것을 방지할 수 있다. 즉, 구조적 안정성 및 구동 신뢰성이 향상된 반도체 메모리 소자가 제공될 수 있다.
도 4를 계속 참조하여, 제 1 절연 패턴(310) 상에 층간 절연 패턴(320)이 형성될 수 있다. 층간 절연 패턴(320) 상에 제 1 및 제 2 활성 패턴들(AP1, AP2)을 노출하는 홀들을 형성한 후, 상기 홀들을 채워 랜딩 패드들(LP)이 형성될 수 있다. 층간 절연 패턴(320) 상에 랜딩 패드들(LP)과 접속되는 데이터 저장 패턴들(DS)이 형성될 수 있다. 층간 절연 패턴(320) 상에 데이터 저장 패턴들(DS)을 덮는 제 2 절연 패턴(330)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판
102: 활성 영역
110: 주변 회로 배선 패턴 120: 하부 절연막
200: 차폐막 210: 구조체간 연결 콘택
300: 상부 절연막 310: 제 1 절연 패턴
320: 층간 절연 패턴 330: 제 2 절연 패턴
PS: 주변 회로 구조체 SA: 코어 및 주변 회로
CS: 셀 어레이 구조체 BL: 비트 라인
AP1, AP2: 활성 패턴 WL1, WL2, 워드 라인
Gox1, Gox2: 게이트 절연 패턴 LP: 랜딩 패드
DS: 데이터 저장 패턴
110: 주변 회로 배선 패턴 120: 하부 절연막
200: 차폐막 210: 구조체간 연결 콘택
300: 상부 절연막 310: 제 1 절연 패턴
320: 층간 절연 패턴 330: 제 2 절연 패턴
PS: 주변 회로 구조체 SA: 코어 및 주변 회로
CS: 셀 어레이 구조체 BL: 비트 라인
AP1, AP2: 활성 패턴 WL1, WL2, 워드 라인
Gox1, Gox2: 게이트 절연 패턴 LP: 랜딩 패드
DS: 데이터 저장 패턴
Claims (10)
- 반도체 기판 상의 주변 회로들 및 상기 주변 회로들을 덮는 제 1 절연막을 포함하는 주변 회로 구조체;
상기 반도체 기판 상의 셀 어레이 구조체; 및
상기 주변 회로 구조체와 상기 셀 어레이 구조체 사이에 개재되는 차폐막을 포함하되,
상기 셀 어레이 구조체는:
상기 반도체 기판 상에서 제 1 방향으로 연장되는 비트 라인들;
각각의 상기 비트 라인들 상에서 상기 제 1 방향을 따라 서로 번갈아 배치되는 제 1 및 제 2 활성 패턴들, 상기 제 1 및 제 2 활성 패턴들 각각은 수평부 및 수직부를 포함하되, 서로 인접하는 상기 제 1 및 제 2 활성 패턴들은 서로 대칭되도록 배치되고;
상기 비트 라인을 가로질러 제 2 방향으로 연장되며, 상기 제 1 활성 패턴들의 상기 수평부들 상에 배치되는 제 1 워드 라인들;
상기 비트 라인을 가로질러 제 2 방향으로 연장되며, 상기 제 2 활성 패턴들의 상기 수평부들 상에 배치되는 제 2 워드 라인들;
상기 제 1 및 제 2 활성 패턴들 상의 데이터 저장 패턴들; 및
상기 반도체 기판 상에서 상기 비트 라인들, 상기 제 1 및 제 2 활성 패턴들, 상기 제 1 및 제 2 워드 라인들, 및 상기 데이터 저장 패턴들을 덮는 제 2 절연막을 포함하고,
상기 제 1 절연막 내의 수소 농도는 상기 제 2 절연막 내의 수소 농도보다 큰 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 셀 어레이 구조체는 상기 주변 회로 구조체 상에 배치되는 반도체 메모리 소자. - 제 2 항에 있어서,
상기 제 1 절연막은 상기 반도체 기판을 덮고,
상기 제 2 절연막은 상기 제 1 절연막을 덮고,
상기 차폐막은 상기 제 1 절연막과 상기 제 2 절연막 사이를 가로지르는 평판 형태인 반도체 메모리 소자. - 제 2 항에 있어서,
상기 차폐막은 상기 반도체 기판 상에서 상기 주변 회로 구조체를 밀폐하는 캡 형상을 갖되,
상기 반도체 기판 상에서, 상기 차폐막은 평면적으로 상기 주변 회로 구조체를 둘러싸고, 상기 주변 회로 구조체를 상방에서 덮고,
상기 제 2 절연막은 상기 반도체 기판 상에서 상기 차폐막을 덮는 반도체 메모리 소자. - 제 2 항에 있어서,
상기 차폐막은 상기 반도체 기판 상에서 상기 셀 어레이 구조체를 밀폐하는 박스 형상을 갖되,
상기 주변 회로 구조체 상에서, 상기 차폐막은 평면적으로 상기 셀 어레이 구조체를 둘러싸고, 상기 셀 어레이 구조체를 하방에서 지지하고, 상기 셀 어레이 구조체를 상방에서 덮고,
상기 제 1 절연막은 상기 반도체 기판 상에서 상기 차폐막을 매립하는 반도체 메모리 소자. - 제 2 항에 있어서,
상기 주변 회로 구조체의 상기 주변 회로들과 상기 셀 어레이 구조체의 상기 비트 라인들을 연결하는 구조체간 연결 콘택을 더 포함하되,
상기 구조체간 연결 콘택은 상기 제 1 절연막, 상기 제 2 절연막 및 상기 차폐막을 수직으로 관통하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 셀 어레이 구조체는 상기 반도체 기판 상에서 상기 주변 회로 구조체와 수평으로 이격되어 배치되되,
상기 차폐막은 상기 반도체 기판 상에서 상기 셀 어레이 구조체와 상기 주변 회로 구조체 사이를 가로지르는 격벽 형상을 갖는 반도체 메모리 소자. - 제 7 항에 있어서,
상기 차폐막은 상기 반도체 기판 상에서 상기 주변 회로 구조체를 밀폐하는 캡 형상을 갖되,
상기 제 2 절연막은 상기 반도체 기판 상에서 상기 차폐막을 덮는 반도체 메모리 소자.
- 반도체 기판 상에 서로 이격되어 배치되는 제 1 회로 구조체 및 제 2 회로 구조체;
상기 제 1 및 제 2 회로 구조체들을 서로 격리하는 차폐막; 및
상기 차폐막을 관통하여 상기 제 1 및 제 2 회로 구조체들을 연결하는 연결 콘택을 포함하되,
상기 제 1 회로 구조체는 제 1 트랜지스터 및 상기 제 1 트랜지스터를 덮는 제 1 절연막을 포함하고,
상기 제 2 회로 구조체는 제 2 트랜지스터 및 상기 제 2 트랜지스터를 덮는 제 2 절연막을 포함하고,
상기 제 2 트랜지스터는:
상기 반도체 기판 상에서 제 1 방향으로 연장되는 비트 라인;
상기 비트 라인 상에서 상기 제 1 방향을 따라 배치되는 제 1 및 제 2 활성 패턴들;
상기 비트 라인을 가로질러 제 2 방향으로 연장되며, 상기 제 1 활성 패턴들 상에 배치되는 제 1 워드 라인들; 및
상기 비트 라인을 가로질러 상기 제 2 방향으로 연장되며, 상기 제 2 활성 패턴들 상에 배치되는 제 2 워드 라인들을 포함하고,
상기 차폐막의 수소 확산도는 상기 제 1 절연막의 수소 확산도 및 상기 제 2 절연막의 수소 확산도보다 낮은 반도체 메모리 소자.
- 반도체 기판 상에 제 1 트랜지스터를 형성하는 것;
상기 반도체 기판 상에 상기 제 1 트랜지스터를 덮는 제 1 절연층을 형성하는 것;
상기 제 1 절연층을 덮는 차폐막을 형성하는 것;
상기 차폐막 상에 제 2 절연층을 형성하는 것;
상기 제 2 절연층 상에 수평으로 연장되는 비트 라인을 형성하는 것;
상기 비트 라인 상에 제 2 트랜지스터를 형성하는 것; 및
상기 제 2 절연층 상에 상기 비트 라인 및 상기 제 2 트랜지스터를 덮는 제 3 절연층을 형성하는 것을 포함하되,
상기 제 2 트랜지스터는:
상기 비트 라인 상에 배치되는 제 1 및 제 2 활성 패턴들;
상기 비트 라인을 가로질러 연장되며, 상기 제 1 활성 패턴들 상에 배치되는 제 1 워드 라인들; 및
상기 비트 라인을 가로질러 연장되며, 상기 제 2 활성 패턴들 상에 배치되는 제 2 워드 라인들을 포함하고,
상기 제 1 절연막 내의 수소 농도는 상기 제 2 절연막 내의 수소 농도보다 큰 반도체 메모리 소자의 제조 방법.
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