CN103178048A - 半导体器件和制造该半导体器件的方法 - Google Patents

半导体器件和制造该半导体器件的方法 Download PDF

Info

Publication number
CN103178048A
CN103178048A CN2012105441285A CN201210544128A CN103178048A CN 103178048 A CN103178048 A CN 103178048A CN 2012105441285 A CN2012105441285 A CN 2012105441285A CN 201210544128 A CN201210544128 A CN 201210544128A CN 103178048 A CN103178048 A CN 103178048A
Authority
CN
China
Prior art keywords
insulating film
layer
interconnection
semiconductor device
path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012105441285A
Other languages
English (en)
Other versions
CN103178048B (zh
Inventor
井上尚也
金子贵昭
林喜宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN103178048A publication Critical patent/CN103178048A/zh
Application granted granted Critical
Publication of CN103178048B publication Critical patent/CN103178048B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种半导体器件及制造该半导体器件的方法。公开了一种半导体器件，其被提供有在多层互连层中的有源元件并且减小了芯片面积。在第一互连层上方提供第二互连层。在第一互连层中提供第一层间绝缘层。半导体层提供在第二互连层中并且与第一层间绝缘层接触。在半导体层上方提供栅极绝缘膜。在栅极绝缘膜上方提供栅电极。至少两个第一通路提供在第一互连层中并且通过它们的上端与半导体层接触。

Description

半导体器件和制造该半导体器件的方法
相关申请的交叉引用
于2011年12月16日提交的日本专利申请No.2011-275182，包括说明书、附图和摘要，通过引用其整体而合并于此。
背景技术
本发明涉及一种半导体器件和制造该半导体器件的方法。
随着近年来半导体器件中互连的精密，已经提出了多种半导体器件结构。
日本未审专利申请公布No.2010-141230描述了以下半导体器件。在第一互连层的绝缘层中提供第一互连和栅电极。在第一互连层上方提供与栅电极接触的栅极绝缘膜。在栅极绝缘膜上方提供半导体层。半导体器件包括栅电极、栅极绝缘膜和半导体层。因而，在互连层中可以形成具有新功能的元件。
WO 2007/063966描述了下述使用氧化物半导体的半导体器件。在衬底上方提供n-型氧化物半导体层。在该n-型氧化物半导体层中，在沟道部的两侧上方提供氧化物导体层。在n-型氧化物半导体层和氧化物导体层上方提供栅极绝缘膜。在栅极绝缘膜上方提供栅电极。它描述了这样可以改进产品产量。
日本未审专利申请公布No.2007-157932描述了下述半导体器件。在半导体衬底上方形成集成电路。在集成层电路上方提供具有凹部的绝缘物。形成非晶体半导体层（大体上是单晶半导体微粒）以便覆盖绝缘层和凹部。在非晶体半导体层中，通过离子注入，在互相隔离的位置形成源极区和漏极区。在非晶体半导体层上方提供栅极绝缘膜。在栅极绝缘膜上方，在平面图中位于源极区和漏极区之间的区域中提供栅电极。在非晶体半导体层之上的互连层中提供源电极和漏电极。即，源电极和漏电极在与栅电极相同的一侧与非晶体半导体层接触。其描述了可以抑制芯片面积的增加。它进一步地公开了非晶体半导体层或大体上的单晶半导体微粒包含Si。该文献没公开非晶体半导体层包含其他材料的情形。
由Hisao Yabu Ta等人在App.Phys.Lett.，Vol.89，112123（2006）中发表的“High-mobility thin-film transistor with amorphous InGaZnO4channel fabricated by room temperature rf-magnetron sputtering（具有通过室温射频磁控溅射制造的非晶InGaZnO4沟道的高移动性薄膜晶体管）”中公开了一种半导体器件，其具有低温溅射的非晶InGaZnO4膜。
发明内容
例如，如在上述的JP-A No.2010-141230，WO 2007/063966和JP-A2007-157932中，公开了其中在多互连层中提供半导体元件的半导体器件。本发明人已经发现，半导体元件可以提供在多层互连层中，而且可以提供在这些专利文献中未公开的各种结构的多层互连层中。
根据本发明的一个方面，半导体器件包括：衬底；第一互连层，该第一互连层提供在衬底上方；第二互连层，该第二互连层提供在第一互连层上方；第一层间绝缘层，该第一层间绝缘层提供在第一互连层中；半导体层，该半导体层提供在第二互连层中并且与第一层间绝缘层接触；栅极绝缘膜，该栅极绝缘膜提供在半导体层上方；栅电极，该栅电极提供在栅极绝缘膜上方；以及至少两个第一通路，这至少两个第一通路提供在第一互连层中，并且通过它们的上端与与半导体层接触。
根据本发明的另一个方面，制造半导体器件的方法包括：在衬底上方形成第一层间绝缘层；在第一层间绝缘层中形成至少两个第一通路；形成半导体层以便与第一层间绝缘层和第一通路接触并且在平面图中与第一通路重叠；在半导体层上方形成栅极绝缘膜；以及在栅极绝缘膜上方形成栅电极。
根据本发明的又一个方面，在多层互连层中提供的半导体层、栅极绝缘膜、栅电极和第一通路形成有源元件。因此，能够提供一种半导体器件，其中在多层互连层中提供有源元件，从而减小芯片面积。
根据本发明的这些方面，可以提供一种半导体器件，其中在多层互连层中形成有源元件，并且减小了芯片面积。
附图说明
图1是示出根据第一实施例的半导体器件的构造的截面图；
图2A是根据第一实施例的有源元件的截面图；
图2B是根据第一实施例的有源元件的平面图；
图3是用于解释根据第一实施例的半导体器件的制造方法的截面图；
图4A和4B是用于解释根据第一实施例的半导体器件的制造方法的截面图；
图5A和5B是用于解释根据第一实施例的半导体器件的制造方法的截面图；
图6A和6B是用于解释根据第一实施例的半导体器件的制造方法的截面图；
图7A和7B是用于解释根据第一实施例的半导体器件的制造方法的截面图；
图8A和8B是用于解释根据第一实施例的半导体器件的制造方法的截面图；
图9是示出根据第二实施例的半导体器件的构造的截面图；
图10A是根据第三实施例的有源元件的截面图；
图10B是根据第三实施例的有源元件的平面图；
图11A是根据第四实施例的有源元件的截面图；
图11B是根据第四实施例的有源元件的平面图；
图12是根据第五实施例的有源元件的构造的截面图；
图13是示出根据第六实施例的有源元件的构造的截面图；
图14是示出根据第六实施例的其他有源元件的构造的截面图；
图15A是示出根据第七实施例的晶体管的截面图；
图15B是示出根据第七实施例的二极管的截面图，以及
图15C是示出根据第七实施例的电容器的截面图；
图16是示出根据第八实施例的半导体器件的构造的电路图；
图17是示出根据第九实施例的半导体器件的构造的电路图；
图18是示出根据第十实施例的半导体器件的构造的电路图；以及
图19是示出根据第十一实施例的半导体器件的构造的截面图。
具体实施方式
将参考附图描述本发明的优选的实施例。贯穿附图，相同的组成元件带有相同的附图标记，其描述被有选择地省略。
第一实施例
参考图1和图2描述根据第一实施例的半导体器件10。半导体器件10具有下述构造。在衬底100上方提供第一互连层300。在第一互连层300上方提供第二互连层400。第一层间绝缘层310被提供到第一互连层300。半导体层460被提供在第二互连层400中并且与第一层间绝缘层310接触。在半导体层460上方提供栅极绝缘膜470。在栅极绝缘膜470上方提供栅电极450。至少两个第一通路340被提供在第一互连层300中并且通过它们的上端与半导体层460接触。将具体地描述该结构。
首先，参考图1描述半导体器件10的整体结构。图1是示出根据第一实施例的半导体器件10的构造的截面图。
衬底100例如是半导体衬底。具体地，衬底100例如是Si衬底。衬底100也可以是复合半导体衬底。向衬底100提供具有多个开口的器件隔离区120。在器件隔离区120的开口中提供第一晶体管20。
第一晶体管20形成半导体器件10的内部电路。在此所指的“内部电路”例如表示逻辑电路。第一晶体管20例如是形成逻辑电路的FET（Field Effect Transistor场效应晶体管）。逻辑电路例如包括多个第一晶体管20。
在器件隔离区120的开口中形成注入有杂质的源极区140和漏极区160。也可以形成到源极区140和漏极区160的延伸区（未示出）。在源极区140和漏极区160之间安置的沟道区（没有附图标记）上方提供栅极绝缘膜（没有附图标记）。在栅极绝缘膜上方提供栅电极220。栅电极200例如由多晶硅构成。在下部互连层200中提供栅电极220。
侧壁绝缘膜（未示出）形成到栅极绝缘膜以及栅电极220的侧壁上。也可以在源极区140、漏极区160、栅电极220和侧壁绝缘层上方形成衬垫绝缘层（未示出）。
如上所述，在衬底100的表层附近提供第一晶体管20。如随后将描述的，在与用于第一晶体管20的相同的半导体器件10的内部的多层互连中提供有源元件30。从而，半导体器件10可以制成多功能的并且可以减小半导体器件10的面积。
在下部互连层200中提供下部层间绝缘层210。进一步地，在下部互连层200中形成接触插塞240。在接触插塞240的侧面上和底部提供阻挡金属层242。例如，接触插塞240与栅电极220、源极区140或漏极区160接触。也可以向接触插塞240与源极区140或漏极区160接触的部分提供硅化物层（未示出）。下部层间绝缘层210可以由与将随后描述的第一层间绝缘层310的材料相同的材料形成。
进一步地，也可以在下部互连层200中提供由与栅电极220的材料相同的材料形成的电阻元件22。例如，在器件绝缘电极120上方提供电阻元件22。
在下部互连层200上方提供多个第一互连层300。在每一个第一互连层300中提供第一层间绝缘膜310、第一互连320和第一通路340。
第一层间绝缘层310与下部互连层200的下部层间绝缘层210或下层的第一互连层300中的第一层间绝缘层310接触。第一层间绝缘层310由氧化硅膜（SiO2）或低k膜形成，低k膜具有比氧化硅膜的介电常数更低的特定介电常数。例如，第一层间绝缘层310的特定介电常数小于等于3.2。因而，半导体器件10的电容可以被降低。第一层间绝缘层310包含至少Si和O。进一步地，第一层间绝缘层310也可以包含其他元素，诸如N、C或F。具体地，第一层间绝缘层310包含例如SiO2、SiN、SiON、SiOC、SiOCH、SiCOH或SiOF的膜。进一步地，层间绝缘层310也可以是例如HSQ（氢倍半硅氧烷）膜、MSQ（甲基倍半硅氧烷）或其他的有机聚合物的膜。进一步地，第一层间绝缘层310可以是包含上述材料的多孔膜。
第一互连320例如与下部互连层200的下部层间绝缘层210或下层的第一互连层300的第一层间绝缘层310接触。第一互连320通过相同的第一互连层300中的第一通路340与上层的互连（例如，第一互连320）连接。进一步地，处于该层的第一互连层300中的第一互连320通过接触插塞240与栅电极220、源极区140或漏极区160连接。在第一互连320的上层和下层形成阻挡金属层322。通过在上层处提供阻挡金属层322，当互连（第一互连320等）包含Al时可以抑制Al小丘的产生。进一步地，当在构图互连（第一互连320等）的步骤中曝光时，在上层处提供的阻挡金属层322可以起抗反射膜的作用。另一方面，通过在下层处提供阻挡金属层322，可以改进互连（第一互连320等）和下部层间绝缘层210之间的附着。在本实施例中，第一互连320例如包含Al。进一步地，阻挡金属322例如包含诸如Ti、Ta或W的金属元素或者它们的氮化物的膜，或者金属元素膜和氮化物膜的堆叠膜。例如，在上层的阻挡金属层322包含TiN/Ti，并且在下层的阻挡金属层322包含TiN/Ti。在上层和下层之间阻挡金属层322的材料膜不必相同，例如，上部阻挡金属层可以包含TiN/Ti并且下部阻挡层可以包含TiN。
在第一互连320上方提供第一通路340。第一通路340的下表面与第一互连320的上层接触。在第一通路340的侧面上和底部形成阻挡金属层342。在本实施例中，第一通路340包含例如W。进一步地，阻挡金属层342包含诸如Ti、Ta的高熔点金属或它们的氮化物的膜，或它们的堆叠膜。进一步地，第一通路340也可以包含Cu。
在第一互连层300上方提供第二互连层400。进一步地，在第二互连层400中提供第二层间绝缘层410、第二互连420、栅电极450、半导体层460和栅极绝缘膜470。半导体层460、栅极绝缘膜470、栅电极450和第一通路孔340形成将随后描述的有源元件30。
以与第一层间绝缘层310相同的方式，第二层间绝缘层410例如由低k膜形成，低k膜具有低的特定介电常数。第二层间绝缘层410例如由与第一层间绝缘层310的材料相同的材料形成。第一层间绝缘层310和第二层间绝缘层410也都可以由氧化硅膜（SiO2）构成。另一方面，第二层间绝缘层410可以由与第一层间绝缘层310的材料不同的材料构成。
将参考图2描述有源元件30。图2是示出根据第一实施例的有源元件30的构造的图。图2A是有源元件30的截面图。图2B是有源元件30的平面图。
半导体层460被提供在第二互连层400中并且与第一层间绝缘层310接触。半导体层460例如是氧化物半导体。具体地，半导体层460包含，例如，InGaZnO、ZnO、NiO、CuO、Cu2O、SnO或SnO2。“半导体层460包含InGaZnO等”在此的意思是，例如，半导体层460包含上述化合物的情形、半导体层460包含包括该化合物的一个部分或一个区域的情形、半导体层460包含该化合物的成分的情形。上述的半导体层460的材料可以在小于等于400°C的低温沉积。因而，在多层互连层中可以形成半导体层460而不对其他互连层造成损害。然而，半导体层460不限于此，而是可应用任何金属氧化物，只要该金属氧化物具有小于等于100Ωcm的电阻率。
半导体层460的厚度不具体受限，并且，例如，其厚度优选地是大于等于10nm并且小于等于100nm。当该厚度大于等于上述的下限值时，可以实现导通/截止操作而不用向栅电极450施加过量的电压。即，该部件可以用作有源元件30。当该厚度小于等于上限值时，由于半导体层460的应力，在其他的互连层中不会出现诸如破裂这样不期望的效果。
进一步地，半导体层460的下表面与第一通路340的上表面接触。至少两个第一通路340被提供在第一互连层300中并且通过它们的上端与半导体层460接触。提供至少两个的第一通路340中的一个是源电极350。第一通路340中的另一个是漏电极360，在平面图中，其位于与源电极350相对的一侧，在它们之间安置栅电极450的一部分。
当半导体层460是氧化物半导体时，例如，通过引入氧缺陷，形成半导体层460中的源极区（没有附图标记）和漏极区（没有附图标记）。另一方面，也可以通过将杂质注入半导体层460来形成源极区和漏极区。
进一步地，当半导体层460是氧化物半导体时，氧耗尽层（未示出）可以被形成到半导体层460与第一通路孔340接触的部分。“氧化物耗尽层”在此表示的意思是在半导体层460中氧浓度相对较低的一层。在氧化物半导体中，随着氧浓度降低电阻也趋向于降低。因而，可以降低在第一通路340的上表面和半导体层460之间的接触电阻。通过透射电子显微镜（TEM）和电子能量损失谱分析（EELS）可以确认氧耗尽层的存在。具体地，通过TEM观察在第一通路340上方的半导体层460的截面，并且对该区域执行EELS测量。因而，可以确认在半导体层460中氧浓度是相对较低的层。
例如，如下形成氧耗尽层。首先，形成第一通路340。然后，通过惰性气体向第一通路340的上表面施加等离子体处理。惰性气体例如是Ar或He气。因而，第一通路340的上表面被活化。然后，形成半导体层460以便与第一通路340的上表面接触。在本步骤中，第一通路340的活化表面与氧化物半导体中氧的一部分结合。这可以在氧化物半导体层中与第一通路340接触的部分附近形成高电导率的氧耗尽层。因此，因为半导体层460具有氧耗尽层，所以可以以低电阻将第一通路340与半导体层460连接。氧耗尽层也可以是上述的半导体层460中的源极区和漏极区。将再次具体描述该制造步骤。
在平面图中，第一通路340可以从半导体层460突出。换句话说，它可以满足在平面图中作为源电极350和漏电极360的第一通路340至少具有与半导体层460重叠的区域。
源电极350和漏电极360之间的距离例如大于等于30nm并且小于等于10μm。当距离在上述的范围之内时，可以稳定地操作有源元件30。
例如，通过CMP（Chemical Mechanical Polishing化学机械抛光）平坦化与半导体层460接触的第一互连绝缘层310和第一通路340。换句话说，与半导体层460接触的第一层间绝缘膜310的上表面和第一通路340的上表面彼此平齐。如果例如在具有高度差的第一绝缘层310上方形成半导体层460，则在该高度差的侧壁上扰乱了半导体层460的结构。因此，这可能劣化半导体层460的特性。另一方面，当在平坦化的表面上方形成半导体层460时，可以抑制半导体层460的特性劣化。
在半导体层460上方提供栅极绝缘膜470。栅极绝缘膜470的介电常数高于例如第一层间绝缘膜300的介电常数。而且，栅极绝缘膜470的介电常数高于例如第二层间绝缘层410的介电常数。因而，可以增加栅极绝缘膜470的厚度以抑制电流泄漏。具体地，栅极绝缘膜470包含，例如，SiO2或SiN。栅极绝缘膜470不限于它们，而是可以包含金属氧化物或金属硅酸盐，该金属硅酸盐或金属氧化物包含Hf、Zr、Al、Ti或Ta并且具有绝缘属性。具体地，栅极绝缘膜470包含，例如，HfO2、ZrO2、Al2O3、TiO2、HfSiOx、ZrSiOx、AlSiOx和TiSiOx。
栅极绝缘膜470的厚度例如大于等于0.5nm并且小于等于100nm。当栅极绝缘膜470的厚度在上述的范围之内时，可以稳定地操作有源元件30。
在平面图中，绝缘膜470的栅极区域可以等于或大于栅电极450的区域。在本实施例中，形成栅极绝缘膜470以便在平面图中与半导体层460重叠。换句话说，通过使用栅极绝缘膜470作为掩膜进行蚀刻来形成半导体层460。因此，形成栅极绝缘膜470的侧面与半导体层460的侧面平齐。
在栅极绝缘膜470上方提供栅电极450。栅电极450包含例如Al。栅电极450也可以是Al合金。因而，通过干法蚀刻可以精细地制作栅电极450。
在图1中，第二互连420被提供在第二互连层400中并且在平面图中形成在与栅电极450不同的位置。栅电极450包括由与第二互连420的材料相同的材料形成的层。即，至少与栅电极的一部分同时形成第二互连420。假定下述情形，如JP-A 2007-157932中那样，在与有源元件30相同的层中不包括互连。在这种情形下，在上层的互连和下层的互连之间存在有源元件30。因此，在平面图和截面图中，上层的互连和下层的互连之间的距离趋向于增加。因此，可能存在在上层的互连和下层的互连之间的连接变得困难的可能性。进一步地，还可能存在增加互连电容的可能性。相比之下，在本发明的第一实施例中，栅电极450包括由与第二互连420的材料相同的材料形成的层。因此，可以在多层互连中形成有源元件30而没有很大地改变多层互连结构或制造工艺。在第一实施例中，栅电极450的材料与第二互连420的材料相同。栅电极450也可以包含适于有源元件30的材料。进一步地，栅电极450可以具有与栅极绝缘膜470接触的栅极接触层（将随后描述）。
实际上，向第二互连420的上层和下层提供阻挡金属层422，并且对于与栅极绝缘膜470接触的下层的阻挡金属层422来说材料的选择是很重要的。例如，下层的阻挡金属层422可以是以符合半导体层460的功函数来制约的材料。即，下层的阻挡金属层422也可以是第五实施例中描述的栅极接触层454。在这种情形下，下层的阻挡金属层422包含例如TiN、TiN/Ti、TiAlN、TaN/TiN、TiN/TaN等。
如图2A所示，在半导体层460下方的层中提供每一个都作为源电极350和漏电极360的第一通路340。换句话说，在第一互连层300中提供每一个都作为源电极350和漏电极360的第一通路340，第一互连层300位于提供有栅电极450的第二互连层400的下方。因而，可以使得源电极350和漏电极360之间的距离窄于栅电极450的宽度。在这种情形下，所谓的“沟道长度”是源电极350和漏电极360之间的距离。
如图2B所示，在平面图中，第一通路340中至少的一个与栅电极450的一部分部分地重叠。当使得源电极350和漏电极360之间的距离窄于栅电极450的宽度时，可以改进有源元件30的特性。具体地，可以在低阈值电压获得大的漏极电流。
如上所述，半导体层460、栅极绝缘膜470、栅电极450和第一通路340形成有源元件30。第一通路340中的一个是源电极并且它们中的另一个是漏电极。因此，第一实施例的有源元件30是例如FET。第一元件的有源器件元件30表示为“第二晶体管”。
在图1中，在平面图中第一晶体管20与半导体层460的一部分重叠。即，在平面图中第一晶体管20与有源元件30的一部分重叠。因而，可以减小半导体器件10的面积。
然后，将描述在半导体层460上的层中的结构。在第二互连层400中提供第二层间绝缘层410。在第一层间绝缘层310、栅极绝缘膜470和栅电极450上方提供第二层间绝缘层410。第二通路440被提供在第二互连层400中并且通过它们的下端与栅电极450接触。因而，有源元件30可以进一步地与上层的互连层连接。
在第二互连层400上方提供第三互连层500。在第三互连层500中提供第三互连520。在本实施例中，第三互连520被提供在平面图中至少重叠第二通路440的位置，并且与第二通路440整体地形成。向第三互连520的上层和下层提供阻挡金属层522。在第二通路440的侧面上和底部提供相同的阻挡金属层522。第二通路440和第三互连520例如由Al形成。如上所述，因为与第二通路440整体地形成第三互连520，所以可以例如在第二互连层之上的层中形成Al互连层。不同于通过镶嵌工艺的Cu互连层，Al互连层不需要CMP步骤。因此，因为本实施例具有上述构造，所以可以节省用于制造半导体器件的多个步骤。
进一步地，在第一实施例中，至少在下部互连层200中的互连、第一互连层300和第二互连层400不包含Cu。因此，在它们中的每一个之间没有提供所谓的扩散防止层。“扩散防止层”在此表示的意思是用于防止Cu扩散进入层间绝缘层的绝缘层。因为如上所述互连层不包含Cu，所以可以进一步地简化制造步骤。
在本实施例中，在第三互连层500上方可以进一步地形成多个互连层。在多层互连层的最上互连层中可以形成用于向内部电路（例如，将随后描述的焊盘600）提供电源电压的电极焊盘。内部电路例如通过第二晶体管与电极焊盘连接。因而，作为第二晶体管的有源元件30可以用于电源开关。
然后，将参考图3至和图8描述根据第一实施例的半导体器件10的制造方法。图3至图8是用于解释根据第一实施例的半导体器件的制造方法的截面图。根据第一实施例的半导体器件10的制造方法具有以下步骤。在衬底100上方形成第一层间绝缘层310。然后，在第一层间绝缘层310中形成至少两个第一通路340。然后，形成半导体层460以便与第一层间绝缘层310接触并且在平面图中与第一通路340重叠。然后，在半导体层460上方形成栅极绝缘膜470（栅极绝缘膜形成步骤）。然后，在栅极绝缘膜470上方形成栅电极450（栅电极形成步骤）。将具体地描述细节。
首先，如图3所示制备衬底100。衬底100例如是如上所述的半导体衬底。通过使用栅极绝缘膜（没有附图标记）和栅电极220作为掩膜对衬底100形成具有开口（没有附图标记）的器件隔离区120。然后，在开口中形成栅极绝缘膜（没有附图标记）和栅电极220。然后，通过杂质进入衬底100的离子注入来形成延伸区域（没有附图标记）。然后，在栅电极220和栅极绝缘膜（没有附图标记）的侧壁上形成侧壁绝缘膜（未示出）。然后，通过使用它们作为掩膜，杂质被注入衬底100以形成源极区140和漏极区160。从而，形成第一晶体管20。
然后，例如，通过CVD（化学气相沉积）形成下部层间绝缘层210以便覆盖衬底100。在例如在平面图中与下部层间绝缘层210的源极区140和漏极区160重叠的位置形成接触孔（未示出）。然后，对接触孔形成阻挡金属层242。然后，例如通过CVD在接触孔中填充金属。然后，通过CMP平坦化下部层间绝缘层210的上表面。从而，在下部互连层200中形成接触插塞240。
然后，在下部互连层200上方形成第一互连320，每一个第一互连320具有在上层和下层上的阻挡金属层322。例如，以Ti、Al和Ti的顺序沉积它们。然后，对薄膜构图以在下部互连层200上方形成第一互连320。
然后，例如通过CVD，在下部互连层200和第一互连320上方形成第一层间绝缘层310。然后，通过RIE（反应离子蚀刻）在第一层间绝缘层310中形成第一通路孔346。然后，例如，通过溅射在第一通路346中形成阻挡金属层342。然后，在第一通路孔中填充金属344。在本实施例中，例如，通过CVD在第一通路孔中填充W。然后，通过CMP平坦化第一层间绝缘膜310的上表面。从而，在第一互连层300中形成第一通路340。
然后，将参考图4描述形成有源元件30周围的结构的方法。在图4或图4之后，省略了图3所示的构造。
如图4A所示，在下层中的第一互连320和第一互连层300上方形成第一层间绝缘层310。然后，通过RIE在第一层间绝缘层310中形成至少两个第一通路孔346。
然后，如图4B所示，例如，通过溅射，在第一通路孔346中形成阻挡金属342。然后，在第一通路孔346中填充金属344。在本实施例中，例如，通过CVD，在第一通路孔345中填充作为金属344的W。
然后，如图5A所示，通过CMP平坦化第一层间绝缘层310的上表面。从而，在第一互连层300中形成第一通路340。在本步骤中，第一层间绝缘层310的上表面和第一通路340的上表面被形成为彼此平齐。从而，在平坦的表面上方可以形成半导体层460。
在形成第一通路孔340的步骤之后，并且在后文将要描述的形成半导体层460的步骤之前，通过使用惰性气体可以执行对第一通路340的上表面施加等离子体处理的步骤。惰性气体例如是Ar气或He气。这可以活化第一通路孔340的上表面。进一步地，通过CMP可以清洁沉积有杂质的第一通路340的上表面等。进一步地，当半导体层460是氧化物半导体时，与将随后描述的形成半导体层460的步骤相结合，可以降低在第一通路340的上表面和半导体层460之间的接触电阻。
然后，如图5B所示，在第一互连层300上方形成半导体层460以便与第一层间绝缘层310和第一通路340接触，并且在平面图中与第一通路340重叠。例如，通过溅射，形成氧化物半导体作为半导体层460。具体地，例如，形成InGaZnO、InZnO、ZnO、ZnAlO、ZnCuO、NiO、SnO或CuO作为半导体层460。在本步骤中，例如，沉积温度小于等于450°C。在第一实施例中，在本步骤中没有对半导体层460进行构图，而在将随后描述的栅极绝缘膜形成步骤之后对半导体460进行构图。
然后，当执行使第一通路340的上表面经历等离子体处理的步骤并且形成氧化物半导体作为半导体层460时，第一通路340的活化表面与氧化物半导体中氧的一部分结合。因而，在氧化物半导体层与第一通路340接触的部分附近可形成高电导率的氧耗尽层。因此，可以降低在第一通路340的上表面和半导体层460之间的接触电阻。
然后，在半导体层460上方形成栅极绝缘膜470（栅极绝缘膜形成步骤）。例如，通过溅射形成例如SiO2或SiN作为栅极绝缘膜470。另外，也可以通过等离子体CVD、热CVD、ALD（原子层沉积）等来形成栅极绝缘膜。
然后，如图6A所示，在形成栅极绝缘膜的步骤中，对栅极绝缘膜470进行构图以便留下在平面图中与第一通路340重叠的部分。在本步骤中，例如，在相比于半导体层460更倾向蚀刻栅极绝缘膜470的条件下，选择性地对栅极绝缘膜470进行构图。在使用含CxFy气体的干法蚀刻中，氧化物半导体的蚀刻率低。当半导体层460是氧化物半导体时，例如，通过使用含CxFy气体，干法蚀刻栅极绝缘膜470。因而，可以选择性地蚀刻栅极绝缘膜470。
然后，如图6B所示，在形成栅极绝缘膜的步骤之后，通过使用构图的栅极绝缘膜470作为掩膜，选择性地去除半导体层460。在本步骤中，在相比于栅极绝缘膜470更倾向蚀刻半导体层460的条件下，选择性地对半导体层460进行构图。通过含Cl气体干法蚀刻氧化物半导体。在使用含Cl气体的干法蚀刻中，SiO2、SiN等的蚀刻率低。当半导体层460是氧化物半导体并且栅极绝缘膜470是SiO2、SiN等时，通过使用例如含Cl气体干法蚀刻半导体层460。因而，可以选择性地蚀刻半导体层460。第一互连层300的第一层间绝缘层310没有通过该蚀刻而被蚀刻。
然后，如图7A所示，在栅极绝缘膜470上方形成栅电极450（栅电极形成步骤）。在栅电极形成步骤中，第二互连420被形成为在平面图中与栅电极450不同的位置，并且至少与栅电极450的一部分同时形成。在本步骤中，与栅电极450的整个部分同时形成第二互连420。具体地，如下所述形成栅电极450和第二互连420。首先，例如通过溅射，在第一互连层300和栅极绝缘膜470上方形成金属层，该金属层具有处于（栅电极450和第二互连420）上层和下层的阻挡金属层422。具体地，形成包含Ti、TiN或Ti/TiN的阻挡金属层422和包含Al的金属层（栅电极450和第二互连420）。然后，在金属层上方在预定位置形成光致抗蚀剂（未示出）。然后，通过使用的光致抗蚀剂层作为掩膜执行干法蚀刻。因而，同时对栅电极450和第二互连420进行构图。除上述形成半导体层460和栅极绝缘膜470的步骤之外，该步骤与只形成第二互连420的步骤相同。因此，在多层互连中可以形成有源元件30而没有对制造工艺进行很大地改变。
然后，如图7B所示，例如通过CVD在第一层间绝缘层310、栅极绝缘膜470和栅电极450上方形成第二层间绝缘层410。
然后，如图8A所示，例如通过RIE在第二层间绝缘层410中形成第二通路孔446以便与栅电极450接触。形成第二通路孔446以便与第二互连420接触。
然后，如图8B所示，通过填充第二通路孔446形成与栅电极450接触的第二通路440，并且与第二通路440整体地形成位于第二层间绝缘层410上方的第三互连520。于此同时，也同时形成与第二互连420接触的第二通路440。具体地，如下所述形成栅电极450和第二互连420。首先，例如通过溅射，在第二通路孔446中和第二层间绝缘层410上方形成金属层，该金属层具有处于上层和下层的阻挡金属层522。具体地，形成包含Ti的阻挡金属层522和包含Al的金属层。然后，在金属层上方在预定位置形成光致抗蚀剂层（未示出）。然后，通过使用光致抗蚀剂层作为掩膜执行干法蚀刻。从而，同时地与第二通路440整体地形成第三互连520。如上所述，通过较少的步骤可以形成与栅电极450连接的互连图案。
然后，在未示出的范围中，在第三互连层500上方进一步形成多个互连层（未示出）。在处于多层互连层的最上互连层的互连层中形成电极焊盘（焊盘600等，将随后描述）。通过上述过程，可以获得根据第一实施例的半导体器件10。
然后，将描述第一实施例的效果。
然后，假定下述情形作为比较示例：在与栅电极450相同的一侧，源电极和漏电极与半导体层460接触。在这种情形下，在同一互连层中的源电极和漏电极之间提供栅电极450。源电极和漏电极必须被形成为在平面图中与栅电极450隔开，以便防止与栅电极450短路。因此，源电极和漏电极之间的距离需要倾向于更长。因此，增加了在源电极和漏电极之间的沟道电阻。
相比之下，根据第一实施例，半导体层460、栅极绝缘膜470、栅电极450和第一通路340形成有源元件30。在它们之中，至少两个第一通路340被提供在第一互连层300中，并且通过它们的上端与半导体层460接触。因而，在多层互连层中可以提供有源元件30。
进一步地，在第一实施例中，在位于提供有栅电极450的第二互连层400的下方的第一互连层300中提供每一个都作为源极电极和漏极电极的第一通路340。因而，可以可选地向栅电极450布置作为源电极和漏电极的第一通路340。例如，可以缩短源电极和漏电极之间的距离。进一步地，可以形成任何常闭型和常开型FET。
进一步地，在第一实施例中，除了形成半导体层460和栅极绝缘膜470的步骤之外，可以照原样应用形成多层互连结构的步骤。因此，可以在多层互连中形成有源元件30而没有对制造工艺进行很大地改变。
如上所述，第一实施例可以提供其中在多层互连层中提供有源元件30的半导体器件10，并且减小了芯片面积。
已经对第一实施例进行了描述，在第一实施例中下部互连层200、第一互连层300、第二互连层400和第三互连层500都不包含Cu。另一方面，也可以通过镶嵌工艺形成含Cu的互连层。例如，第一互连层300可以包含Cu。换句话说，也可以通过镶嵌工艺形成第一互连层300。在这种情形下，与半导体层460接触的第一层间绝缘层310优选地包含扩散防止层（未示出）。半导体层460优选地与第一层间绝缘层310的扩散防止层接触。
在第一实施例中，已经对半导体层460是氧化物半导体情形对第一实施例进行了描述。另一方面，半导体层460也可以由非晶硅或多晶硅形成。在这种情形下，优选地将杂质注入半导体层460的源极区和漏极区。
第二实施例
图9是示出根据第二实施例的半导体器件10的构造的截面图。除了第三互连520是由与第二通路440的材料不同的材料形成之外，第二实施例与第一实施例相同。将具体地进行描述。
首先，将描述根据第二实施例的半导体器件10的构造。从衬底100至栅电极450和第二互连420的结构与第一实施例的结构相同。
如图9所示，在第二互连层400中提供第二层间绝缘层410。在第一层间绝缘层310、栅极绝缘膜470和栅电极450上方提供第二层间绝缘层410。第二通路440中的每一个被提供在第二互连层400中并且通过它们的下端第二通路孔与栅电极450接触。第二通路440包含，例如，W。进一步地，通过CMP平坦化第二互连层400的上表面。因而，第二层间绝缘层410的上表面和第二通路440的上表面彼此平齐。
在第二互连层400上方提供第三互连层500。在第三互连层500中提供第三互连520。在本实施例中，第三互连520与第二通路440接触并且由与第二通路440的材料不同的材料构成。在本实施例中，第三互连520包含Al。向第三互连520的上层和下层提供阻挡金属层422。阻挡金属层422例如由Ti构成。
在第二互连层400和第三互连520上方提供第三层间绝缘层510。第三互连层500上的层中的互连层与第一实施例的相同。
第三互连层500可以是只包含第三互连520的互连层。在这种情形下，也可以通过镶嵌工艺由Cu形成第三互连520。
然后，将描述根据第二实施例的半导体器件10的制造方法。除了形成第二通路440的步骤或之后的步骤不同之外，根据第二实施例的半导体器件10的制造方法与第一实施例的制造方法相同。
将描述在形成栅电极的步骤之后的步骤。例如，通过CVD在第一层间绝缘层310、栅极绝缘膜470和栅电极450上方形成第二层间绝缘层410。
然后，通过RIE在第二层间绝缘层410中形成第二通路孔446以便与栅电极450接触。然后，例如，通过溅射在第二通路孔446中并且在第二层间绝缘层410上方形成阻挡金属层442。例如形成Ti作为阻挡金属层442。然后，在第二通路孔446中填充金属。在本实施例中，例如，通过CVD，在第二通路孔446中填充W。
然后，通过CMP平坦化第二层间绝缘层410。从而，在第二互连层400中形成第二通路440。
然后，形成第三互连520以便与第二层间绝缘层410和第二通路440接触。在本步骤中，包含Ti的阻挡金属层422、包含Al的金属层和包含Ti的另一个阻挡金属层422被形成作为第三互连520。
随后的步骤与第一实施例的步骤相同。
然后，将描述第二实施例的效果。
第二实施例可以提供与第一实施例相同的效果。进一步地，第二实施例可以在栅电极450上方形成与第一实施例不同的互连结构。例如，第二通路440也可以由与第三互连520的材料不同的材料形成。第三互连520通过第二通路440与栅电极450连接。因而，根据栅电极450的材料可以可选地选择第二通路440的材料。进一步地，可以从适于互连的材料，例如，具有低电阻的材料中选择第三互连520的材料。
第三实施例
图10是示出根据第三实施例的有源元件30的构造的图。图10A是有源元件30的截面图。图10B是有源元件30的平面图。除了第一通路340的布置不同之外，第三实施例与第一实施例相同。下方将具体地描述细节。
在第一互连层300中，提供至少两个第一通路340。第一通路340中的一个是源电极350，并且第一通路340中的另一个是漏电极360，漏电极360位于与源电极350相对的一侧，在平面图中在它们之间安置栅电极450的一部分。并不总是需要源电极350在平面图中与栅电极450重叠。
在第三实施例中，在平面图中漏电极360和栅电极450的中心之间的距离长于在平面图中源电极350和栅电极450的中心之间的距离。例如，在平面图中邻近于栅电极450提供源电极350。另一方面，在平面图中与栅电极450隔开地提供漏电极360。因而，当向漏电极360施加高电压时可以抑制有源元件30的电介质击穿。
第三实施例可以提供与第一实施例相同的效果。进一步地，根据第三实施例，在平面图中漏电极360和栅电极450的中心之间的距离长于在平面图中源电极350和栅电极450的中心之间的距离。因而，可以增加有源元件30的耐压。
第四实施例
图11是示出根据第四实施例的有源元件30的构造的图。图11A是有源元件30的截面图。图11B是有源元件30的平面图。除了第一通路340的布置不同之外，第四实施例与第一实施例相同。将具体地描述细节。
如图11所示，例如，在平面图中，至少一个第一通路340部分地与栅电极450的一部分重叠。如上所述，源电极350和漏电极360之间的距离窄于栅电极450的宽度。
根据第四实施例，在平面图中在栅电极450的范围之内形成至少两个第一通路340。在本实施例中，在平面图中在栅电极的范围之内形成源电极350和漏电极360。换句话说，在平面图中第一通路340的整个部分与栅电极450重叠。
第四实施例可以提供与第一实施例相同的效果。进一步地，根据第四实施例，在平面图中在栅电极450的范围之内形成至少两个第一通路340。这可以改进有源元件30的特性。具体地，可以在低阈值电压获得大的漏极电流。
第五实施例
图12是示出根据第五实施例的有源元件30的构造的截面图。除了提供栅极接触层454之外，第五实施例与第一实施例相同。将具体地描述细节。
栅电极450具有与栅极绝缘膜470接触的栅极接触层454。栅极接触层454是栅电极450的一部分。栅极接触层454例如由与第二互连420的材料不同的材料形成。在栅极接触层454上方提供金属层，其具有与第二互连420相同的构造。即，在栅极接触层454上方提供栅电极450，其具有每一个作为上层和作为下层的阻挡金属层422。
根据半导体层460可以选择栅极接触层454。具体地，栅极接触层454包含Ti、TiN、TiN/Ti、Ti/TiN、Ta、TaN、TaN/Ta、Ta/TaN、W、WN、W/TiN、WTi、TiSi、TaSi、WSi、TaC、TiC、WC或Cu。因而，可以调整栅电极450的功函数，以将有源元件30的阈值电压设置为期望的电压。
第五实施例可以提供与第一实施例相同的效果。进一步地，根据第五实施例，向栅电极450与半导体层460接触的部分提供栅极接触层454。因而，栅极接触层454可以由适于半导体层460的材料形成。因此，能够调整栅电极450的功函数并且可以将有源元件30的阈值电压设置为期望的电压。
第六实施例
图13和图14是示出第六实施例的有源元件30的构造的截面图。除了提供通路接触层380之外，第六实施例与第一实施例相同。将具体地描述细节。
在第一通路340上方提供通路接触层380。第一通路340通过通路接触层380与半导体层460接触。具体地，源电极350和漏电极360都通过通路接触层380分别与半导体层460接触。
通路接触层380由对半导体层460具有低接触电阻的材料形成。更优选地，通路孔接触层380与半导体层460欧姆接触。进一步地，同样当精制通路接触层380时，通路接触层380优选地由稳定的材料形成。具体地，通路接触层380包含Ti、TiN、MO、Ta或TaN。因而，甚至当半导体层460是氧化物半导体时，仍然可以降低接触电阻。进一步地，甚至当精制通路接触层380时，也可以抑制故障，诸如层间剥落或迁移。
如图13所示，在特定的结构中，向第一通路340的上端提供通路接触层380。接触层380的侧面和通路340下侧的侧面互相平齐。进一步地，在第一通路340的下侧面和通路接触层380的侧面中的每一个上整体地形成阻挡金属层342。
或者，如图14所示，可以提供通路接触层380作为单独的互连层。下层的第一通路340和通路接触层380形成源电极350或漏电极360。在平面图中提供通路接触层380以便与下层的第一通路340重叠。例如，通路接触层380的平面面积可以大于下层的第一通路340的平面面积。在这种情形下，在通路接触层380的侧面上可以不存在阻挡金属层342。在图14的情形中，可以考虑与半导体层460接触的整个第一通路340包括通路接触层380。
第六实施例可以提供与第一实施例相同的效果。进一步地，根据第六实施例，通过通路接触层380，第一通路340与半导体层460接触。因而，可以改进有源元件30的特性。例如，可以降低通路接触层380和半导体层460之间的接触电阻。
第七实施例
图15A、B、C示出根据第七实施例的有源元件的构造的图。除了有源元件是第二晶体管之外，第七实施例与第一实施例相同。将具体地描述细节。
图15A示出了第一实施例中的有源元件30。作为源电极350和漏电极360的第一通路340通过其上端与半导体层460接触。有源元件30是“第二晶体管”。
图15B示出了有源元件32是二极管的实施例。至少两个第一通路340通过其上端与半导体层460接触。第一通路340中的一个是源电极350。第一通路340中的另一个是漏电极360，漏电极360位于与源电极350相对的一侧，在平面图中在它们之间安置栅电极450的一部分。
在平面图中栅电极450延伸到半导体层460和栅极绝缘膜470的外部。在平面图中第一通路340被提供到栅电极450的延伸部。第一通路340与第一互连320连接。源电极350通过第一互连320和第一通路340与栅电极450的延伸部连接。因而，源电极350与栅电极450短路。
如上所述，栅电极450、栅极绝缘膜470、半导体层460、源电极350和漏电极360形成“二极管”。
图15C还显示了有源元件34是电容器元件的情形。多个第一通路340通过其上端与半导体层460接触。在平面图中提供所有第一通路340以便与半导体层460重叠。所有第一通路340连接到相同的第一互连320。
如上所述，栅电极450、栅极绝缘膜470、半导体层460和第一通路340形成“电容器元件”。
第七实施例可以提供与第一实施例相同的效果。进一步地，根据第七实施例，有源元件可以提供各种功能。例如，有源元件可以用作二极管或电容器元件。因此，可以在多层互连中形成具有多个有源元件的电路。进一步地，当与第一实施例相比较时，不需要增加任何用于形成有源元件的特定步骤。
第八实施例
图16是示出根据第八实施例的半导体器件的构造的电路图。除了有源元件形成电源开关之外，第八实施例与第一实施例相同。
以与第一实施例相同的方式，在衬底100的表面层附近提供第一晶体管20。内部电路24包括第一晶体管20。内部电路24例如是NAND电路。另外，内部电路24也可以是NOR或NOT电路。将具体地描述细节。
在多互连层的最上互连层中提供电极焊盘。电极焊盘中的一个，即，电极焊盘600向内部电路24提供信号。该信号例如是电源电压（VDD）。电极焊盘中的另一个是接地焊盘610。接地焊盘610提供地电位（GND）。
半导体层460、栅极绝缘膜470、栅电极450和第一通路340形成第二晶体管（有源元件30）。内部电路24通过第二晶体管连接到电极焊盘610。在本实施例中，内部电路24中的一端通过第二晶体管连接到电极焊盘610。内部电路24中的另一端连接到用于提供电源电压的电极焊盘600。
例如，半导体层460、栅极绝缘膜470、栅电极450和有源元件30中不包含的第一通路340形成电容器元件（有源元件34）。在电极焊盘600和接地焊盘610之间连接电容器元件。因而，可以稳定电源电压。
在本实施例中，在相同的第二互连层中提供构造第二晶体管和电容器元件的半导体层460等。在平面图中在与电容器元件不同的位置提供第二晶体管。因而，可以通过只增加一个形成半导体层460和栅极绝缘膜470的步骤来形成多个有源元件。
如上所述，包括第一晶体管20的内部电路24、作为第二晶体管的有源元件30以及作为电容器元件的有源元件34形成电力开关。在一个相同的半导体芯片中提供电力开关。
第八实施例可以提供与第一实施例相同的效果。进一步地，根据第八实施例，通过把向衬底100提供的内部电路24和在多层互连中提供的有源元件30组合，可以在一个相同的半导体器件10中形成多种电路。因此，不仅可以减小半导体器件10的芯片面积而且作为整个产品也可以减小半导体器件的数量。
第九实施例
图17是示出根据第九实施例的半导体器件10的构造的电路图。除了有源元件形成DC-DC转换器之外，第九实施例与第一实施例或第八实施例相同。将具体地描述细节。
根据第九实施例的半导体器件10包括内部电路24、第二晶体管（有源元件）30、二极管（有源元件32）、电容器元件（有源元件34）、和电感器36。例如，在平面图中，在不同的位置提供第二晶体管（有源元件30）、二极管（有源元件32）和电容器元件（电容器元件34）。
在多层互连层的最上互连层中提供电极焊盘。电极焊盘中的一个是用于向内部电路24提供信号的I/O焊盘620。电极焊盘中的另一个是接地焊盘610。接地焊盘610提供地电位（GND）。
电感器36连接到I/O焊盘620。电感器36通过第二晶体管（有源元件30）连接到接地焊盘610。电感器36例如是螺旋形的第二互连420。也可以在多个互连层上方形成电感器36。
第二晶体管（有源元件30）的栅电极450连接到内部电路24。内部电路24控制第二晶体管的开关操作。
在有源元件32中，源电极350与漏电极360短路。因而，栅电极450、栅极绝缘膜470、半导体层460、源电极350和漏电极360形成“二极管”。
在I/O焊盘620和接地焊盘610之间连接二极管（有源元件32）使得从I/O焊盘620至接地焊盘610的方向是正向。在本实施例中，在电感器36和第二晶体管（有源元件30）之间连接二极管（有源元件32）。二极管（有源元件32）通过电容器元件（有源元件34）连接到接地焊盘610。
如上所述，内部电路24、有源元件30等形成DC-DC转换器。第九实施例的DC-DC转换器将I/O焊盘620和接地焊盘610之间的电压（Vin）增加至更高的电压（Vout）。
第九实施例可以提供与第一实施例或第八实施例相同的效果。
第十实施例
图18是示出根据第十实施例的半导体器件10的构造的电路图。除了有源元件形成接口电路之外，第十实施例与第一、第八或第九实施例相同。将具体地描述细节。
半导体器件10具有第一电极焊盘601、第二电极焊盘602、接口电路38和内部电路24。内部电路24例如是由低电压驱动的MCU（MicroControl Unit微控制单元）。半导体器件10连接到由高电压驱动的驱动元件40。驱动元件40提供于半导体器件10外部。
第一电极焊盘601提供第一电压（Vhigh）。另一方面，第二电极焊盘602提供比第一电压低的第二电压（Vlow）。
接口电路38连接到第一电极焊盘601和第二电极焊盘602。进一步地，接口电路38包括第二晶体管（有源元件30）。
内部电路24通过接口电路38连接到由第一电压（Vhigh）驱动的驱动器件。例如，至少一个第二晶体管（有源元件30）的漏电极360连接到第一电极焊盘601。第二晶体管（有源元件30）的源电极350连接到驱动器件40。第二晶体管的栅电极450连接到内部电路24。
另一方面，在接口电路38中包括的另一个第二晶体管（有源元件30）的源电极350连接到第二电极焊盘602。第二晶体管的漏电极360连接到内部电路24。第二晶体管的栅电极450连接到驱动器件40。
基于来自内部电路24的信号，接口电路38向驱动器件40提供第一电压（Vhigh）。进一步地，基于来自驱动器件40信号，接口电路38向内部电路24提供第二电压（Vlow）。
第十实施例可以提供与第一、第八和第九实施例相同的效果。进一步地，在第十实施例中，有源元件30形成接口电路38。因而，内部电路24可以通过接口电路38驱动驱动器件40。进一步地，通过接口电路38，驱动器件40可以向内部电路24传送信号。
第十一实施例
图19是示出根据第十一实施例的半导体器件的构造的截面图。除了衬底100不是半导体衬底之外，第十一实施例与第一实施例相同。将具体地描述细节。
对于上述的一系列实施例，已经描述了第一晶体管20形成于衬底100以及在多层互连层中形成有源元件30的情形。然而，如第十一实施例所示，衬底100可以不是半导体衬底。
在第十一实施例中能够物理支撑多层互连的任何材料可以用作衬底100。即，衬底100可以是金属衬底或绝缘衬底。具体地，金属衬底包含，例如，Au、Cu、Ti、Fe或包含它们的合金。进一步地，绝缘衬底可以包含玻璃（SiO2）、聚合树脂、塑料、硅树脂或它们的复合材料。
如图19所示，可以在衬底100上方提供下部层间绝缘层210。因而，当衬底100是金属衬底时，可以确保在第一互连层300和衬底100之间的绝缘。进一步地，在衬底100的表面上存在大约数nm的不平整时，下部层间绝缘层210可以用作平坦化层或附着加强层。
其他的构造与第一实施例的构造相同。
第十一实施例可以提供与第一实施例相同的效果。进一步地，第十一实施例也可应用于衬底100由多种材料形成的情形。
尽管已经参考附图对本发明做出了优选的实施例，但它们仅仅是本发明的示例，并且可以采用除了上述之外各种其他的构造。

Claims (32)

1.一种半导体器件，包括：
衬底；
第一互连层，所述第一互连层提供在上述衬底上方；
第二互连层，所述第二互连层提供在所述第一互连层上方；
第一层间绝缘层，所述第一层间绝缘层提供在所述第一互连层中；
半导体层，所述半导体层提供在所述第二互连层中并且与所述第一层间绝缘层接触；
栅极绝缘膜，所述栅极绝缘膜提供在所述半导体层上方；
栅电极，所述栅电极提供在所述栅极绝缘膜上方；以及
至少两个第一通路，所述至少两个第一通路提供在所述第一互连层中并且通过其上端与所述半导体层接触。
2.根据权利要求1所述的半导体器件，其中
所述衬底是半导体衬底。
3.根据权利要求1所述的半导体器件，进一步包括：
第二互连，所述第二互连提供在所述第二互连层中并且提供在平面图中与所述栅电极的位置不同的位置处，
其中，所述栅电极由如所述第二互连的材料形成。
4.根据权利要求1所述的半导体器件，其中
在平面图中，所述第一通路中的至少一个与所述栅电极的一部分重叠。
5.根据权利要求4所述的半导体器件，其中
在平面图中，至少两个第一通路形成在所述栅电极的范围之内。
6.根据权利要求1所述的半导体器件，其中
所述栅电极包含Al。
7.根据权利要求1所述的半导体器件，其中
与所述半导体层接触的所述第一层间绝缘层的上表面与所述第一通路的上表面互相平齐。
8.根据权利要求1所述的半导体器件，进一步包括：
第二层间绝缘层，所述第二层间绝缘层提供在所述第二互连层中并且提供在所述第一层间绝缘层、所述栅极绝缘膜和所述栅电极上方；以及
第二通路，所述第二通路提供在所述第二互连层中并且通过其下端与所述栅电极接触。
9.根据权利要求8所述的半导体器件，进一步包括：
第三互连层，所述第三互连层提供在所述第二互连层上方；以及
第三互连，所述第三互连提供在所述第三互连层中并且提供在平面图中至少重叠所述第二通路的位置处，并且与所述第二通路整体地形成。
10.根据权利要求8所述的半导体器件，进一步包括：
第三互连层，所述第三互连层提供在所述第二互连层上方；以及
第三互连，所述第三互连提供在所述第三互连层中、与所述第二通路接触，并且由与所述第二通路的材料不同的材料形成。
11.根据权利要求1所述的半导体器件，进一步包括：
第一晶体管，所述第一晶体管提供在所述衬底的表面层附近。
12.根据权利要求11所述的半导体器件，其中
在平面图中，所述第一晶体管与所述半导体层的一部分重叠。
13.根据权利要求1所述的半导体器件，
其中，提供有至少两个的所述第一通路中的一个是源电极，所述第一通路中的另一个是漏电极，在平面图中在所述第一通路中的所述另一个位于与所述源电极相对的一侧，并且和所述源电极之间安置有所述栅电极的一部分，并且
其中，在平面图中所述栅电极的中心和所述漏电极之间的距离长于在平面图中所述栅电极的中心和所述源电极之间的距离。
14.根据权利要求1所述的半导体器件，进一步包括：
第一晶体管，所述第一晶体管提供在所述衬底的表面层附近；
内部电路，所述内部电路包括所述第一晶体管；以及
电极焊盘，所述电极焊盘提供在多层互连层的最上互连层中，用于向所述内部电路提供信号，
其中，所述半导体层、所述栅极绝缘膜、所述栅电极和所述第一通路形成第二晶体管，并且
其中，所述内部电路通过所述第二晶体管连接到所述电极焊盘。
15.根据权利要求14所述的半导体器件，进一步包括：
第一电极焊盘，所述第一电极焊盘用于提供第一电压；
第二电极焊盘，所述第二电极焊盘用于提供低于所述第一电压的第二电压；以及
接口电路，所述接口电路连接到所述第一电极焊盘和所述第二电极焊盘，并且包括所述第二晶体管，
其中，所述内部电路通过所述接口电路连接到由第一电压驱动的驱动器件，
其中，所述接口电路基于来自所述内部电路的信号向所述驱动器件提供所述第一电压，并且基于来自所述驱动器件的信号向所述内部电路提供第二电压。
16.根据权利要求1所述的半导体器件，
其中，提供有至少两个的所述第一通路中的一个是源电极，
其中，所述第一通路中的另一个是漏电极，所述漏电极位于与所述源电极相对的一侧，并且在平面图中在所述源电极和所述漏电极之间安置有所述栅电极的一部分，
其中，所述源电极与所述栅电极短路，并且
其中，所述栅电极、所述栅极绝缘膜、所述半导体层、所述源电极和所述漏电极形成二极管。
17.根据权利要求16所述的半导体器件，进一步包括：
第一晶体管，所述第一晶体管提供在所述衬底的表面层附近；
内部电路，所述内部电路包括所述第一晶体管；
I/O焊盘，所述I/O焊盘提供在多层互连层的最上互连层中，并且向所述内部电路提供信号；以及
接地焊盘，所述接地焊盘提供在所述最上互连层中，并且向所述内部电路提供地电位，
其中，所述二极管连接在所述I/O焊盘和所述接地焊盘之间，使得从所述I/O焊盘至所述接地焊盘的方向是正向。
18.根据权利要求1所述的半导体器件，其中
所述半导体层、所述栅极绝缘膜、所述栅电极和所述第一通路形成电容器元件。
19.根据权利要求18所述的半导体器件，进一步包括：
第一晶体管，所述第一晶体管提供在所述衬底的上表面附近；
内部电路，所述内部电路包括所述第一晶体管；
电极焊盘，所述电极焊盘提供在多层互连层的最上互连层中，并且向所述内部电路提供信号；以及
接地焊盘，所述接地焊盘提供在所述最上互连层中，并且向所述内部电路提供地电位，
其中，所述电容器元件连接在所述电极焊盘和所述接地焊盘之间。
20.根据权利要求1所述的半导体器件，其中
所述半导体层是氧化物半导体层。
21.根据权利要求20所述的半导体器件，其中
所述半导体层被提供到与所述第一通路接触的部分并且具有氧耗尽层，所述氧耗尽层在所述半导体层中具有相对低的氧浓度。
22.根据权利要求20所述的半导体器件，其中
所述氧化物半导体层包含InGaZnO、InZnO、ZnO、ZnAlO、ZnCuO、NiO、SnO或CuO。
23.根据权利要求1所述的半导体器件，其中
所述栅极绝缘膜包含SiO2、SiN或包含Hf、Zr、Al、Ti或Ta的金属硅酸盐或金属氧化物。
24.根据权利要求1所述的半导体器件，
其中，所述栅电极具有与所述栅极绝缘膜接触的栅极接触层，并且
其中，所述栅极接触层包含Ti、TiN、TiN/Ti、Ti/TiN、Ta、TaN、TaN/Ta、Ta/TaN、W、WN、W/TiN、WTi、TiSi、TaSi、WSi、TaC、TiC、WC或Cu。
25.根据权利要求1所述的半导体器件，
其中，所述第一通路进一步具有与所述半导体层接触的通路接触层，并且
其中，所述通路接触层包含Ti、TiN、MO、Ta或TaN。
26.根据权利要求1所述的半导体器件，其中
所述栅极绝缘膜的介电常数高于所述第一层间绝缘层的介电常数。
27.一种制造半导体器件的方法，包括：
在衬底上方形成第一层间绝缘层；
在所述第一层间绝缘层中形成至少两个第一通路；
形成半导体层，使其与所述第一层间绝缘层和所述第一通路接触并且在平面图中与所述第一通路重叠；
在所述半导体层上方形成栅极绝缘膜；以及
在所述栅极绝缘膜上方形成栅电极。
28.根据权利要求27所述的制造半导体器件的方法，
其中，第二互连被布置在平面图中与所述栅电极的位置不同的位置处，并且在所述栅电极形成步骤中与所述栅电极的至少一部分同时形成。
29.根据权利要求27所述的制造半导体器件的方法，
其中，在所述栅极绝缘膜形成步骤中，对所述栅极绝缘膜进行构图以便留下在平面图中与所述第一通路重叠的部分，并且
其中，通过使用构图的栅极绝缘膜作为掩膜，在形成所述栅极绝缘膜的步骤之后，选择性地去除所述半导体层。
30.根据权利要求27所述的制造半导体器件的方法，进一步包括：
在形成所述第一通路的步骤之后并且在形成所述半导体层的步骤之前，通过惰性气体对所述第一通路的上表面应用等离子体处理。
31.根据权利要求27所述的制造半导体器件的方法，进一步包括：
在所述第一层间绝缘层、所述栅极绝缘膜和所述栅电极上方形成第二层间绝缘层；
在所述第二层间绝缘层中形成第二通路孔使其与所述栅电极接触；以及
填充所述第二通路孔，由此形成与所述栅电极接触的第二通路，并且与所述第二通路整体地形成位于所述第二层间绝缘层上方的第三互连。
32.根据权利要求27所述的制造半导体器件的方法，进一步包括：
在所述第一层间绝缘层、所述栅极绝缘膜和所述栅电极上方形成第二层间绝缘层；
在所述第二层间绝缘层中形成第二通路孔使其与所述栅电极接触；
在所述第二通路孔中填充金属并且平坦化所述第二层间绝缘层的表面，由此形成第二通路；以及
形成第三互连，使其与所述第二层间绝缘层和所述第二通路接触。
CN201210544128.5A 2011-12-16 2012-12-14 半导体器件和制造该半导体器件的方法 Expired - Fee Related CN103178048B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-275182 2011-12-16
JP2011275182A JP5981711B2 (ja) 2011-12-16 2011-12-16 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN103178048A true CN103178048A (zh) 2013-06-26
CN103178048B CN103178048B (zh) 2017-04-12

Family

ID=48609207

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210544128.5A Expired - Fee Related CN103178048B (zh) 2011-12-16 2012-12-14 半导体器件和制造该半导体器件的方法

Country Status (4)

Country Link
US (2) US8779594B2 (zh)
JP (1) JP5981711B2 (zh)
CN (1) CN103178048B (zh)
TW (1) TWI566363B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867893A (zh) * 2014-02-21 2015-08-26 英飞凌科技股份有限公司 具有电容耦合的接合焊盘的功率晶体管管芯
CN111052395A (zh) * 2017-08-31 2020-04-21 美光科技公司 半导体装置、晶体管以及用于接触金属氧化物半导体装置的相关方法
TWI798810B (zh) * 2021-01-28 2023-04-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
WO2023216693A1 (zh) * 2022-05-11 2023-11-16 中国科学院微电子研究所 一种三维集成电路及其制造方法
US11856799B2 (en) 2017-08-31 2023-12-26 Micron Technology, Inc. Semiconductor devices, hybrid transistors, and related methods

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5794879B2 (ja) * 2011-09-29 2015-10-14 ルネサスエレクトロニクス株式会社 半導体装置及びそれを用いたＳｉＰデバイス
US9418985B2 (en) * 2013-07-16 2016-08-16 Qualcomm Incorporated Complete system-on-chip (SOC) using monolithic three dimensional (3D) integrated circuit (IC) (3DIC) technology
JP2015032661A (ja) * 2013-08-01 2015-02-16 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法および半導体装置の実装方法
EP2884542A3 (en) * 2013-12-10 2015-09-02 IMEC vzw Integrated circuit device with power gating switch in back end of line
US9786633B2 (en) 2014-04-23 2017-10-10 Massachusetts Institute Of Technology Interconnect structures for fine pitch assembly of semiconductor structures and related techniques
US10079224B2 (en) 2014-08-11 2018-09-18 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including at least one integrated circuit structure
US9812429B2 (en) 2014-11-05 2017-11-07 Massachusetts Institute Of Technology Interconnect structures for assembly of multi-layer semiconductor devices
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
US10134972B2 (en) 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques
US10658424B2 (en) 2015-07-23 2020-05-19 Massachusetts Institute Of Technology Superconducting integrated circuit
WO2017079417A1 (en) 2015-11-05 2017-05-11 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including superconducting integrated circuits
US10242968B2 (en) 2015-11-05 2019-03-26 Massachusetts Institute Of Technology Interconnect structure and semiconductor structures for assembly of cryogenic electronic packages
US9853145B1 (en) * 2016-10-04 2017-12-26 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method of manufacturing the same
US10586909B2 (en) 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
KR102497570B1 (ko) * 2018-01-18 2023-02-10 삼성전자주식회사 반도체 장치
JP2021064666A (ja) * 2019-10-11 2021-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI762894B (zh) * 2019-11-05 2022-05-01 友達光電股份有限公司 電路裝置
KR20210085421A (ko) * 2019-12-30 2021-07-08 에스케이하이닉스 주식회사 반도체 장치
WO2021177071A1 (ja) * 2020-03-03 2021-09-10 ローム株式会社 電子部品
US11990430B2 (en) 2021-01-28 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding structures of integrated circuit devices and method forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050009210A1 (en) * 2003-07-10 2005-01-13 Keiji Hosotani Magnetic random access memory and method of manufacturing the same
CN100431155C (zh) * 2004-06-28 2008-11-05 富士通株式会社 半导体器件及其制造方法
JP2010135585A (ja) * 2008-12-05 2010-06-17 Sony Corp 半導体装置およびその製造方法
US7846800B2 (en) * 2008-03-06 2010-12-07 Chartered Semiconductor Manufacturing, Ltd. Avoiding plasma charging in integrated circuits
US20100330752A1 (en) * 2007-02-02 2010-12-30 Jae-Hun Jeong Methods of Forming One Transistor DRAM Devices
US20110156026A1 (en) * 2009-12-28 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20110210314A1 (en) * 2010-02-26 2011-09-01 Samsung Electronics Co., Ltd. Graphene electronic device and method of fabricating the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6354763A (ja) * 1986-08-25 1988-03-09 Mitsubishi Electric Corp 半導体装置
EP0585059B1 (en) * 1992-08-21 1999-05-12 STMicroelectronics, Inc. Vertical memory cell processing and structure manufactured by that processing
JP3792688B2 (ja) * 1992-11-04 2006-07-05 セイコーエプソン株式会社 アクティブマトリックス基板、及び液晶表示装置
US5675185A (en) * 1995-09-29 1997-10-07 International Business Machines Corporation Semiconductor structure incorporating thin film transistors with undoped cap oxide layers
US5936280A (en) * 1997-04-21 1999-08-10 Advanced Micro Devices, Inc. Multilayer quadruple gate field effect transistor structure for use in integrated circuit devices
US6037216A (en) * 1998-11-02 2000-03-14 Vanguard International Semiconductor Corporation Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process
JP3410976B2 (ja) * 1998-12-08 2003-05-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理及びメモリ集積回路チップとその形成方法
JP3803631B2 (ja) * 2002-11-07 2006-08-02 株式会社東芝 半導体装置及びその製造方法
JP2006210828A (ja) * 2005-01-31 2006-08-10 Fujitsu Ltd 半導体装置とその製造方法
JP4466853B2 (ja) * 2005-03-15 2010-05-26 セイコーエプソン株式会社 有機強誘電体メモリ及びその製造方法
KR100621633B1 (ko) * 2005-04-18 2006-09-19 삼성전자주식회사 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법및 그에 의해 형성된 반도체 장치
JP4971703B2 (ja) 2005-07-04 2012-07-11 帝人デュポンフィルム株式会社 有機ｅｌディスプレイ基板用ポリエステルフィルム及びそれからなる有機ｅｌディスプレイ基板用ガスバリア性積層ポリエステルフィルム
JP2007157932A (ja) * 2005-12-02 2007-06-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
CN101336485B (zh) 2005-12-02 2012-09-26 出光兴产株式会社 Tft基板及tft基板的制造方法
US7626257B2 (en) * 2006-01-18 2009-12-01 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP4977400B2 (ja) 2006-05-09 2012-07-18 日本電気株式会社 半導体装置及びその製造方法
JP2008028257A (ja) * 2006-07-24 2008-02-07 Toshiba Corp 半導体装置及びその製造方法
KR100895853B1 (ko) * 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법
JP2008262962A (ja) * 2007-04-10 2008-10-30 Seiko Epson Corp 半導体装置、電子機器、半導体装置の製造方法および電子機器の製造方法
JP5202046B2 (ja) * 2008-03-13 2013-06-05 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法
KR20100018156A (ko) * 2008-08-06 2010-02-17 삼성전자주식회사 적층형 반도체 소자 및 그 제조 방법
JP2010093030A (ja) * 2008-10-07 2010-04-22 Panasonic Corp 半導体装置の製造方法
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5685805B2 (ja) * 2009-07-23 2015-03-18 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、および電子機器
CN104733540B (zh) * 2009-10-09 2019-11-12 株式会社半导体能源研究所 半导体器件
JP5489705B2 (ja) * 2009-12-26 2014-05-14 キヤノン株式会社 固体撮像装置および撮像システム
US8642416B2 (en) * 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8796741B2 (en) * 2011-10-04 2014-08-05 Qualcomm Incorporated Semiconductor device and methods of making semiconductor device using graphene
US20130135325A1 (en) * 2011-11-29 2013-05-30 Qualcomm Mems Technologies, Inc. Systems, devices, and methods for driving an analog interferometric modulator

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050009210A1 (en) * 2003-07-10 2005-01-13 Keiji Hosotani Magnetic random access memory and method of manufacturing the same
CN100431155C (zh) * 2004-06-28 2008-11-05 富士通株式会社 半导体器件及其制造方法
US20100330752A1 (en) * 2007-02-02 2010-12-30 Jae-Hun Jeong Methods of Forming One Transistor DRAM Devices
US7846800B2 (en) * 2008-03-06 2010-12-07 Chartered Semiconductor Manufacturing, Ltd. Avoiding plasma charging in integrated circuits
JP2010135585A (ja) * 2008-12-05 2010-06-17 Sony Corp 半導体装置およびその製造方法
US20110156026A1 (en) * 2009-12-28 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20110210314A1 (en) * 2010-02-26 2011-09-01 Samsung Electronics Co., Ltd. Graphene electronic device and method of fabricating the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867893A (zh) * 2014-02-21 2015-08-26 英飞凌科技股份有限公司 具有电容耦合的接合焊盘的功率晶体管管芯
CN104867893B (zh) * 2014-02-21 2018-01-19 英飞凌科技股份有限公司 具有电容耦合的接合焊盘的功率晶体管管芯
CN111052395A (zh) * 2017-08-31 2020-04-21 美光科技公司 半导体装置、晶体管以及用于接触金属氧化物半导体装置的相关方法
US11856799B2 (en) 2017-08-31 2023-12-26 Micron Technology, Inc. Semiconductor devices, hybrid transistors, and related methods
US11908913B2 (en) 2017-08-31 2024-02-20 Micron Technology, Inc. Semiconductor devices, transistors, and related methods for contacting metal oxide semiconductor devices
TWI798810B (zh) * 2021-01-28 2023-04-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
WO2023216693A1 (zh) * 2022-05-11 2023-11-16 中国科学院微电子研究所 一种三维集成电路及其制造方法

Also Published As

Publication number Publication date
US8779594B2 (en) 2014-07-15
US20130153888A1 (en) 2013-06-20
CN103178048B (zh) 2017-04-12
TWI566363B (zh) 2017-01-11
US20140295657A1 (en) 2014-10-02
US9048291B2 (en) 2015-06-02
JP5981711B2 (ja) 2016-08-31
JP2013125917A (ja) 2013-06-24
TW201342562A (zh) 2013-10-16

Similar Documents

Publication Publication Date Title
CN103178048A (zh) 半导体器件和制造该半导体器件的方法
US9754816B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN101996874B (zh) 半导体器件及半导体器件制造方法
US9680031B2 (en) Semiconductor device and manufacturing method thereof
US20210375933A1 (en) Ferroelectric memory device and method of forming the same
CN102239546A (zh) 金属-绝缘体-半导体隧穿接触
US9053961B2 (en) Semiconductor device and method of manufacturing the semiconductor device
JP6113500B2 (ja) 半導体装置及び半導体装置の製造方法
US9070686B2 (en) Wiring switch designs based on a field effect device for reconfigurable interconnect paths
KR102469899B1 (ko) Mol 인터커넥트 구조 및 제조 방법
US9231048B2 (en) Capacitor and method of forming same
JP5856227B2 (ja) 半導体装置
US20100006976A1 (en) Semiconductor device and manufacturing method thereof
US11955561B2 (en) Carrier modification devices for avoiding channel length reduction and methods for fabricating the same
US20210376156A1 (en) Raised source/drain oxide semiconducting thin film transistor and methods of making the same
US20230387314A1 (en) Raised source/drain oxide semiconducting thin film transistor and methods of making the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170412

Termination date: 20191214