JP2020513679A

JP2020513679A - 垂直ハイブリッドスピントルクトランスファ（ｓｔｔ）及びスピン軌道トルク（ｓｏｔ）磁気ランダムアクセスメモリの共有ソース線アーキテクチャ

Info

Publication number: JP2020513679A
Application number: JP2019515591A
Authority: JP
Inventors: リ，シャオピン; サイ，ホン
Original assignee: ウエスタンデジタルテクノロジーズインク
Priority date: 2016-11-30
Filing date: 2017-08-30
Publication date: 2020-05-14
Also published as: CN109791940A; WO2018101998A1; DE112017006081T5; US20180151210A1

Abstract

本開示は、ハイブリッドスピン転送トルク（ＳＴＴ）及びスピンビットトルク（ＳＯＴ）磁気ランダムアクセスメモリ（ＭＲＡＭ）に関する。ハイブリッドＳＴＴ−ＳＯＴＭＲＡＭのセルは、磁化が基板の平面に対して垂直に配向されたいくつかの強磁性多層と、磁化が基板の平面内で整列されたいくつかの強磁性多層と、を有する磁気トンネル接合部（ＭＴＪ）を有する。このアーキテクチャは、高密度メモリをもたらす。ハイブリッドＳＴＴ−ＳＯＴＭＲＡＭは、高いスイッチング速度のより高い熱安定性を有する一方、プログラミング電流密度を低下させる。【選択図】図１

Description

本開示の実施形態は、概して、ハイブリッドスピン軌道トルク（spin-orbit torque、ＳＯＴ）及びスピントルクトランスファ（spin-torque transfer、ＳＴＴ）磁気ランダムアクセスメモリ（magnetic random access memory、ＭＲＡＭ）素子に関する。

＜関連技術の説明＞
ＭＲＡＭ技術は、不揮発性及び高速応答時間を提供するが、ＭＲＡＭメモリセルは、スケーラビリティが制限され、書き込み外乱を受けやすい。ＭＲＡＭ磁性層にわたる高抵抗状態と低抵抗状態との間の切り替えのために用いられるプログラミング電流は、典型的には高い。したがって、複数のセルがＭＲＡＭアレイ内に配置された場合、１つのメモリセルに向けられたプログラミング電流は、隣接セルの自由層における電界変化を誘発する可能性がある。「ハーフセレクト問題」としても知られる書き込み外乱の可能性は、ＳＴＴ技術を使用して対処することができる。

ＭＲＡＭベースの磁気トンネル接合（magnetic tunnel junction、ＭＴＪ）記憶素子は、「ハーフセレクト問題」に対処するための最も興味深い候補のうちの１つである。ＳＴＴ−ＭＲＡＭは、ＳＴＴ−ＭＲＡＭが不揮発性であり、スケーラブルであり、読み出しアクセス時間が低いので、大きな注目を集めている。ＳＴＴ−ＭＲＡＭでは、スイッチングプロセスは、プログラミング中に、ＭＴＪにわたるスピン偏極電流の印加を介して生じる。ＳＴＴ−ＭＲＡＭは、マグネティックフィールドスイッチＭＲＡＭと比べて有意な利点を有する。マグネティックフィールドスイッチＭＲＡＭに関連する主な障害は、複雑なセルアーキテクチャ、高い書き込み電流、及び不十分なスケーラビリティである。マグネティックフィールドスイッチＭＲＡＭは、６５ｎｍプロセスノードを超えてスケーリングすることができない。このような素子の不十分なスケーラビリティは、フィールド書き込み方法に固有である。しかしながら、スピン偏極電流が、ＭＴＪにわたって印加されると、ＳＴＴ−ＭＲＡＭのいくつかの信頼性問題が生じる場合がある。

上記の問題を更に軽減するために、ＳＯＴ−ＭＲＡＭが提案されている。ＳＯＴ−ＭＲＡＭは、ＳＴＴ−ＭＲＡＭの２つの端子というコンセプトと比較して、読み出し及び書き込み経路を分離するために、３つの端子のＭＴＪベースのコンセプトを使用する。結果として、ＳＯＴ−ＭＲＡＭチップは、読み出し安定性を著しく改善し得る。更に、書き込み経路を独立して最適化することができることから、書き込みアクセスはかなり速くなり得る一方で、書き込み電流はかなり低くなり得る。それにもかかわらず、一般的に、ＳＯＴ−ＭＲＡＭは、ＳＯＴ−ＭＲＡＭ素子が書き込み動作中に多くの非選択セルを上書きし得るので、大きなセルサイズ及び不十分な書き込み選択性を有する。

したがって、必要とされているものは、良好なスケーラビリティ、良好な書き込みアクセス、低い書き込み電流、及び低い読み出しアクセス時間を有するＭＲＡＭ素子である。

本開示の上記の特徴を詳細に理解することができるように、簡潔に上で要約した本開示のより具体的な説明は、実施形態を参照することによってなされてもよく、それらのいくつかが添付の図面に示されている。しかしながら、添付の図面は、本開示の典型的な実施形態のみを示し、したがって、その範囲を限定するものと見なされるべきではなく、本開示が他の同等に有効な実施形態を認め得ることに留意すべきである。

メモリアレイの概略図である。

メモリセルの概略図である。

様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子の概略等角図である。様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子の概略等角図である。様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子の概略等角図である。様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子の概略等角図である。

様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭアレイの概略図である。様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭアレイの概略図である。

ハイブリッドＳＴＴ−ＳＯＴＭＲＡＭアレイの回路レイアウトの概略図である。

様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子の概略断面図である。様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子の概略断面図である。

一実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭアレイレイアウトの概略図である。

理解を容易にするために、図面に共通する同一の要素を示すために、可能な限り、同一の参照番号を使用している。一実施形態で開示される要素は、特に断ることなく、他の実施形態に有益に利用され得ることが想到される。

本開示は、概して、ハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子に関する。素子は、メモリセルに結合されたＳＴＴビット線及び同様にメモリセルに結合されてもよいＳＯＴビット線の両方を含んでもよい。ＳＴＴ−ＳＯＴＭＲＡＭアレイ内では、ソース線は、空間を節約するために２つの別個のＳＴＴ−ＳＯＴＭＲＡＭ素子によって共有されてもよい。更に、アレイ内のワード線は、共通の平面内にインターリーブされてもよい。

ハイブリッドＳＴＴ−ＳＯＴＭＲＡＭは、ＳＯＴビット線に加えて、分離トランジスタを介して、読み出しビット線（すなわち、ＳＴＴビット線）をソース線に接続するＭＴＪを含む。ＭＴＪは、磁気困難軸を有する強磁性層を含む。一実施形態では、共有ＳＯＴビット線及びソース線は、ワードビット線を覆い、ワードビット線及びＳＴＴ−ビット線から絶縁される。このＭＴＪは、第１の比較的高い抵抗状態と第２の比較的低い抵抗状態との間で切り替え可能である。書き込みプロセス中に、ビット線を通る補助電流も、第１の状態と第２の状態との間のＭＴＪの切り替えを支援するためのＳＯＴ効果とは無関係に、強磁性層に磁気トルクを発生させ得る。加えて、いくつかの実施形態では、ハイブリッドＳＴＴ−ＳＯＴＭＲＡＭアーキテクチャは、このタイプのメモリの最も高い密度を収容する、約６Ｆ２の小セルサイズを有する。

更に、メモリセルは、基板の上に形成された複合固定層スタック（すなわち、ピン止めされた磁性層）と、固定層スタック上に形成されたトンネル層と、トンネルバリア層上に形成された複合自由層スタック（すなわち、自由磁性層）と、スピン偏光子スタックとを含んでもよい。一実施形態では、複合自由層及び固定層のそれぞれの磁化方向は、基板の平面に対して実質的に垂直であり、一方、補助層（すなわち、バイアス影響層）の磁化方向は、基板の面内方向に沿って整列される。一実施形態では、自由層スタックは、垂直異方性を有し、長手方向補助層は、自由層切り替えプロセスを確定的にするのに使用される。

本明細書で使用するとき、「上方（over）」、「下（under）」、「間（between）」、及び「上（on）」という用語は、他の層に対する１つの層の相対位置を指す。このように、例えば、別の層の上方に又は下に配置された１つの層は、他の層と直接接触してもよく、又は１つ以上の介在層を有してもよい。更に、層の間に配置された１つの層は、２つの層と直接接触してもよく、又は１つ以上の介在層を有してもよい。これに対して、第２の層の「上」の第１の層は、第２の層と接触している。加えて、他の層に対する１つの層の相対位置は、基板の絶対的な向きを考慮することなく基板に対して動作が実行されると仮定して提供される。

図１は、メモリアレイ１００の概略図である。アレイ１００は、アレイ１００内の様々なメモリ素子１０６をアドレス指定するのに使用される複数の複数のビット線１０２、１０４を含む。

図２は、メモリ素子１０６のメモリセル２００の概略図である。メモリセル２００は、ＳＯＴ材料層２０２、自由磁性層２０４、絶縁層２０６、ピン止めされた磁性層２０８、及び反強磁性（antiferromagnetic、ＡＦＭ）層２１０を含む。自由磁性層２０４、絶縁層２０６、及びピン止めされた磁性層２０８は、ＭＴＪ２１２を備える。絶縁層２０６は、ＭｇＯなどの絶縁材料で構成される。絶縁層２０６については他の材料も想到されることを理解されたい。ＳＯＴ材料層２０２は、Ｂｉ又はＩｒのいずれかがドープされたＰｔ、Ｔａ、Ｗ、Ｃｕ、又はこれらの組み合わせで構成されてもよい。自由磁性層２０４及びピン止めされた磁性層２０８は、Ｃｏ、Ｆｅ、Ｂ、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ、ＮｉＦｅ、ＣｏＨｆ、又はこれらの組み合わせで構成されてもよい。反磁性層２１０は、Ｐｔ、Ｉｒ、Ｒｈ、Ｎｉ、Ｆｅ、Ｍｎ、又はこれらの組み合わせ、例えば、ＰｔＭｎ、ＰｔＰｄＭｎ、ＮｉＭｎ若しくはＩｒＭｎで構成されてもよい。以下で説明するように、固定された長手磁化方向を有するバイアス影響層が、メモリセルの上部に配置され、これによりスイッチングがより確定的になる。

図３Ａ〜図３Ｄは、様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子３００、３２５、３５０、３７５の概略等角図である。素子３００、３２５、３５０、３７５は、センス／書き込み／読み出し回路３０２、基準セル３０４、及び増幅器３０６を含む。セル３０４及び回路３０２は、増幅器３０６に結合される。

素子３００、３２５、３５０、３７５はまた、ソース電極３１２及びドレイン電極３１４が中に配置された絶縁材料３１０を含む。ゲート電極３１６は、絶縁材料３１０の上方に配置される。ソース電極３１２及びゲート電極３１６に電流が印加されると、電流が半導体層（図示せず）を通ってドレイン電極３１４に流れる。ワード線３１８によってゲート電極３１６に電流が印加される。ソース線３２０を介してソース電極３１２に電流が印加される。ソース線３２０は、ワード線３１８とは別の平面内に配置され、ソース線３２０は、ワード線３１８に対して垂直に延在する。ソース電極３１２をソース線３２０に接続するための様々な接続アイテム３２２、３２４が示されている。ソース電極３１２をソース線３２０に接続するために、より多くの又はより少ない接続アイテム３２２、３２４が存在してもよく、図示される２つの接続アイテム３２２、３２４は、単に１つの可能性であることを理解されたい。

ドレイン電極３１４は、接続アイテム３２６、３２８を介してメモリセル２００に結合される。２つの接続アイテム３２６、３２８が示されているが、より多くの又はより少ない接続アイテム３２６、３２８が存在し得ることを理解されたい。ＳＯＴ層３３０は、接続アイテム３２８とメモリセル２００との間に存在する。ＳＴＴビット線３３２は、メモリセル２００の別の端部に結合される。図３Ａ〜図３Ｄに示されるように、ＳＴＴビット線３３２は、ソース線３２０とは別の平面内に配置され、ソース線３２０に実質的に平行に延在し、更にワード線３１８に対して実質的に垂直に延在する。

図３Ａ及び図３Ｄでは、メモリセル２００は、ドレイン電極３１４及び接続アイテム３２８、３２８と「Ｙ」軸で垂直に整列されている。図３Ｂ及び図３Ｃでは、メモリセル２００がドレイン電極３１４及び接続アイテム３２６、３２８と「Ｙ」方向に垂直に整列されない（すなわち、垂直にオフセットされる）ように、メモリセル２００は、ドレイン電極３１４及び接続アイテム３２６、３２８から垂直にオフセットされている。

ＳＯＴビット線３３４Ａ〜３３４Ｄも存在する。ＳＯＴビット線３３４Ａ〜３３４Ｄは全て、ＳＯＴ層３３０と同じ平面内に配置され、ＳＯＴ層３３０、ＳＴＴビット線３３２及びソース線３２０の両方に平行である。図３Ａ及び図３Ｂでは、ＳＯＴビット線３３４Ａ〜３３４Ｂは、ＳＯＴビット線３３４Ａ〜３３４ＢとＳＯＴ層３３０との間に「Ｘ」方向の隙間がないように、ＳＯＴ層３３０に対して面一である。図３Ｃ及び図３Ｄでは、ＳＯＴビット線３３４Ｃ、３３４Ｄは、ＳＯＴ層３３０から部分的に離間されている。ＳＯＴビット線３３４Ｃ、３３４Ｄは、それぞれ、ソース線３２０に実質的に平行な「Ｘ」方向に延在する長手部分３３６を有する。長手部分３３６は、ＳＯＴ層３３０から離間している。ＳＯＴビット線３３４Ｃ、３３４Ｄは、ＳＯＴ層３３０と長手部分３３６との間に連結された分岐部分３３８を有する。分岐部分３３８は、ワード線３１８と実質的に平行に延在する。一実施形態では、長手部分３３６、分岐部分３３８、及びＳＯＴ層３３０は全て、同じ平面内に配置される。

図４Ａ及び図４Ｂは、様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭアレイ４００、４５０の概略図である。一実施形態では、アレイは、ソース線の第１及び第２の端部並びにビット線の第１の端部に連結された列選択回路を含み、特定のビット線を選択するように構成されている。グローバルバイアス回路は、複数のタイミングバイアス電圧を提供するように構成されている。センス増幅器及び書き込み駆動回路は、列選択回路とグローバルバイアス回路との間に結合される。一実施形態によれば、センス増幅器及び書き込み駆動回路は、タイミングバイアス電圧を受信し、ソース線と選択された読み出しビット線上でメモリセルに結合した読み出しビット線（ＳＴＴ−ビット線）とにわたって読み出し電圧を印加し、メモリセルを介して第１の方向にＳＯＴビット線上に書き込み電流を印加して、第１の状態を書き込み、ソース線と読み出しビット線とにわたって読み出し電圧を再印加し、読み出しビット線にプログラム可能なオフセット電流を印加する、ように構成されている。本明細書に開示されるセルアーキテクチャのいくつかの実施形態は、ＳＴＴビット線及びＳＯＴビット線の両方が同時にオンになると、ハイブリッドＳＴＴ／ＳＯＴ書き込み動作を実行することができる。本明細書に開示されるハイブリッドＳＴＴ−ＳＯＴＭＲＡＭのいくつかの実施形態は、高いスイッチング速度の高い熱安定性を有する一方で、プログラミング電流密度を低下させる。

図４Ａでは、アレイ４００は、共通のソース電極３１２及びソース線３２０を共有するドレイン電極３１４Ａ、３１４Ｂを含む一方で、更に別個のゲート電極３１６Ａ、３１６Ｂを有する。ゲート電極３１６Ａ、３１６Ｂは、インターリーブされた分離した別個のワード線３１８Ａ、３１８Ｂを有する。図４Ａは、ＳＯＴ層３３０Ａ、３３０Ｂが結合された単一のＳＯＴビット線３３４Ｅを示しているが、図５Ａ及び図５Ｂには示されていないものの、ＳＯＴビット線３３４Ｅは、図３Ｃ及び図３Ｄに関して示され、説明されたような長手部分及び分岐部分を有してもよいことを理解されたい。メモリセル２００Ａ、２００Ｂはそれぞれ、分離した別個のＳＴＴビット線３３２Ａ、３３２Ｂに結合される。メモリセル内では、自由層２０４Ａ、２０４Ｂは、ＳＯＴ層３３０Ａ、３３０Ｂの平面に対して垂直に磁化される。更に、ＡＦＭ層２１０Ａ、２１０ＢとＳＴＴビット線３３２Ａ、３３２Ｂとの間に配置される各メモリセル２００Ａ、２００Ｂには、バイアス影響層４０２Ａ、４０２Ｂが存在する。バイアス影響層４０２Ａ、４０２Ｂは、Ｃｏ、Ｆｅ、Ｂ、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ、ＮｉＦｅ、ＣｏＨｆ、又はこれらの組み合わせで構成されてもよく、自由層２０４Ａ、２０４Ｂに対して垂直に磁化される。バイアス影響層４０２Ａ、４０２Ｂは、ＳＯＴスイッチングをより確定的にする固定された長手磁化方向を有する磁性である。バイアス影響層４０２Ａ、４０２Ｂは、自由層２０４Ａ、２０４Ｂのスイッチング速度を増加させ、スイッチングをより確定的にする。更に、デュアルセル２００Ａ、２００Ｂスタックでは、バイアス影響層４０２Ａ、４０２Ｂの磁化方向は、安定性を向上させるために同じである。図４Ａに示す実施形態では、メモリセル２００Ｂがドレイン電極３１４Ｂと垂直に整列されている一方、メモリセル２００Ａは、ドレイン電極３１４Ａから垂直にオフセットされている。図３Ａ〜図３Ｄに開示されているメモリセルの任意の構成又は任意の構成の組み合わせ（垂直整列／オフセットに関して）が、図４Ａ及び図４Ｂのメモリアレイに適用可能であることを理解されたい。更に、図３Ａ〜図３Ｄに開示されているＳＯＴビット線の任意の構成又は任意の構成の組み合わせ（長手部分及び分岐に関して）が、図４Ａ及び図４Ｂのメモリアレイに適用可能であることを理解されたい。

図４Ｂに関して、ＳＯＴ層３３０Ｃ、３３０Ｄは、ＳＯＴビット線３３４Ｆに結合され、メモリセル２００Ｃ、２００Ｄはそれぞれ、ドレイン電極３１４Ｃと垂直に整列され、ドレイン電極３１４Ｄから垂直にオフセットされて示されている。更に、ワード線３１８Ｃ、３１８Ｄは、図４Ｂにおいてインターリーブされていない。

図４Ｃは、一実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭアレイ４７５の回路レイアウトの概略図である。回路レイアウトは、列選択回路４７８に結合された列回路駆動部４７６を示す。列選択回路４７８及び列回路駆動部の両方は、基準センス増幅器回路４８０に接続されている。基準センス増幅器は、グローバルバイアス回路４８２に結合されている。ワード線回路４８４がワード線３１８に連結される一方、列回路駆動部４８６は、センス増幅器及び書き込みドライブイン４８８及び列選択回路４９０の両方に結合されている。列選択回路４９０は、列回路駆動部４８６及びセンス増幅器及び書き込みドライブイン４８８の両方に結合されている。グローバルバイアス回路４８２は、センス増幅器及び書き込みドライブイン４８８に結合されている。図４Ｃでは、ＳＯＴ−ＭＲＡＭビットセルアレイ４７５は、第１、第２、及び第３の列選択回路４７８、並びにワード線回路４８４に結合されている。第１、第２、及び第３のセンス増幅器、並びに書き込みドライバ回路は、それぞれ、第１、第２、及び第３の列選択回路４７８に結合されている。簡略化及び簡潔さのために、データ記憶ラッチ、アドレスデコーダ、及びタイミング回路などのメモリ内の他の既知の回路ブロックは示されていない。

図５Ａ及び図５Ｂは、様々な実施形態に係るハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子５００、５５０の概略断面図である。素子５００、５５０は、ワード線３１８Ｅ〜３１８Ｈ、メモリセル２００Ｅ〜２００Ｈ、ＳＯＴ層３３０Ｅ、３３０Ｆ、及び接続アイテム５０４Ａ〜５０４Ｄを含む。ソース電極の中心と素子の縁部との間の各距離として矢印「Ａ」によって図４Ａに示される、個々のハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子の幅は、３Ｆである。同様に、ソース電極の中心と素子の縁部との間の矢印「Ｂ」によって図４Ｂに示される、個々のハイブリッドＳＴＴ−ＳＯＴＭＲＡＭ素子の長さは、２Ｆである。したがって、ＳＴＴ−ＳＯＴＭＲＡＭ素子の合計設置面積は、６Ｆ^２である。

図６は、一実施形態に係るＳＴＴ−ＳＯＴハイブリッドＭＲＡＭアレイ６００のレイアウトの概略図である。図６は、ワード線３１８がソース線３２０に対して垂直であり、ワード線３１８がＳＴＴビット線３３２に対して垂直であることを示す。更に、図６は、ワード線３１８がＳＯＴビット線３３４に対して垂直であることを示す。最後に、図６は、ＳＴＴビット線３３２、ＳＯＴビット線３３４、及びソース線３２０が全て平行であることを示す。

メモリセル２００からデータを読み取る際に、ソース線３２０とＳＴＴビット線３３２とにわたって読み出し電圧が印加され、次いで、ソース線３２０とＳＯＴビット線３３４とにわたって書き込み電流が印加され、次いで読み出し電圧がソース線３２０及びＳＴＴビット線３３２に再印加され、最後にプログラム可能なオフセット電流がソース線３２０又はＳＴＴビット線３３２のいずれかに印加される。

一実施形態によれば、メモリアレイ内の複数のメモリセルのそれぞれからデータを読み出すために、読み出し電圧がメモリセル内の磁気トンネル接合部にわたって印加され、印加された読み出し電圧下の磁気トンネル接合部を通る電流が、サンプル電圧に変換され、コンデンサ内のサンプル電圧が蓄積され、ＳＯＴ効果を介してメモリセルをメモリ状態にリセットするために、磁気トンネル接合部の底部層を通る書き込み電流が印加され、磁気トンネル接合部にわたる前記読み出し電圧が再印加され、蓄積された電圧及びプログラム可能なオフセット電流が、電流基準を生成するために使用され、再印加された読み出し電圧下で、基準電流と磁気トンネル接合部を通る電流との差が変換されて評価電圧を生成し、サンプル電圧と評価電圧とが比較される。

上記は本開示の実施形態を目的とするが、本開示の他の及び更なる実施形態が、その基本的範囲から逸脱することなく考案されてもよく、その範囲は、以下の特許請求の範囲によって決定される。

Claims

ワード線と、
絶縁材料及び前記ワード線に結合されたゲート電極と、
ソース電極に結合されたソース線と、
ドレイン電極と、
前記ドレイン電極に結合されたメモリセルと、
ＳＯＴビット線と、
前記メモリセルに結合されたＳＴＴビット線と、を備えた、ハイブリッドスピントルクトランスファスピン軌道トルク（ＳＴＴ−ＳＯＴ）メモリ素子であって、前記ソース線、前記ＳＯＴビット線、及び前記ＳＴＴビット線は全て、別個の平面内に配置され、互いに平行である、ハイブリッドＳＴＴ−ＳＯＴメモリ素子。
前記ＳＯＴビット線、前記メモリセル、及び前記ドレイン電極に結合されたＳＯＴ層を更に備える、請求項１に記載の素子。
前記ＳＯＴ層は、前記ＳＯＴビット線と同じ平面内に配置されている、請求項２に記載の素子。
前記ＳＯＴビット線は、長手部分及び分岐部分を含む、請求項３に記載の素子。
前記分岐部分は、前記ＳＯＴ層に結合されている、請求項４に記載の素子。
前記長手部分は、前記ＳＯＴ層から離間している、請求項５に記載の素子。
前記メモリセル及び前記ドレイン電極は、垂直に整列されている、請求項６に記載の素子。
前記メモリセルは、前記ドレイン電極から垂直にオフセットされている、請求項６に記載の素子。
前記メモリセル及び前記ドレイン電極は、垂直に整列されている、請求項１に記載の素子。
前記メモリセルは、前記ドレイン電極から垂直にオフセットされている、請求項１に記載の素子。
前記メモリセルは、前記ビット線に対して垂直に磁化された自由層を含む、請求項１に記載の素子。
第１のワード線と、
絶縁材料及び前記第１のワード線に結合された第１のゲート電極と、第２のワード線と、
前記第２のワード線及び前記絶縁材料に結合された第２のゲート電極と、
ソース電極に結合されたソース線と、第１のドレイン電極と、
第２のドレイン電極と、
前記第１のドレイン電極に結合された第１のメモリセルと、
前記第２のドレイン電極に結合された第２のメモリセルと、ＳＯＴビット線と、
前記第１のメモリセル及び前記第２のメモリセルに結合されたＳＴＴビット線と、を備える、ハイブリッドＳＴＴ−ＳＯＴメモリ素子であって、前記第１のワード線及び前記第２のワード線は、同じ平面内にインターリーブされている、ハイブリッドＳＴＴ−ＳＯＴメモリ素子。
前記ＳＯＴビット線、前記第１のメモリセル、及び前記第１のドレイン電極に結合された第１のＳＯＴ層を更に備える、請求項１２に記載の素子。
前記第１のＳＯＴ層は、前記ＳＯＴビット線と同じ平面内に配置されている、請求項１３に記載の素子。
前記ＳＯＴビット線は、長手部分及び第１の分岐部分を含む、請求項１４に記載の素子。
前記第１の分岐部分は、前記第１のＳＯＴ層に結合されている、請求項１５に記載の素子。
前記長手部分は、前記第１のＳＯＴ層から離間している、請求項１６に記載の素子。
前記ＳＯＴビット線、前記第２のメモリセル、及び前記第２のドレイン電極に結合された第２のＳＯＴ層を更に備える、請求項１５に記載の素子。
前記第２のＳＯＴ層は、前記ＳＯＴビット線と同じ平面内に配置されている、請求項１８に記載の素子。
前記ＳＯＴビット線は、第２の分岐部分を含む、請求項１９に記載の素子。
前記第２の分岐部分は、前記第２のＳＯＴ層に結合されている、請求項２０に記載の素子。
前記長手部分は、前記第２のＳＯＴ層から離間している、請求項２１に記載の素子。
前記第１のメモリセル及び前記第１のドレイン電極は、垂直に整列されている、請求項１２に記載の素子。
前記第２のメモリセルは、前記第２のドレイン電極から垂直にオフセットされている、請求項２３に記載の素子。
前記第１のメモリセルは、前記第１のドレイン電極から垂直にオフセットされている、請求項１２に記載の素子。
前記第１のメモリセルは、前記ビット線に対して垂直に磁化された自由層を含む、請求項１２に記載の素子。
第１のワード線と、
絶縁材料及び前記第１のワード線に結合された第１のゲート電極と、第２のワード線と、
前記第２のワード線及び前記絶縁材料に結合された第２のゲート電極と、
ソース電極に結合されたソース線と、第１のドレイン電極と、
第２のドレイン電極と、
前記第１のドレイン電極に結合された第１のメモリセルと、
前記第２のドレイン電極に結合された第２のメモリセルと、ＳＯＴビット線と、
前記第１のメモリセル及び前記第２のメモリセルに結合されたＳＴＴビット線と、を備える、ハイブリッドＳＴＴ−ＳＯＴメモリ素子であって、前記ソース線、前記ＳＯＴビット線、及び前記ＳＴＴビット線は全て、別個の平面内に配置され、互いに平行である、ハイブリッドＳＴＴ−ＳＯＴメモリ素子。
前記ＳＯＴビット線、前記第１のメモリセル、及び前記第１のドレイン電極に結合された第１のＳＯＴ層を更に備える、請求項２７に記載の素子。
前記第１のＳＯＴ層は、前記ＳＯＴビット線と同じ平面内に配置されている、請求項２８に記載の素子。
前記ＳＯＴビット線は、長手部分及び第１の分岐部分を含む、請求項２９に記載の素子。
前記第１の分岐部分は、前記第１のＳＯＴ層に結合されている、請求項３０に記載の素子。
前記長手部分は、前記第１のＳＯＴ層から離間している、請求項３１に記載の素子。
前記ＳＯＴビット線、前記第２のメモリセル、及び前記第２のドレイン電極に結合された第２のＳＯＴ層を更に備える、請求項３２に記載の素子。
前記第２のＳＯＴ層は、前記ＳＯＴビット線と同じ平面内に配置されている、請求項３３に記載の素子。
前記ＳＯＴビット線は、第２の分岐部分を含む、請求項３４に記載の素子。
前記第２の分岐部分は、前記第２のＳＯＴ層に結合されている、請求項３５に記載の素子。
前記長手部分は、前記第２のＳＯＴ層から離間している、請求項３６に記載の素子。
前記第１のメモリセル及び前記第１のドレイン電極は、垂直に整列されている、請求項３７に記載の素子。
前記第２のメモリセルは、前記第２のドレイン電極から垂直にオフセットされている、請求項３８に記載の素子。
前記第１のメモリセルは、前記第１のドレイン電極から垂直にオフセットされている、請求項２７に記載の素子。
前記第１のメモリセルは、前記ビット線に対して垂直に磁化された自由層を含む、請求項２７に記載の素子。