KR20080063767A - 자기저항성 터널 접합 자기 소자 및 ｍｒａｍ에의 적용 - Google Patents

자기저항성 터널 접합 자기 소자 및 ｍｒａｍ에의 적용 Download PDF

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베르나르 디에뉘
아나톨리 베드에프
제롬 뽀레-벵상
패트릭 와린
마띠유 자메
위베 상송
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꼼미사리아 아 레네르지 아토미끄
상뜨르 나쇼날 드 라 러쉐르쉬 샹띠피끄 (쎄엔알에스)
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Abstract

자기 소자는 자기저항성 터널 접합(100)을 포함하는 자기 소자를 포함하며, 그러한 자기 소자는: 고정된 방향으로 자화를 갖는 기준 자기층(120); 가변되는 방향으로 자화를 갖는 스토리지 자기층(110); 및 본질적으로 반도체이거나 전기적으로 절연하며 스토리지 자기층(110)으로부터 기준 자기층(120)을 분리하는 터널 장벽으로 작용하는 중간층(130)을 포함한다. 중간층(130)의 전위 프로파일은, 인가된 전압의 함수로 비대칭인 전류 응답을 생성하기 위해 상기 층(130)의 두께에 교차하여 비대칭이다. 그러한 소자는 자기 임의 접근 메모리들(MRAMs)에 적용가능하다.

Description

자기저항성 터널 접합 자기 소자 및 ＭＲＡＭ에의 적용{A MAGNETORESISTIVE TUNNEL JUNCTION MAGNETIC DEVICE AND ITS APPLICATION TO MRAM}
본 발명은 자기저항성 터널 접합 자기 소자 및 MRAM(magnetic random access memory)에의 적용에 관련된다.
임의 접근 또는 읽기/쓰기 자기 메모리는 현존하는 다양한 유형의 반도체 메모리, 즉, 비교적 고밀도이고 고속이지만 휘발성, 즉 스위치 오프시 저장된 정보를 보존하지 않는 DRAM(dynamic random access memory); 비교적 매우 고속이지만, 큰 면적을 차지하며 또한 휘발성인 SRAM(static random access memory); 및 비휘발성이고 비교적 고밀도이지만, 쓰기에 매우 느린 플래쉬 메모리(FLASH memory)의 이점들을 겸비한다.
MRAM은, 우선 예를 들어 비휘발성의 장점이 유용할 수 있는 컴퓨터들에서의 사용에 적합한 범용 메모리를 구성하는 것을 추구하고, 컴퓨터를 스위치 오프할 시 하드 디스크 상에 소프트웨어 및 데이터의 시스템 백업으로 진행할 필요가 없도록 하는 것을 가능하게 한다.
그럼에도 불구하고, 정보 저장, 속도, 밀도, 및 비트당 비용 측면에서 증가하고 있는 요구들을 만족시키기 위해 MRAM의 제공에서의 향상이 여전히 필요하다.
도 1은 개별 MRAM 셀의 다이어그램이다. 그러한 개별 셀은 중간층(3b)에 의해 이격된 두 자기층들(3a 및 3c)로 구성된 자기저항성 터널 접합(magnetoresistive tunnel junction)(2)을 포함한다. 자기층들은 스토리지층(3a)과 기준층(3c)을 포함한다. 중간층(3b)은 일반적으로 터널 장벽(tunnel barrier)을 구성하는 산화층이다.
정보는 스토리지층(3a)의 자화(magnetization)의 방향 형태로 저장되며, 메모리 셀은 기준층(3c) 및 스토리지층(3a)이 평행으로 자화될 때 낮은 전기 저항을 제공하고, 두 층들에서의 자화가 역평행(antiparallel)일 때 높은 전기적 저항을 제공한다.
MRAM은 일반적으로 매트릭스 배열로서 구현되고, 여기서 각 개별 셀(2)은 "비트(bit)" 라인으로 불려지는 도전체 라인(6), 및 "워드(word)" 라인으로 불려지는 도전체 라인(8)을 포함하는 적어도 두 개의 도전체 라인들의 교차점(intersection)에 있다. 그의 정보를 읽기 위해 하나의 비트라인(6)과 하나의 워드라인(8)을 사용하여 개별 메모리 셀을 어드레싱하는 것이 가능하다(도 1 참조).
도 1에 보여진 구성은 많은 이점들을 제공한다. 그럼에도 불구하고, 전류는, 선택된 워드라인 및 비트라인의 교차점에서 선택된 셀에 인접한 셀들을 통과하는 어떤 복수의 얼터너티브(alternative) 경로들을 따라가지 않도록 보장하는 것이 필요하다.
그러한 문제를 개선하기 위해, 각 메모리 셀(2)에 직렬로 다이오드(1)를 삽입하는 것이 이미 제안되어 왔다(도 2 및 도 3 참조).
도 2는 그러한 유형의 셀(2a)을 읽는 예를 보여준다. 화살표들은 전류가 흐르고, 그에 따라 읽혀질 셀(2a)을 어드레싱하는 비트라인(6) 및 워드라인(8)을 식별한다.
도 3은 그러한 유형의 셀(2b)에 "1"을 쓰는 예, 및 동일 유형의 또 다른 셀(2c)에 "0"을 쓰는 예를 보여준다. 도 3의 예에서, 두 개의 셀들(2a 및 2b)은 동일 워드라인(8) 상에 놓여 있고 두 개의 상이한 비트라인들(6)에 상응한다. 도 3에서, 화살표들은 비트라인 및 워드라인들에서의 전류 흐름의 방향들을 나타낸다. 전류 흐름의 방향들은 셀(2b) 에 "1"을 쓰기 위해 그리고 셀(2c)에 "0"을 쓰기 위해 비트라인들(6)에서 상이하다는 것을 알 수 있다.
도 4 및 도 5는 복수의 얼터너티브 경로들을 따라 흐르는 전류의 상기 문제를 개선하기 위한 또 다른 종래 기술을 보여준다.
도 4 및 도 5의 종래의 실시예에서, 트랜지스터(4)가 각 메모리 셀(2)에 직렬로 삽입된다. 그러한 유형의 일 실시예는 특허 문헌 WO 03/043017 A2에서 예로 설명된다.
따라서 접합(2)은 스위치 트랜지스터(4)와 상부 도전체 라인 또는 비트라인을 형성하는 전류 공급 라인(6) 사이에 위치한다. 그를 따라 흐르고 화살표로 표현되는 전류(I1)는 마찬가지로 화살표로 표현되는 제1 자기장(7)을 생성한다. 전류 공급 라인(6)에 대해 직교인 하부라인 또는 워드라인을 형성하는 도전체(8)는 전류(I2)가 그를 따라 흐르도록 함으로써 제2 자기장(9)을 생성하도록 서빙(serving)한다. 전류(I2) 및 자기장(9)은 마찬가지로 화살표로 표현된다.
"쓰기" 모드(도 4)시, 트랜지스터(4)는 차단된 모드에 놓여있고 어떠한 전류도 그 트랜지스터를 통하여 흐르지 않는다. 전류 펄스들이 전류 공급 라인(6) 및 도전체(8)에서 흐르게 된다. 따라서 접합(2)은 두 개의 직교 자기장들의 영향을 받고 있다. 그들 중 하나는 그의 역전장(reversal field)을 감소시키기 위해 자유층(3a)의 자화곤란축(difficult magnetization axis)을 따라 인가되며, 반면에 나머지 하나의 자기장은 그의 자화를 역전시키기 위해 그의 자화용이축(easy axis)을 따라 인가되고 그리하여 그 메모리 포인트를 쓴다.
주로, 단지 두 개의 라인들(6 및 8)의 교차점에 위치하는 메모리 포인트는, 개별적으로 취해질 때 각각의 자기장이 자화가 변경되도록 하기에 충분히 크지 않으므로, 역전되기 쉽다.
"읽기" 모드(도 5)시, 트랜지스터(4)는 트랜지스터의 그리드(grid)로 적절한 진폭의 양의 전류 펄스를 보냄으로써 포화 상태에 있다(즉, 트랜지스터를 통해 흐르는 전류는 최대치에 있다). 라인(6) 내로 보내지고 마찬가지로 화살표로 표현된 전류(I3)는 오로지 포화 모드에 놓인 그의 트랜지스터를 갖는 메모리 포인트를 통해 흐른다.
이러한 전류(I3)는 이 메모리 포인트에서 접합의 저항을 측정하도록 서빙한다. 따라서 기준 메모리 포인트와 비교하여 그 메모리 포인트의 상태("0" 또는 "1")가 결정될 수 있는 데, 그런 다음 스토리지층(13a)은 기준층(3c)의 자화에 평행하게 자화되는지 또는 역평행하게 자화되는지가 알려진다.
상기 해결책들은 CMOS 기술(다이오드 또는 트랜지스터를 만들기 위한) 및 자 기 기술(개별 메모리 셀용)을 집적할 필요 때문에 어느 정도의 기술적 복잡성이라는 결점을 제공한다.
더구나, 그러한 구조들은 삼차원 메모리 구조를 확립하기 위해 다수 레벨의 MRAM을 통합하는 것을 용이하게 하지는 않는다.
각 자기 메모리 셀 이외에 트랜지스터(그 자체로 세 개의 전기적 연결을 요구하는)를 포함하는 것은 요구되는 면적 때문에 제한인자를 구성하고, 그에 따라 초 고밀도에 이르는 것을 방해한다.
또한 CMOS 기술을 사용하여 다이오드 기능을 구현하는 것보다는 그 자체로 자기 구성요소 내에서 다이오드 기능을 집적하려는 시도로 자기 터널 접합에 직렬로 금속-절연체-금속-절연체-금속(metal - insulation - metal - insulation - metal, 또는 MIMIM)으로 불려지는 이중 터널 접합을 삽입하는 것에 의존하는 또 다른 해결책이 제안되어 왔다.
그러한 작업은 Appl. Phys. Lett. 79, 4231 (2001)에 발표된 Tiusan 등의 논문에 의해 시사되었고, 여기에는, 그러한 이중 터널 접합과 같은 다양한 구성들로 다이오드의 신호에 비교되는 응답인 인가된 전압의 신호에 대해 매우 비대칭적인 전기적 응답을 제공할 수 있다는 것이 설명되어 있다. 따라서 이중 터널 접합 성분 및 유사한 방식으로 작동하는 성분들은 터널 다이오드들로 불려진다.
위에서 더 설명된 두 가지 해결책들과는 다르게, 그러한 해결책은 반도체들, 금속들, 및 산화물들과 관련된 이점을 가지며, 따라서 더 쉽게 구현할 수 있다. 트랜지스터와 같은 세 개의 전기적 접합을 갖는 구성요소를 삽입하는 것을 회피함으 로써 각각의 개별 메모리 셀에 의해 점유되는 면적을 감소시켜 고밀도의 집적화를 달성하는 것을 또한 가능하게 한다. 그러한 해결책은 특허 문헌 US 2005/0083760 A1에서의 어떤 구성에서 설명되어 있다.
앞서의 해결책의 한가지 변형은 두 개의 상이한 재료들로 구성된 터널 장벽, 즉 희망하는 비대칭(다이오드 기능)을 또한 제공할 수 있는 금속-절연체1-절연체2-금속 구조를 만드는 것에 있다.
그럼에도 불구하고, 터널 접합을 집적하는 적층(stack)은 매우 복잡하게 남아 있다(직렬의 두 개 또는 세 개의 터널 접합을 가짐). 더구나, MIMIM 다이오드와 자기 터널 접합 사이의 중간층의 전압은 플로팅이고 인가된 전압에 대해 접합들의 세트의 비선형 응답 때문에 제어가 어렵다.
결국, 직렬 연결된 복수의 터널 접합의 전기 저항은 필수적으로 높고, 그에 따라 사용될 수 있는 전류를 제한하며, 특정 기술적 해결책들을 구현하는 것을 더욱 어렵게 하는 데, 그러한 특정 기술적 해결책들은 예를 들면,
어드레싱된 터널 접합의 자유 자기층이, 바람직하게는 항자성장(coercitive field)(자화가 역전되는 것을 가능하게 하는 자기장)을 감소시키기 위해, 터널 접합을 통해 주입되는 전류에 의해 가열되는 열지원형 쓰기(thermally-assisted writing). 그러한 해결책 및 그의 이점은 특허 문헌 US 2005/0002228 A1에 설명되어 있으며;
분극 전류(polarized current)를 주입함으로써 쓰기, 여기서 스핀분극 전류(spin-polarized current)는 강자성 전극(ferromagnetic electrode)으로부터 주 입되고, 그러한 강자성 전극은 그의 자화의 역전을 발생시키거나 지원하기 위해 스토리지층에 대해 기준층일 수 있다. 그러한 해결책 및 그의 이점은 또한 특허 문헌 US 2005/0002228 A1에 설명되어 있다.
본 발명의 목적은 위에서 명시된 단점들을 개선하기 위한 것이고, 특히 자기 형 개별 메모리 셀들과 관련하여 트랜지스터, 다이오드, 터널 다이오드를 구현하는 것의 단점들을 회피하기 위한 것이다.
본 발명의 다른 목적은 메모리 셀의 크기를 감소시키며 그러한 메모리 셀이 2차원 또는 3차원 아키텍쳐에서 용이하게 구현되도록 하게 하는 점에서 최선의 가능성을 제공하는 것이다.
이러한 목적들은 자기저항성 터널 접합을 포함하는 자기 소자에 의해 달성되며, 상기 자기 소자는:
. 고정된(fixed) 방향으로 자화(magnetization)를 갖는 기준 자기층;
. 가변되는 방향으로 자화를 갖는 스토리지 자기층; 및
. 본질적으로 반도체이거나 전기적으로 절연하며 상기 스토리지 자기층으로부터 상기 기준 자기층을 분리하는 터널 장벽으로서 작용하는 중간층을 포함하며,
상기 중간층의 전위 프로파일(potential profile)이, 인가된 전압의 함수로 비대칭적인 전류 응답을 생성하기 위해 상기 중간층의 두께에 교차하여 비대칭인 것을 특징으로 한다.
본 발명의 소자는 플레인들(planes)을 한정하는 상호 평행인 층들로 구성된다. 따라서 "상기 중간층의 두께" 라는 용어는 그러한 플레인들에 직교하는 선의 크기를 나타낸다.
제1 가능 실시예에서, 터널 장벽으로 작용하는 상기 중간층은, 그의 두께에, 상기 스토리지 자기층으로부터 제1 거리 및 상기 기준 자기층으로부터 제2 거리에서, 국부화되고(localized) 상기 터널 장벽 내에서 비대칭인 전위웰(potential well)을 생성하기 위해 상기 중간층의 잔부(remainder)(131, 132)를 구성하는 물질(들) 이외의 금속성 또는 반도체 물질의 초박층(very thin layer)을 포함한다.
상기 초박층은 원자들의 하나 또는 두 개의 플레인의 두께를 제공하거나, 심지어 원자들의 플레인의 일부를 구성하는 두께를 제공할 수 있다.
상기 제2 거리는 상기 제1 거리의 값과는 상이한 값을 제공할 수 있다.
본 발명의 특정 특성에 따라, 상기 중간층의 잔부는 상기 초박층의 양측 상에 상이한 절연 또는 반도체 물질을 포함한다.
예로서, 상기 중간층은 알루미나를 포함할 수 있다.
그러한 환경하에서, 바람직하게는, 상기 초박층은 알루미늄, 금, 은, 실리콘, 및 게르마늄으로부터 선택된 물질로 구성될 수 있다.
상기 중간층은 또한 산화 마그네슘을 포함할 수 있다.
그러한 환경하에서, 예를 들어, 상기 초박층은 크롬, 루테늄, 탄탈륨, 금, 은, 실리콘, 및 게르마늄으로부터 선택된 물질로 구성될 수 있다.
또 다른 가능한 실시예에서, 터널 장벽으로 작용하는 상기 중간층은, 상기 스토리지 자기층으로부터 제1 거리 및 상기 기준 자기층으로부터 제2 거리에서 그의 두께 내에 도핑된 영역을 포함하며, 여기서 상기 제2 거리는 상기 제1 거리의 값과 상이한 값을 제공하고, 상기 도핑된 영역은 상기 도핑된 영역에 국부화되고 상기 터널 장벽 내에서 비대칭인 전위웰을 생성하기 위해, 상기 중간층의 잔부를 구성하는 물질 이외의 물질을 삽입함으로써 도핑된다.
그러한 환경하에서, 특정 실시예에서, 상기 제1 및 제2 거리 중의 하나는 상기 도핑된 영역이 상기 기준 자기층과 상기 중간층 및 상기 스토리지 자기층과 상기 중간층의 두 개의 외부 인터페이스들 중의 하나와 접촉하도록 영(zero)이다.
예로서, 상기 터널 장벽으로 작용하는 상기 중간층은 2nm 내지 3nm 범위의 두께를 제공하고, 상기 도핑된 영역은 0.5nm 내지 1nm 범위의 두께를 제공한다.
바람직하게는, 상기 중간층은 알루미나 또는 산화 마그네슘으로 구성되고, 상기 도핑된 영역은 알루미늄, 금, 은, 크롬, 루테늄, 탄탈륨, 및 실리콘을 포함하는 물질들 중의 적어도 하나를 포함하는 금속성 또는 반도체 도핑 구성요소들을 포함한다.
또 다른 가능한 실시예에서, 터널 장벽으로 작용하는 상기 중간층은 적어도 제1 절연 또는 반도체 물질의 제1 층의 스택(stack)을 포함하고 제1 두께를 제공하며, 상기 제1 물질과는 상이한 제2 절연 또는 반도체 물질의 적어도 하나의 제2 층의 스택을 포함하고 제2 두께를 제공한다.
그러한 환경하에서, 특정 실시예에서, 상기 제2 두께는 상기 제1 두께의 값과는 상이한 값을 제공할 수 있다.
본 발명의 바람직한 특징에 따르면, 터널 장벽으로 서빙하는 상기 중간층은 1nm 내지 3nm 범위의 두께를 제공한다.
본 발명은 또한 비트라인들 및 워드라인들의 세트에 의해 어드레싱 가능한 메모리 셀들의 어레이를 포함하는 메모리를 제공하며, 상기 메모리는, 각 메모리 셀이 상기 유형의 자기 소자를 포함하며, 각 자기 소자는 어떠한 부가적 스위치 성분의 개재없이 하나의 비트라인 및 하나의 워드라인에 연결된다는 것에 특징이 있다.
본 발명의 메모리는, 2차원 아키텍쳐로 분포된 N*N 메모리 셀들을 포함할 수 있으며, 여기서 N은 정수이며, 각 비트라인은 N 개의 메모리 셀들을 서빙하고, 각 워드라인은 N 개의 메모리 셀들을 서빙한다.
또 다른 실시예에서, 상기 메모리는 각각의 N*N 메모리 셀들, 셀들 각각은 하나의 비트라인 및 하나의 워드라인에 연결되며, P 개의 충첩된 층들의 세트를 포함하는 3차원 아키텍쳐를 제공하고, 여기서 P 및 N은 정수들이고, 외부층들의 메모리 셀들 이외의 메모리 셀들을 서빙하는 각 비트라인 및 각 워드라인은 두 개의 상이한 인접 층들에 속하는 메모리 셀들과 연관된다.
또 다른 실시예에서, 상기 메모리는 N*N 개의 메모리 셀들의 P 개의 중첩된 층들의 스택을 포함하는 3차원 아키텍쳐를 제공하며, 각 층의 메모리 셀들은 2차원 아키텍쳐로 배치되며, P 및 N은 정수들이고, 하나의 2차원 아키텍쳐 층 내에서 각 비트라인은 N 개의 메모리 셀들을 서빙하고 각 워드라인은 N 개의 메모리 셀들을 서빙하며, 절연 분리층은 P 개의 중첩된 층들의 스택에서 주기적 방식으로 두 개의 연속적인 2차원 아키텍쳐 층들 간에 개재된다.
본 발명의 다른 특징들 및 이점들은 첨부된 도면들을 참조하여 예들로서 제공되는 다음의 특정 실시예들의 설명으로부터 나타난다.
도 1은 종래의 MRAM의 단일 메모리 셀의 개략도이다.
도 2 및 3은 다이오드와 관련된 종래의 자기 터널 접합의 읽기 및 쓰기 기능들 각각을 보여주는 다이어그램들이다.
도 4 및 도 5는 트랜지스터와 관련된 종래의 자기 터널 접합의 읽기 쓰기 기능들 각각을 보여주는 다이어그램들이다.
도 6 및 도 7은 본 발명의 터널 접합 메모리 셀의 제1 실시예의 두 가지 변형 실시예들의 개략적인 단면도들이다.
도 8 및 도 9는 인가된 전압 방향의 함수로, 도 6 또는 도 7의 터널 접합의 중간층 내에서 전자들에 의해 보여지는 전위를 나타내는 다이어그램들이다.
도 10 및 도 11은 본 발명의 터널 접합 메모리 셀의 제2 실시예의 두 가지 변형 실시예들을 보여주는 개략적인 단면도들이다.
도 12는 본 발명의 터널 접합 메모리 셀의 제3 실시예의 개략적 단면도이다.
도 13은 본 발명의 터널 접합 메모리 셀의 읽기 기능을 보여주는 다이어그램이다.
도 14 내지 16은 세 가지 가능한 변형 실시예들에서, 열지원형 쓰기 프로세스를 구현하는 메모리 셀의 특정 환경에 대해, 본 발명의 터널 접합 메모리의 쓰기 기능을 보여주는 다이어그램들이다.
도 17 및 18은 본 발명을 구현하는 2차원 메모리의 개략적인 단면 및 투시도이다.
도 19 및 20은 본 발명을 구현하는 3차원 메모리들의 두 가지 예들의 개략적인 단면도들이다.
본 발명의 자기 소자는 고정된 방향으로 자화된 기준 자기층(120)과 방향에서 가변되는 자화를 제공하는 스토리지 자기층(110)을 필수적으로 포함하며, 스토리지 자기층(120)으로부터 기준 자기층(120)을 분리하는 본질적으로 반도체이거나 전기적으로 절연하는 터널 장벽으로서 서빙하는 중간층(130)을 갖는 자기저항성 터널 접합(100)(도 6, 8 및 10 내지 12)을 포함한다.
본 발명에 따라, 터널 장벽으로 작용하는 중간층(130)은 전압이 인가되는 방향에 대해 비대칭적인 전류 응답을 생성하기 위해 상기 층(130)의 두께에 교차하는 전위 프로파일에서 비대칭을 제공한다.
이러한 방법으로, 선택된 워드라인 및 비트라인의 교차점에서 어드레싱된 메모리 셀은 다른 메모리 셀들을 통해 흐르는 원하지 않는 전류에서의 큰 감소에 의해 그 자체로 선택된다.
전압에 대한 전류의 비대칭적 응답은 다양한 실시예들을 사용하여 얻어질 수 있으며, 그러한 실시예들은 서로간에 조합될 수 있으며, 터널 장벽으로 작용하는 중간층(130)의 두께에 교차하여 비대칭적 전위 프로파일을 얻는 것으로 모두 특징지어질 수 있고, 중간층(130)은 그 자체로 층들의 세트로 구성될 수 있다.
제1 가능 실시예에서, 이러한 중간층(130)의 두께에 교차하는 전위 프로파일의 비대칭은 터널 장벽으로 작용하는 중간층(130) 내에 초박층을 삽입함에 의해 얻어지며, 초박층은 중간층의 잔부를 구성하는 물질(들) 이외의 금속성 또는 반도체 물질로 구성되며, 이러한 삽입은 준 2차원적(quasi-two-dimensional)이거나 어떤 점(point)을 점유하는 터널 장벽 내에서 국부화된 전위웰을 생성하는 방법으로 수행된다.
예를 들어, 이러한 초박층은 상기 다른 물질의 원자들의 하나 내지 두 개의 플레인(plane)(도 6에서의 층(133)) 또는 사실상 상기 다른 물질의 원자들의 플레인의 부분, 심지어 작은 부분(도 7에서의 층(134))을 구성할 수 있다.
초박 삽입형성층(very thin insert-forming layer)(133, 134)은 바람직하게는 중간층(130)의 두께에서 비대칭적으로, 즉 상기 중간층(130) 내에서 초박층(133, 134)이 상기 중간층(130)의 두 개의 외부 인터페이스들 중의 하나에 더 가까운 방법으로, 배치될 수 있다. 따라서, 예로서, 도 6 및 7은 초박층(133, 134)과 스토리지 자기층(110) 사이에 놓인 중간층(130)의 일부(131)의 두께(e1)가 초박층(133, 134)과 기준 자기층(120) 사이에 놓인 중간층(130)의 일부(132)의 두께(e2)보다 더 크다는 것을 보여준다.
도 8 및 9는 상기 중간층(130)의 터미널들에 인가된 전압 방향의 함수로 중간층(130)을 통해 지나갈 시 전자들에 의해 보여지는 에너지를 나타내는 다이어그램들이다.
양 전압 V가 스토리지층(레벨 52)과 기준층(레벨 53) 사이에 인가될 때, 전자들에 의해 보여지는 전위(50)는 스토리지층(52)과 기준층(53) 각각과 중간층의 인터페이스들로부터 거리 e1 및 e2에서 중간층(130)에 놓인 삽입부(133, 134)에 전위웰(51)을 제공한다. 도 8은 터널 장벽의 높이(h)를 보여준다. 삽입부(133, 134)와 관련된 전위웰(51)은 중간층(130)을 통해 지나가는 전자들에 의해 보여지는 바와 같이 장벽의 폭이 효과적으로 감소되도록 할 수 있다.
대조적으로, 음전압 V가 스토리지층(레벨 63) 및 기준층(레벨 62) 사이에 인가될 때, 전자들에 의해 보여지는 전위(60)는, 중간층(130)에 놓인 삽입부(133, 134)에 전위웰(61)을 여전히 제공하지만, 이러한 전위웰(61)은 전자들에 대해 매우 적은 영향을 미치며, 더 낮은 전기 전도성을 초래한다.
초박층(133, 134)의 각 측 상에 놓인 중간층(130)의 부분들(131, 132)은 상이한 절연 또는 반도체 물질들로 구성될 수 있다.
도 10 및 11에서 보여지는 하나의 가능한 실시예에서, 터널 장벽으로 작용하는 중간층(130)의 두께에 교차하는 전위 프로파일의 비대칭은 상기 층(130) 내에 스토리지 자기층(110)으로부터의 거리 e1 및 기준 자기층(120)으로부터의 거리 e2(e1과는 상이한)에서 도핑된 영역들을 생성함으로써 달성된다. 그러한 영역은 중간층(130)의 잔부를 구성하는 것과는 상이한 물질을 삽입함으로써 도핑되고, 상기 도핑은 국부화되고 터널 장벽 내에서 비대칭적인 전위웰을 도핑된 영역 내에 생성하기 위해 구현된다.
따라서 도핑된 영역(135)은, 도핑된 영역 내에서 전위의 국부적 변경을 야기하는 중간층의 다른 부분들(131, 132)을 구성하는 물질과는 다른 물질을 삽입함으로써 매우 낮은 전도성의 중간층(130) 내에 삽입된다(도 10).
도핑된 영역(135)은 중간층(130)의 두께 내에 비대칭적으로 위치하며, 즉 그 중간에는 놓여지지 않으며, 중간층의 두 개의 외부 인터페이스들 중의 하나에 더 가깝다. 따라서, 도 10의 예에서, 도핑된 영역(135)은 스토리지 자기층(110)보다 기준 자기층(120)에 더 가깝다.
거리들(e1 및 e2) 중의 하나는, 도핑된 영역이 중간층(130)의 두 개의 외부 인터페이스들 중의 하나와 접촉하도록, 심지어 영(zero)일 수 있다. 예로서, 도 11은 기준 자기층(120)과 중간층(130)의 외부 인터페이스 상에 직접적으로 위치한 도핑된 층(136)을 보여준다.
도 12에 보여지는 바와 같은 제3의 가능 실시예에서, 터널 장벽으로 작용하는 중간층(130)의 두께에 교차하는 전위 프로파일의 비대칭은, 두께 e1을 제공하는 제1 절연 또는 반도체 물질의 적어도 하나의 제1 층(131), 및 제1 물질과는 상이하고, 바람직하게는 두께 e1과 상이한 두께 e2를 제공하고, 그에 따라 비대칭인 중간층(130) 내에 전위 프로파일을 형성하는 제2 절연 또는 반도체 물질의 적어도 하나의 제2 층(137)의 스택으로 상기 중간층(130)을 구성함으로써 달성된다.
본 발명의 자기 터널 접합은 바람직하게는 음극 스퍼터링(cathode sputtering) 또는 분자 빔 에피택시(molecular beam epitaxy)와 같은 증착 공정에 의해 만들어질 수 있다.
스토리지 및 기준 자기층들(110 및 120)은 당해 기술 분야에서 숙련된 자에게 잘 알려져 있는 기술들을 사용하여 만들어질 수 있다. 따라서, 예를 들면, 기준 자기층(120)은, 평면 자화(planar magnetization)가 요구될 때 반강자성체층(antiferromagnetic layer), 예를 들면, IrMn, 및 강자성체층(ferromagnetic layer), 예를 들면 CoFe 합금을 포함하거나, 또는 직교 자화(perpendicular megnetization)가 요구될 때, FePt 합금을 포함하는 스택으로 구성될 수 있다. 반강자성체층의 차단 온도를 이루는 온도 이상에 대해 외부 자기장하에서 어닐링함으로써, 강자성체층과 반강자성체층 사이에서의 교환장(exchange field)을 유도하는 것이 가능하다. 평면 자화를 위해, 스토리지층(110)은 예를 들어 FeNi 합금으로 구성되고, 반면에 직교 자화를 위해, 스토리지층(110)은 FePt와 같은 합금으로부터, 또는 다중층 플래티늄/코발트 구조체의 형태로 만들어진다.
중간 장벽(130)을 구성하는 물질은, 바람직하게는, 예를 들어, 산화 알루미늄(알루미나 Al2O3), 및 산화 마그네슘(MgO)으로부터 선택된다. 중간층(130)의 두께는 바람직하게는 1nm 내지 3nm의 범위에 있도록 선택된다. 산화 알루미늄의 층은 예를 들면, 산소를 포함하는 플라즈마를 사용하여, 산화 단계에 선행하여, 요구되는 두께를 갖는 금속 알루미늄의 층을 증착함으로써 얻어질 수 있다. MgO 층은, 산화 마그네슘의 공급을 증발시킴으로써, 예를 들어 전자 빔에 의해, 또는 마찬가지로 산화 마그네슘 타겟을 사용하여 음극 스퍼터링에 의해 직접적으로 얻어질 수 있 다.
도 6 및 7에서 보여지는 실시예에서, 삽입(133, 134)을 구성하는 물질은 바람직하게는, 예를 들어, 알루미늄, 금, 은, 실리콘, 및 게르마늄과 같은 금속들 또는 반도체들로부터 알루미나 중간층(130)을 위해 선택된다. 알루미늄을 사용하는 특정 환경에서, 특정 제조 기법은, 중간층(130)의 상부(131) 및 그 후 알루미늄의 제2 층의 비산화된 부분(non-oxidized fraction)에 의해 구성되는 삽입부(133, 134)를 구성하기 위해 단지 부분적으로 산화를 갖는 알루미늄의 제2 층의 증착에 선행하여, 중간층의 하부를 구성하기 위해, 산화에 선행하여, 알루미늄의 제1 층을 증착하는 것에 있다. 알루미늄 이외의 물질의 일반적인 환경에서, 삽입부(133, 134)를 포함하는 중간층(130)은, 단지 장벽형성 물질(barrier-forming material)의 제1 층(132)을 증착하고, 삽입부(133, 134)를 증착하고, 그런 다음 장벽형성 물질의 제2 층을 증착함으로써 만들어진다.
중간층(130)이 산화 마그네슘으로 구성될 때, 삽입부(133, 134)를 구성하는 물질은 바람직하게는, 예를 들면, 크롬, 루테늄, 탄탈륨, 금 또는 은, 실리콘, 및 게르마늄과 같은 금속 또는 반도체로부터 선택될 수 있다.
특정 실시예에서, 삽입부(133, 134)의 각 측 상의 두 개의 층들(131, 132)은, 상이한 높이의 장벽들을 제공하는 물질들을 선택함으로써, 그에 따라, 중간층(130)을 구성할 때 상기 층(133, 134)의 각 측 상에 두 개의 층들(131, 132)의 두께들(e1 및 e2)을 선택하는 것에 부가하거나 대신에 중간층의 전도 비대칭에 대해 다음 단계의 제어를 제공함으로써 중간층(130)의 특성들을 최적화하기 위해 상이한 물질들로 구성될 수 있다.
도 10 및 11에서 보여진 실시예에서, 저 전도성의 중간층(130) 내에서 도핑된 영역(135, 136)은 바람직하게는 도핑 성분(더 작은 부분으로서)과 함께 상기 중간층(130)(주 부분으로서)을 구성하는 물질(들)의 동시증착(codeposition)에 의해 수행된다. 예로서, 저 전도성의 중간층(130)을 구성하는 물질들은 알루미늄 또는 산화 마그네슘일 수 있으며, 도핑 구성요소들은 알루미늄, 금, 은, 크롬, 루테늄, 탄탈륨, 또는 실리콘과 같은 금속들 또는 반도체들일 수 있다. 저 전도성의 중간층(130)의 두께는 바람직하게는 2nm 내지 3nm 범위에 있고, 바람직하게는 0.5nm 내지 1nm 범위에 있는 도핑된 영역의 두께를 갖는다.
도 12에 보여진 실시예에서, 저 전도성 중간층(130)은, 저 전도성 중간층(130)의 두께에 교차하여 비대칭적인 전위 프로파일을 생성하기 위해 가능한 상이한 두께들(e1, e2)로써, 절연 또는 도전성이 좋지 못한 물질들(절연물질 1, 절연물질 2)의 두 가지 층들(131, 137)을 적층함으로써 만들어질 수 있다. 예로서, 두 층들(131, 137)을 형성하기 위해 사용된 물질은 산화 마그네슘, 실리카, 알루미나, 및 산화 티타늄으로부터 선택될 수 있다.
본 발명의 맥락에서, 정보의 쓰기 및 읽기는 당해 기술 분야에서 숙련된 자에게 알려져 있고 잘 확립된 프로세스들에 의존할 수 있다. 비트라인(106) 및 워드라인(108)(도 13 참조)은, 바람직하게는, 예를 들어 구리로 구성된다.
예를 들어, 읽기는, 기준층(120) 및 스토리지층(110)의 역평행(antiparallel) 자화들에 비해 비교적 높고, 기준층(120)과 스토리지층(110)의 평행 자화들에 비해 비교적 낮은 자기 터널 접합(130)의 전기적 저항의 레벨을 결정함으로써, 수행될 수 있다. 이러한 목적을 위해, 선택된 접합(130)을 어드레싱하는 워드라인(108) 및 비트라인(106) 간에 전위차(potential difference)가 인가되며, 도 13에서 파선(205)으로 표시된 전류가 측정된다.
스토리지층(110)의 평면 자화를 위해, 예를 들어, 쓰기는, 해당 메모리 셀(100)을 어드레싱하는 워드라인(108) 및 비트라인(106)으로 전류 펄스들의 동시적 주입으로써 생성되는 자기장들을 조합함에 의해, 수행될 수 있다.
이러한 방식으로 생성되는 두 개의 자기장들의 벡터 합은 스토리지층(110)의 항자성장(coercitive field)보다 더 크도록 선택되며, 반면에 아이솔레이션(isolation)에서 고려되는 두 개의 자기장들 각각은 스토리지층(110)의 항자성장보다 더 작다.
직교 자화를 갖는 스토리지층(110)으로써, 쓰기는, 예를 들어, 해당 메모리 셀(100)에 인접한 워드라인들(108) 및 비트라인들(106)의 몇몇 또는 모두에 전류 펄스들을 동시적으로 인가함으로써, 수행될 수 있다. 이러한 방식으로 생성되는 두 개 내지 네 개의 자기장들의 벡터 합은 스토리지층(110)의 항자성장보다 더 크도록 선택되며, 반면에 아이솔레이션에서 고려되는 두 개의 자기장들 각각은 스토리지층(110)의 항자성장보다 더 작다. 그럼에도 불구하고, 두 개의 라인들 이상이 원하는 자기장을 생성하기 위해 사용될 때, 생성되는 두 개의 자기장들의 결합은 또한 스토리지층(110)의 항자성장보다 더 작은 합을 생성해야 한다는 것이 주시되어져야 한다.
본 발명의 추가 이점들은 열지원형 쓰기 또는 분극 전류 주입에 의한 쓰기와 같은 쓰기 프로세스들과 결부되어 얻어질 수 있다. 본 발명들은 본질적으로 그러한 두 개의 프로세스들 중의 어느 하나를 구현하는 것을 더 쉽게 하는 이점을 제공한다.
상기한 바와 같이, 특허 문헌 US 2005/002228 A1은, MRAM의 맥락에서 어드레싱된 터널 접합의 자유 자기층이 바람직하게는 그의 항자성장을 감소시키기 위해 터널 접합을 통해 주입된 전기적 전류에 의해 가열되는 열지원형 쓰기 프로세스(TAS)를 설명한다.
본 발명의 메모리 셀들은 바람직하게는 그러한 TAS 프로세스로써 구현될 수 있다.
도 14 내지 16은, 비트라인들(106) 및 워드라인들(108), 열지원형 쓰기 프로세스(도 14 및 도 15)가 구현되는 것 또는 스토리지층으로 스핀분극(spin-polarized) 전류를 주입함에 의한 쓰기 프로세스(도 16)가 구현되는 것과 관련된 본 발명의 메모리 셀들(100)의 예들을 보여준다.
요컨대, 메모리 포인트를 쓰기 위해, 메모리 셀(100), 또는 적어도 스토리지층(110)은 메모리 셀(100)을 통해 펄스를 보냄으로써 스토리지층의 차단 온도보다는 높으나 기준층(120)의 차단 온도보다는 낮게 가열된다. 이러한 단계의 목적은, 그 후, 적절하게 위치한 라인들(자화들이 층들의 플레인들에 대해 직교(도 14)하는 지 또는 평행(도 15)하는지에 의존하여)을 따라 전류를 통과시킴으로써 자기장을 인가함에 의해, 또는 특허 문헌 US 2002/0105823 A1에 설명된 방법을 사용하여 전류를 주입함(도 16)에 의해, 수행되는 적절한 쓰기 동작을 촉진하기 위함이다. 차단 온도들은, 자화가 인가된 해당 자기장 하에서 역전되는 것을 가능하게 하기 위해 도달될 온도들에 상응한다.
그럼에도 불구하고, 종래의 소자들에서, 자기층의 상대적 배향(orientation)을 변경하는 것이 요구되는 메모리 셀(100)이 사실상 선택되었다는 것을 보장하기 위해, 그러한 동작이, 예를 들어, 메모리 셀 별 또는 접합들의 그룹 별 하나의 트랜지스터(반도체 기술에 기초한)를 사용하는 것을 필요하게 한다. 그러한 구성에서, 메모리 셀에 대한 각각의 쓰기는 그의 관련 트랜지스터가 전압을 인가함으로써 ON 상태로 전환되는 것을 요하고, 그에 따라 에너지를 소모하며, 한편 다른 메모리 셀들과 연관된 메모리 셀들은 OFF 상태로 남아 있다.
본 발명은, 접합 그 자체에 대해 본질적인 다이오드 효과에 의해 이러한 트랜지스터를 생략하는 것을 가능하게 하는 데, 왜냐하면 전류는 단지 기준층(120)으로부터 스토리지층(110) 방향으로 흐를 수 있으므로(전자들은 단지 스토리지층(110)으로부터 기준층(120) 방향으로 흐를 수 있으므로), 인접 셀들을 통한 간섭하는 평행 경로들(읽기 및 쓰기에서의 전기적 경로 및 TAS 프로세스를 사용할 때 쓰기에서의 열 경로들)의 문제, 및 당해 기술 분야에서 숙련된 자에게 잘 알려진 문제가 완전히 제거된다. 증가된 선택성을 제공하는 것에 더하여, 본 발명은 또한, 손실들이 대폭 감소되므로, 사용된 전류 밀도 면에서 실질적인 절약을 제공한다.
도 14는 직교 자화를 갖는 메모리 셀들(100)에 관련된다. 도 14에서, 화살표 F는 비트라인들(106) 및 워드라인들(108)에서 전류 흐름 방향을 나타낸다. 간단한 예로서, 도 14는 라인 B1, 라인 B2, 라인 B3으로 참조되는 세 개의 비트라인들(106), 및 라인 W1, 라인 W2, 라인 W3으로 참조되는 세 개의 워드라인들(108)을 보여준다. 화살표를 갖는 루프들(206, 208)은 비트라인들(106) 및 워드라인들(108) 각각에서 흐르는 전류에 의해 생성된 자기장들의 방향을 나타낸다. 화살표(201)는 어드레싱되는 셀에서의 결과적인 자기장을 나타낸다.
쓰기 동작은 스토리지층에 대해 국부 자기장을 인가함으로써 수행될 수 있다. 예로서, 만약 어드레싱될 셀(100)이 라인 B2와 라인 W2 간의 교차점에 위치한다면, 어드레싱될 접합의 어느 한 측에 위치한 두 개의 도전체 라인들 B1 및 B3은 셀들의 배열의 플레인에 대해 직교하는 두 개의 자기장들을 생성하기 위해 반대 방향의 전류들이 공급된다. 네 개의 자기장들이 모두 스토리지층에서 동일한 방향으로 향하고 그에 대해 직교하는 방향으로 향하도록 도전체 라인들 W1 및 W3 상에서 동일한 동작이 수행될 수 있다.
도 15에서, 화살표들(F)은 직교하고 "위로 향한(upwards)" 방향인 자기장(201)(여기서 반대 방향으로 통과하는 전류는 "아래로 향한(downwards)" 방향으로 자기장이 생성되도록 야기할 것이다.)을 인가하기 위해 도전체 라인들 B1, B3, W1, 및 W3에 전류들이 인가되는 방향을 나타낸다. 개별적으로 취해진 각 자기장은 스토리지층의 역전장(reversal field)보다 작고, 따라서 인접 자기 터널 접합들의 시기적절하지 못한 역전을 방지한다. 또한, 각 개별 자기장은 총 자기장의 단지 1/4이고, 그것을 생성하기 위해 필요한 각 라인에서 전류 "i"가 만약 단지 하나의 라인이 사용되었다면 필요하지 않을 전류 "I"에 대해 상대적으로 4로 나눠진다. 전력 소모면에서 : Ptotal = 4*Ri2 = 4*R(I/4)2 = RI2/4이고, 따라서 전력 절약은 4의 팩터에 의해 나눠진다(R은 도전체 라인의 전기 저항을 나타냄).
평면 자화를 갖는 메모리 셀들에 대해, 쓰기 동작은 도 15에서 보여지는 바와 같이, 스토리지층에서 화살표(202)에 의해 나타내어진 국부 자기장을 인가함으로써, 수행될 수 있다. 도 15에서 메모리 셀들은 도 14의 메모리 셀들과 동일한 방식의 기하학적 플레인으로 배열될 수 있다.
그럼에도 불구하고, 간략화의 목적으로, 도 15는 비트라인 B2와 워드라인 W2 간의 교차점에 위치한 단지 하나의 셀(100)을 보여준다. 역전(reversing)을 위한 자화가 층들의 플레인에 놓여질 때, 국부 자기장을 생성하기 위한 전류는 라인들 B2 및 W2를 따라 지나간다. 도 15에서, 라인 W2를 따라 통과하는 전류(2)는 파선(203)으로 표현된다.
도 16에서, 쓰기 동작은 스토리지층의 자화 프로세스에서의 이동을 초래하는 전류를 주입함으로써 수행된다. 특허 문헌 US 2002/0105823 A1에 설명된 바와 같은 방법을 사용하기 위해, 스토리지층(110)의 자화에 직교하는 자화를 갖는 전자 편광기(electron polarizer)로서 작용하는 자기 소자(140)를 삽입하는 것이 필요하다. 이러한 편광기(140)의 자화 방향은 상기 편광기에 의해 구성되는 박층(thin layer)의 플레인에 직교하거나, 다른 평면일 수 있으며, 그 경우에 그것이 스토리지층의 자화에 직교하는(또는 직각에 가까운 각을 제공하는) 자화의 방향을 갖는다. 편광기(140)는 특허 문헌 US 2002/0105823 A1에 설명된 바와 같이 상부 구리 라인과 스토리지층 사이에 배치된다. 또한, 편광기(140)와 스토리지층(100) 사이에 분리층(separator layer)(150)을 삽입하는 것이 필요하다. 이러한 분리층(150)은 비자성 금속(또는 복수의 금속들)에 의해, 그렇지 않으면 절연층에 의해 구성될 수 있다. 전류 I는, 직교 편광기(140)로부터 스토리지층(110)으로 주입되는 전자들에 상응하는 라인 W2로부터 라인 B2로(파선(204)) 메모리 셀을 통해 지나간다. 따라서 이러한 구성은 사실상 본 발명의 메모리 셀들과 호환될 수 있다.
당연히, 도 15 및 16의 실시예들을 조합하는 것이 또한 가능하다.
도 17 내지 20을 참조하여, 본 발명 때문에 단위 면적당 개선된 메모리 셀 밀도를 제공하는 2차원 또는 3차원 메모리들에 대한 본 발명의 자기 소자들(100)의 적용들에 관한 설명이 뒤따른다.
도 17은 본 발명에 따라 만들어진 N*N 메모리 구성요소들(100)을 포함하는 메모리에 대한 2차원 아키텍쳐의 단면도이며, 여기서 N은 정수이다.
따라서 비트라인(106)은 N 개의 메모리 구성요소들(100)을 서빙한다. 각 워드라인(108)은 또한 N 개의 메모리 구성요소들(100)에 대한 연결을 제공한다.
도 18은 그러한 2차원 아키텍쳐를, 예로서 그리고 간략화된 형태로서 보여주는 개략적인 투시도이며, 숫자 N은 비트라인들 B1, B2, B3에 대해 그리고 워드라인들 W1, W2, W3에 대해 세 개로 감소되어 있다.
메모리 구성요소 상에 기록된 정보를 읽기 위해, 전위차가 읽기를 위한 메모 리 구성요소에서 교차하는 비트라인과 워드라인 사이에 인가된다.
그리하여, 도 18의 예에서, 전위차는 라인들 B2 및 W2 사이에 인가되고 읽기 전류 It는 저장된 정보의 값("0" 또는 "1")을 결정하기 위해 읽혀진다.
메모리 포인트에서 읽기 정보는 기준층으로서 그리고 스토리지층으로서 사용된 강자성체층들에서 자화들의 상대적 배향들에 의존한다.
평면 자화로써, 당해 기술 분야에서 숙련된 자에게 잘 알려져 있고 도 2 내지 5를 참조하여 위에서 설명된 종래의 방법을 사용하는 것이 가능하다.
직교 자화로써, 해당 메모리 셀에 연결되는 것들에 인접하는 워드라인들 및 비트라인들(도 18에서 라인들 B1, B3, W1 및 W3)을 따라 지나가는 전류 펄스들(Ic)의 조합을 사용하는 것이 가능하다. 라인들 각각에서 전류 펄스에 의해 생성되는 자기장(201)은 스토리지층의 항자성장보다 더 작다. 그러나, 모든 네 개의 자기장들의 합은 더 크다. 네 개 라인들의 사용은 다른 메모리 셀에서 정보의 의도하지 않은 쓰기를 회피하는 것이 가능하다.
본 발명은 MRAM들로부터 정보를 읽는 종래의 방법들과 호환된다. 비대칭적 전기 전도는 메모리 셀 내에서의 터널 장벽과 관련되므로, 본 발명은, 그렇지 않으면 메모리 셀(또는 메모리 셀들의 그룹)에 직렬로 연결될 필요가 있는 쓰기 및 읽기에서의 원하는 선택성을 보장하기 위해 트랜지스터 또는 다른 구성요소들을 구현하는 것을 생략하는 것이 가능하도록 한다. 따라서 본 발명은 유리한 방식으로 종래의 방법들을 사용하는 것과 더 높은 스토리지 밀도들을 얻는 것을 가능하게 한 다.
상술한 바와 같이, 본 발명의 메모리 및 구현의 이러한 구조는 또한 열지원형 쓰기 또는 스토리지층 내로 스핀분극 전류를 주입함에 의한 쓰기와 호환된다. 본 발명은 더 큰 스토리지 밀도가 달성되도록 하면서도 유리한 방식으로 이러한 방법들이 구현되는 것을 가능하게 한다.
도 19는 3차원 아키텍쳐에 대한 본 발명의 적용의 예를 보여주며, 여기서 워드라인들(108) 및 비트라인들(106)은 두 개의 메모리 층들에 의해 사용되며, 그에 따라 공간을 절약하고 집적화를 용이하게 한다.
따라서, 도 19의 3차원 아키텍쳐는, 각각이 하나의 비트라인(106) 및 하나의 워드라인(108)에 각각 연결된 N*N 개의 메모리 셀들(100)을 갖는 P개의 중첩된 층들의 세트를 포함하며, 여기서 P 및 N은 정수들이다.
외부 층들의 메모리 셀들 이외에 메모리 셀들(100)을 서빙하는 각 비트라인(106) 및 각 워드라인(108)은 두 개의 상이한 인접 층들(Pi 및 Pi +1)에 속하는 메모리 셀들(100)에 관련된다.
도 20은 2차원 아키텍쳐들을 적층하고 절연 분리층들(160)을 삽입함으로써 얻어지는 3차원 아키텍쳐를 보여준다. 그러한 환경들 하에서, 워드라인들 및/또는 비트라인들은 3차원 메모리에서 메모리 셀들의 상이한 플레인들 사이에 더이상 공통되지 않는다.
더 상세하게는, 도 20의 3차원 아키텍쳐는, 각 층(Pi, Pi +1)에서의 메모리 셀 들(100)이 2차원 구성으로 배치되는 N*N 메모리 셀들(100)을 갖는 P 개의 중첩된 스택을 포함하며, 여기서 P 및 N은 정수들이다. 2차원 층들 중의 하나 내에서 각 비트라인(106)은 N 개의 메모리 셀들(100)을 서빙하고 각 워드라인(108)은 N 개의 메모리 셀들을 서빙한다. 절연 분리층(160)은 P개의 중첩된 층들의 스택에서 주기적인 방식으로 두 개의 연속적인 2차원 층들(Pi, Pi +1) 사이에 중첩된다.
이러한 기법은 밀도의 손실없이 제조기술이 간략화되는 것을 가능하게 하고, 메모리층(n) 및 절연 분리층을 만든 이후에 메모리층(n+1)을 성장시키기 이전에 재평탄화(replanarization)를 수행하는 것을 가능하게 한다. 본 발명의 일 변형에서, 절연 분리층들은 주기적으로 그러한 구조에 삽입될 수 있으나, 각 메모리층 이후는 아니다(예를 들면, j 플레인들에 격하여 한번씩, 여기서 j는 정수이다). 본 발명의 이러한 변형은, j 개의 메모리 층들보다 더 많은 것을 연속해서 적층할 때 일어날 수 있는 성장 결함들(growth defects)을 보정하고, 또는 예를 들면, 메모리 층들에 대한 측면으로의(lateral) 전기적 연결들을 만드는 것을 용이하게 하기 위해, j개의 플레인들을 포함하는 각각의 구성요소들로 메모리를 세분하고자 한다.
스토리지층들에서 자화의 배향에 의존하여, 2차원 아키텍쳐에서 위에서 쓰기 정보를 위해 설명된 방법이 사용된다. 메모리의 이러한 구조는 또한 TAS 쓰기(열지원형 쓰기) 및 CIMS(전류유도 자화반전(current-induced magnetic switching)), 즉 스핀분극 전류를 주입함에 의한 쓰기와 호환된다.

Claims (21)

  1. 자기저항성 터널 접합(100)을 포함하는 자기 소자에 있어서, 상기 자기 소자는:
    고정된 방향으로 자화를 갖는 기준 자기층(120);
    가변되는 방향으로 자화를 갖는 스토리지 자기층(110); 및
    반도체이거나 전기적으로 절연하며 상기 스토리지 자기층(110)으로부터 상기 기준 자기층(120)을 분리하는 터널 장벽으로 작용하는 중간층(130)을 포함하며,
    상기 중간층(130)의 전위 프로파일이, 인가된 전압의 함수로 비대칭인 전류 응답을 생성하기 위해 상기 층(130)의 두께에 교차하여 비대칭적인 것을 특징으로 하는 자기 소자.
  2. 청구항 1에 있어서,
    터널 장벽으로 작용하는 상기 중간층(130)은, 그의 두께에, 상기 스토리지 자기층(110)으로부터 제1 거리(e1) 및 상기 기준 자기층(120)으로부터 제2 거리(e2)에서, 국부화되고 상기 터널 장벽 내에서 비대칭적인 전위웰(potential well)을 생성하기 위해 상기 중간층의 잔부(131, 132)를 구성하는 것 또는 것들 이외의 금속성 또는 반도체 물질의 초박층(very thin layer)(133, 134)을 포함하는 것을 특징으로 하는 자기 소자.
  3. 청구항 2에 있어서,
    상기 초박층(133)은 원자들의 하나 내지 두 개의 플레인(plane)의 두께를 제공하는 것을 특징으로 하는 자기 소자.
  4. 청구항 1, 2에 있어서,
    상기 초박층(134)은 원자들의 플레인의 일부의 두께를 제공하는 것을 특징으로 하는 자기 소자.
  5. 청구항 2 내지 4 중 어느 하나에 있어서,
    상기 제2 거리(e2)는 상기 제1 거리(e1)의 값과는 상이한 값을 제공하는 것을 특징으로 하는 자기 소자.
  6. 청구항 2 내지 5 중 어느 한 항에 있어서,
    상기 중간층의 잔부(131, 132)는 상기 초박층(133, 134)의 양 측 상에 상이한 절연 또는 반도체 물질을 포함하는 것을 특징으로 하는 자기 소자.
  7. 청구항 1에 있어서,
    터널 장벽으로 작용하는 상기 중간층(130)은, 상기 스토리지 자기층(110)으 로부터 제1 거리(e1) 및 상기 기준 자기층(120)으로부터 제2 거리(e2)에서 그의 두께 내에 도핑된 영역(135, 136)을 포함하며, 여기서 상기 제2 거리는 상기 제1 거리(d1)의 값과 상이한 값을 제공하고, 상기 도핑된 영역(135, 136)은 상기 도핑된 영역에 국부화되고 상기 터널 장벽 내에서 비대칭적인 전위웰을 생성하기 위해, 상기 중간층의 잔부(131, 132)를 구성하는 물질 이외의 물질을 삽입함으로써 도핑되는 것을 특징으로 하는 자기 소자.
  8. 청구항 7에 있어서,
    상기 제1 및 제2 거리(e1, e2) 중의 하나는, 상기 도핑된 영역(136)이 상기 기준 자기층(120)과 상기 중간층(131) 및 상기 스토리지 자기층(210)과 상기 중간층(131)의 두 개의 외부 인터페이스들 중의 하나와 접촉하도록, 영인 것을 특징으로 하는 자기 소자.
  9. 청구항 1에 있어서,
    터널 장벽으로 작용하는 상기 중간층(130)은 적어도 제1 절연 또는 반도체 물질의 제1 층(131)의 스택을 포함하고 제1 두께(e1, e2)를 제공하며,
    상기 제1 물질과는 상이한 제2 절연 또는 반도체 물질의 적어도 하나의 제2 층(132)의 스택을 포함하고 제2 두께(e2)를 제공하는 것을 특징으로 하는 자기 소자.
  10. 청구항 9에 있어서,
    상기 제2 두께(e2)는 상기 제1 두께(e1)와 상이한 값을 제공하는 것을 특징으로 하는 자기 소자.
  11. 청구항 1 내지 10 중 어느 한 항에 있어서,
    상기 중간층(130)은 알루미나를 포함하는 것을 특징으로 하는 자기 소자.
  12. 청구항 2 내지 6, 및 청구항 11 중 어느 한 항에 있어서,
    상기 초박층(133, 134)은 알루미늄, 금, 은, 실리콘, 및 게르마늄으로부터 선택된 물질로 구성되는 것을 특징으로 하는 자기 소자.
  13. 청구항 1 내지 10 중 어느 한 항에 있어서,
    상기 중간층은 산화 마그네슘을 포함하는 것을 특징으로 하는 자기 소자.
  14. 청구항 2 내지 6, 및 청구항 13 중 어느 한 항에 있어서,
    상기 초박층(133, 134)은 크롬, 루테늄, 탄탈륨, 금, 은, 실리콘, 및 게르마늄으로부터 선택된 물질로 구성되는 것을 특징으로 하는 자기 소자.
  15. 청구항 1 내지 14 중 어느 한 항에 있어서,
    터널 장벽으로 작용하는 상기 중간층(130)은 1nm 내지 3nm 범위의 두께를 제공하는 것을 특징으로 하는 자기 소자.
  16. 청구항 7 또는 청구항 8에 있어서,
    터널 장벽으로서 작용하는 상기 중간층(130)은 2nm 내지 3nm 범위의 두께를 제공하며, 상기 도핑된 영역(136)은 0.5nm 내지 1nm 범위의 두께를 제공하는 것을 특징으로 하는 자기 소자.
  17. 청구항 7, 8, 및 16 중 어느 한 항에 있어서,
    상기 중간층(130)은 알루미나 또는 산화 마그네슘으로 구성되고, 상기 도핑된 영역(135, 136)은 알루미늄, 금, 은, 크롬, 루테늄, 탄탈륨, 및 실리콘을 포함하는 물질들 중의 적어도 하나를 포함하는 금속성 또는 반도체 도핑 성분들을 포함하는 것을 특징으로 하는 자기 소자.
  18. 비트라인들(106) 및 워드라인들(108)의 세트에 의해 어드레싱 가능한 메모리 셀들의 어레이를 포함하는 메모리에 있어서:
    상기 메모리는, 각 메모리 셀이 청구항 1 내지 17 중의 어느 한 항에 따른 자기 소자(100)를 포함하며, 각 자기 소자(100)는 어떠한 부가적인 스위치 성분의 개재없이 하나의 비트라인(106) 및 하나의 워드라인(108)에 연결되는 것을 특징으 로 하는 메모리.
  19. 청구항 18에 있어서,
    2차원 아키텍쳐로 분포된 N*N 메모리 셀들을 포함하며, 여기서 N은 정수이며, 각 비트라인(106)은 N 개의 메모리 셀들을 서빙(serving)하고, 각 워드라인(108)은 N 개의 메모리 셀들을 서빙하는 것을 특징으로 하는 메모리.
  20. 청구항 18에 있어서,
    각각의 N*N 메모리 셀들(100), 셀들 각각이 하나의 비트라인(106) 및 하나의 워드라인(108)에 연결되며, P 개의 충첩된 층들의 세트를 포함하는 3차원 아키텍쳐를 제공하고, 여기서 P 및 N은 정수들이고, 외부층들의 메모리 셀들 이외의 메모리 셀들(100)을 서빙하는 각 비트라인(106) 및 각 워드라인(108)은 두 개의 상이한 인접 층들(Pi, Pi +1)에 속하는 메모리 셀들(100)에 연관되는 것을 특징으로 하는 메모리.
  21. 청구항 18에 있어서,
    N*N 개의 메모리 셀들(100)의 P 개의 중첩된 층들의 스택을 포함하는 삼차원 아키텍쳐를 제공하며, 각 층(Pi, Pi +1)의 메모리 셀들(100)은 2차원 아키텍쳐로 분포되며, P 및 N은 정수들이고, 하나의 2차원 아키텍쳐 층 내에서 각 비트라인(106)은 N 개의 메모리 셀들(100)을 서빙하고 각 워드라인(108)은 N 개의 메모리 셀들(100)을 서빙하며, 절연 분리층(160)은 P 개의 중첩된 층들의 스택에서 주기적 방식으로 두 개의 연속적인 2차원 아키텍쳐 층들(Pi, Pi +1) 간에 개재되는 것을 특징으로 하는 메모리.
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