FR2892231A1 - Dispositif magnetique a jonction tunnel magnetoresistive et memoire magnetique a acces aleatoire - Google Patents

Dispositif magnetique a jonction tunnel magnetoresistive et memoire magnetique a acces aleatoire Download PDF

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Abstract

Le dispositif magnétique comprend une jonction tunnel magnétorésistive (100) qui comporte : une couche magnétique de référence (120) ayant une aimantation de direction fixe, une couche magnétique de stockage (110) ayant une aimantation de direction variable, et une couche intermédiaire (130) servant de barrière tunnel qui est essentiellement semiconductrice ou électriquement isolante et qui sépare la couche magnétique de référence (120) de la couche magnétique de stockage (110). Le profil de potentiel de la couche intermédiaire (130) est asymétrique selon l'épaisseur de cette couche (130) de manière à produire une réponse en courant asymétrique en fonction de la tension appliquée. Le dispositif est applicable aux mémoires magnétiques à accès aléatoire.

Description

La présente invention a pour objet un dispositif magnétique à 5 jonction
tunnel magnétorésistive et son application à des mémoires magnétiques à accès aléatoire. Les mémoires magnétiques à accès aléatoire ou mémoires vives magnétiques (MRAM) combinent les avantages de différents types de mémoires semiconductrices existantes, à savoir : 10 - les mémoires vives dynamiques (DRAM) comparativement denses et rapides mais volatiles, c'est-à-dire ne conservant pas l'information stockée dès qu'elles ne sont plus alimentées en tension, - les mémoires vives statiques (SRAM) qui sont comparative-ment très rapides mais occupent beaucoup d'espace et sont également 15 volatiles, - les mémoires FLASH qui sont non-volatiles et comparativement denses, mais lentes à l'écriture. Une mémoire magnétique à accès aléatoire ou MRAM a ainsi vocation à constituer une mémoire universelle et à être utilisée par 20 exemple dans les ordinateurs où l'avantage de la non-volatilité pourrait être mis à profit et permettrait d'éviter qu'à chaque arrêt de l'ordinateur on doive procéder à des sauvegardes systématiques des logiciels et des données sur des disques durs. Il est toutefois encore nécessaire de faire des progrès dans la 25 réalisation des mémoires à accès aléatoire pour répondre aux besoins croissants de stockage de l'information, en termes de rapidité, de densité et de coût par bit. On a représenté sur la Figure 1 le schéma d'une cellule élémentaire de mémoire MRAM. Une telle cellule élémentaire comprend 30 une jonction tunnel magnétorésistive 2, qui comprend deux couches magnétiques 3a, 3c séparés par une couche intermédiaire 3b. Les couches magnétiques comprennent une couche de stockage 3a et une couche de référence 3c. La couche intermédiaire 3b est généralement une couche d'un oxyde constituant la barrière tunnel. 35 L'information est stockée sous la forme de la direction d'aimantation de la couche de stockage 3a, la cellule mémoire présentant une plus faible résistance électrique lorsque les aimantations de la couche de référence 3c et de la couche de stockage 3a sont parallèles, et une plus forte résistance électrique lorsque ces deux aimantations sont antiparallèles.
Les mémoires MRAM sont généralement mises en oeuvre dans une géométrie matricielle, où chaque cellule élémentaire 2 est à l'intersection d'au moins deux lignes conductrices comprenant une ligne conductrice 6 dite ligne de bit et une ligne conductrice 8 dite ligne de mot. Il est possible d'adresser la cellule mémoire élémentaire à l'aide d'une ligne de bit 6 et d'une ligne de mot 8 pour lire l'information (voir Figure 1). La géométrie représentée sur la Figure 1 offre de nombreux avantages. Il est cependant nécessaire d'éviter que le courant emprunte l'un des nombreux chemins alternatifs traversant les cellules voisines de la cellule sélectionnée à l'intersection de la ligne de mot et de la ligne de bit choisie. Pour remédier à ce problème, il a déjà été proposé d'insérer une diode 1 en série avec chaque cellule mémoire 2 (voir Figures 2 et 3). La Figure 2 représente un exemple de lecture d'une cellule 2a de ce type. Les flèches identifient la ligne de bit 6 et la ligne de mot 8 qui sont parcourues par un courant et permettent d'adresser la cellule 2a devant faire l'objet d'une lecture. La Figure 3 représente un exemple d'écriture d'un "1" dans une cellule 2b de ce type et d'écriture d'un "0" dans une autre cellule 2c de même type. Dans l'exemple de la Figure 3, les deux cellules 2a, 2b se trouvent sur la même ligne de mot 8 et correspondent à deux lignes de bit 6 différentes. Sur la Figure 3, les flèches matérialisent le sens de circulation du courant dans les lignes de bit et de mot. On voit que les sens de circulation des courants sont différents dans les lignes de bit 6 pour l'écriture d'un "1" dans la cellule 2b et pour l'écriture d'un "0" dans la cellule 2c. Les Figures 4 et 5 représentent un autre mode de réalisation connu pour remédier au problème précité de circulation du courant dans de nombreux chemins alternatifs. Dans le mode de réalisation connu des Figures 4 et 5, un transistor 4 est inséré en série avec chaque cellule mémoire 2. Un tel mode de réalisation est décrit par exemple dans le document de brevet WO 03/043017 A2. La jonction 2 est ainsi placée entre un transistor de commutation 4 et une ligne d'amenée de courant 6 formant une ligne conductrice supérieure ou ligne de bit. Un courant I1 passant dans celle-ci et matérialisé par une flèche produit un premier champ magnétique 7 également matérialisé par une flèche. Un conducteur 8 formant une ligne conductrice inférieure ou ligne de mot orthogonale à la ligne d'amenée de courant 6 permet, en y faisant circuler un courant I2, de produire un second champ magnétique 9. Le courant I2 et le champ magnétique 9 sont également matérialisés par des flèches. Dans le mode "écriture" (Figure 4), le transistor 4 est placé en mode bloqué et aucun courant ne traverse donc ce transistor. On fait circuler des impulsions de courant dans la ligne d'amenée de courant 6 et dans le conducteur 8. La jonction 2 est donc soumise à deux champs magnétiques orthogonaux. L'un est appliqué selon l'axe de difficile aimantation de la couche libre 3a, afin de réduire son champ de retournement, tandis que l'autre est appliqué selon son axe facile afin de provoquer le retournement de l'aimantation et donc l'écriture du point mémoire. Dans le principe, seul le point mémoire placé à l'intersection des deux lignes 6 et 8 est susceptible de se retourner, car chaque champ magnétique pris individuellement n'est pas suffisamment grand pour provoquer un basculement de l'aimantation.
Dans le mode "lecture" (Figure 5), le transistor 4 est placé en régime saturé (c'est-à-dire que le courant traversant ce transistor est maximum) par l'envoi d'une impulsion de courant positive d'amplitude adéquate dans la grille du transistor. Le courant I3 envoyé dans la ligne 6 et également matérialisé par une flèche traverse uniquement le point mémoire dont le transistor est placé en mode saturé. Ce courant I3 permet de mesurer la résistance de la jonction de ce point mémoire. Par comparaison avec un point mémoire de référence, l'état du point mémoire ("0" ou "1") peut ainsi être déterminé : on sait alors si l'aimantation de la couche de stockage 3a est parallèle ou antiparallèle à celle de la couche de référence 3c.
Les solutions décrites précédemment présentent l'inconvénient d'une certaine complexité technologique du fait de la nécessité d'intégrer une technologie CMOS (pour la réalisation des diodes ou des transistors) et une technologie magnétique (pour les cellules mémoires élémentaires).
Par ailleurs, ces structures ne permettent pas d'intégrer facilement plusieurs niveaux de mémoires MRAM pour réaliser une structure mémoire tridimensionnelle. Enfin, l'introduction d'un transistor, qui nécessite trois connexions électriques, à côté d'une cellule mémoire magnétique, représente un facteur limitant du fait de la surface requise et empêche d'atteindre des densités très élevées. On a encore proposé une autre solution, qui repose sur l'insertion d'une double jonction tunnel, dite Métal-Isolant-Métal-Isolant-Métal ou MIMIM, en série avec la jonction tunnel magnétique, afin d'essayer d'intégrer une fonction diode à l'intérieur de l'élément magnétique lui-même, au lieu de réaliser la fonction diode en technologie CMOS. Ces travaux sont inspirés de l'article de Tiusan et al, Appl. Phys. Lett 79, 4231 (2001) dans lequel il a été montré que, dans diverses géométries, de telles doubles jonctions tunnel peuvent présenter une réponse électrique fortement asymétrique avec le signe de la tension appliquée, comparable à celle d'une diode. L'élément à double jonction tunnel et des éléments de fonctionnalité semblable sont ainsi appelés diodes tunnel.
A l'inverse des deux solutions précédemment décrites, cette solution a l'avantage de ne pas associer semiconducteurs, métaux et oxydes, ce qui offre une plus grande facilité de mise en oeuvre. En évitant l'insertion de composants à trois jonctions électriques, comme les transistors, elle permet également une intégration à une plus grande densité en réduisant la surface occupée par la cellule mémoire élémentaire. Cette solution est décrite dans certaines configurations dans le brevet US2005/0083760 Al. Une variante de la solution précédente consiste à réaliser une barrière tunnel constituée de deux matériaux différents, c'est-à-dire une structure Métal - Isolant 1 û Isolant 2 û Métal, qui peut également présenter l'asymétrie désirée (fonction diode).
Cependant l'empilement qui intègre la jonction tunnel magnétique reste très complexe (avec deux ou trois jonctions tunnel en série). De plus, la tension électrique de la couche intermédiaire entre la diode MIMIM et la jonction tunnel magnétique est flottante et difficile à contrôler du fait de la réponse non linéaire de l'ensemble des jonctions avec la tension appliquée. Enfin, la résistivité électrique de plusieurs jonctions tunnels associées en série est nécessairement élevée, ce qui limite les courants utilisables et rend plus délicate la mise en oeuvre de solutions techniques particulières telles que par exemple : - l'écriture thermiquement assistée où la couche libre magnétique de la jonction tunnel adressée est chauffée, avantageusement par un courant électrique injecté au travers de la jonction tunnel, de manière à décroître son champ coercitif (champ magnétique permettant d'obtenir le retournement de l'aimantation). Cette solution et ses avantages sont décrits dans le brevet US2005/0002228 Al, - l'écriture par injection de courant polarisé, où un courant polarisé en spin est injecté depuis une électrode ferromagnétique, qui peut être la couche de référence, vers la couche de stockage, de manière à assister ou entraîner le retournement de son aimantation. Cette solution et ses avantages sont également décrits dans le brevet US2005/0002228 Al. La présente invention a pour but de remédier aux inconvénients précités, et en particulier d'éviter les inconvénients de la mise en oeuvre de transistors, diodes ou diodes tunnel conjointement avec des cellules mémoires élémentaires de type magnétique. L'invention a encore pour but de fournir une géométrie de dispositif magnétique présentant le meilleur potentiel possible en terme de réduction de la dimension de la cellule mémoire et permettant de mettre en oeuvre facilement une telle cellule mémoire dans des architectures bidimensionnelles ou tridimensionnelles. Ces buts sont atteints grâce à un dispositif magnétique comprenant une jonction tunnel magnétorésistive qui comporte : - une couche magnétique de référence ayant une aimantation de direction fixe, - une couche magnétique de stockage ayant une aimantation de direction variable, et - une couche intermédiaire servant de barrière tunnel qui est essentiellement semiconductrice ou électriquement isolante et qui sépare la couche magnétique de référence de la couche magnétique de stockage, ce dispositif étant caractérisé en ce que le profil de potentiel de la couche intermédiaire est asymétrique selon l'épaisseur de cette couche de manière à produire une réponse en courant asymétrique en fonction de la tension appliquée.
On remarque que le dispositif selon l'invention est constitué de couches parallèles entre elles, délimitant des plans. L'expression "épaisseur de la couche intermédiaire" désigne donc la dimension linéaire perpendiculaire à ces plans. Selon un premier mode de réalisation possible, la couche intermédiaire servant de barrière tunnel comprend dans son épaisseur, à une première distance de la couche magnétique de stockage et à une deuxième distance de la couche magnétique de référence, une couche très mince d'un matériau métallique ou semiconducteur autre que celui ou ceux constituant le reste de la couche intermédiaire, de manière à créer un puits de potentiel localisé et asymétrique à l'intérieur de la barrière tunnel. La couche très mince peut présenter une épaisseur d'une à deux plans atomiques ou même une épaisseur d'une fraction de plan atomique. La deuxième distance peut présenter une valeur différente de celle de la première distance. Selon une caractéristique particulière, le reste de la couche intermédiaire comprend de part et d'autre de la couche très mince des matériaux isolants ou semiconducteurs différents. A titre d'exemple, la couche intermédiaire peut comprendre de 30 l'alumine. Dans ce cas, de manière avantageuse, la couche très mince peut être réalisée en l'un des matériaux constitués par l'aluminium, l'or, l'argent, le silicium et le germanium. La couche intermédiaire peut également comprendre de l'oxyde 35 de magnésium.
Dans ce cas, la couche très mince peut être réalisée par exemple en l'un des matériaux constitués par le chrome, le ruthénium, le tantale, l'or, l'argent, le silicium, le germanium. Selon un autre mode de réalisation possible, ladite couche intermédiaire servant de barrière tunnel comprend dans son épaisseur, à une première distance de la couche magnétique de stockage et à une deuxième distance de la couche magnétique de référence, qui présente une valeur différente de celle de la première distance, une région dopée qui est dopée par insertion d'un autre matériau que celui constituant le reste de la couche intermédiaire, de manière à créer dans la région dopée un puits de potentiel localisé et asymétrique à l'intérieur de la barrière tunnel. Dans ce cas, selon un mode de réalisation particulier, l'une des première et deuxième distances est nulle de sorte que la région dopée est en contact avec l'une des deux interfaces externes de ladite couche intermédiaire avec la couche magnétique de référence et la couche magnétique de stockage A titre d'exemple, la couche intermédiaire servant de barrière tunnel présente une épaisseur comprise entre 2 et 3 nm et la région 20 dopée présente une épaisseur comprise entre 0,5 et 1 nm. De façon avantageuse, la couche intermédiaire est réalisée en alumine ou oxyde de magnésium et la zone dopée comprend des éléments dopants métalliques ou semiconducteurs comprenant au moins l'un des matériaux constitués par l'aluminium, l'or, l'argent, le chrome, le 25 ruthénium, le tantale, le silicium. Selon encore un autre mode de réalisation possible, ladite couche intermédiaire comprend un empilement d'au moins une première couche en un premier matériau isolant ou semiconducteur et présentant une première épaisseur et d'au moins une deuxième couche en un 30 deuxième matériau isolant ou semiconducteur différent dudit premier matériau et présentant une deuxième épaisseur. Dans ce cas, selon une réalisation particulière, la deuxième épaisseur peut présenter une valeur différente de la première épaisseur. Selon une caractéristique avantageuse, la couche intermédiaire 35 servant de barrière tunnel présente une épaisseur comprise entre 1 et 3 nm.
L'invention concerne également une mémoire comprenant une matrice de cellules mémoires adressables par un ensemble de lignes de bit et de lignes de mot, cette mémoire étant caractérisée en ce que chaque cellule mémoire comprend un dispositif magnétique du type précité et en ce que chaque dispositif magnétique est relié à une ligne de bit et à une ligne de mot sans interposition d'aucun élément de commutation supplémentaire. La mémoire selon l'invention peut comprendre N*N cellules mémoire réparties selon une architecture bidimensionnelle, N étant un nombre entier, chaque ligne de bit desservant N cellules mémoire, et chaque ligne de mot desservant N cellules mémoire. Selon un autre mode de réalisation, la mémoire présente une architecture tridimensionnelle comprenant un ensemble de P couches superposées de N*N cellules mémoires reliées chacune à une ligne de bit et à une ligne de mot, où P et N sont des nombres entiers, et chaque ligne de bit et chaque ligne de mot desservant des cellules mémoire autres que les cellules mémoire des couches externes est associée à des cellules mémoire appartenant à deux couches adjacentes différentes. Selon encore un autre mode de réalisation, la mémoire présente une architecture tridimensionnelle comprenant un empilement de P couches superposées de N*N cellules mémoire, des cellules mémoire de chaque couche étant réparties selon une architecture bidimensionnelle, P et N étant des nombres entiers, chaque ligne de bit desservant N cellules mémoire et chaque ligne de mot desservant N cellules mémoire au sein d'une couche à architecture bidimensionnelle et une couche séparatrice isolante est interposée entre deux couches successives à architecture bidimensionnelle de façon périodique dans l'empilement des P couches superposées. D'autres caractéristiques et avantages de l'invention ressortiront de la description suivante de modes particuliers de réalisation, donnés à titre d'exemples, en référence aux dessins annexés, sur lesquels : - la Figure 1 est une vue schématique d'une cellule mémoire élémentaire d'une mémoire MRAM connue, - les Figures 2 et 3 illustrent schématiquement les fonctions respectivement de lecture et d'écriture d'une jonction tunnel magnétique connue associée à une diode, - les Figures 4 et 5 illustrent schématiquement les fonctions respectivement de lecture et d'écriture d'une jonction tunnel magnétique connue associée à un transistor, - les Figures 6 et 7 sont des vues en coupe schématique de deux variantes de réalisation d'un premier exemple de cellule mémoire à jonction tunnel selon l'invention, - les Figures 8 et 9 sont des diagrammes représentant le potentiel vu par les électrons au sein de la couche intermédiaire de la jonction tunnel de la Figure 6 ou de la Figure 7, en fonction du sens de la tension appliquée, - les Figures 10 et 11 sont des vues en coupe schématique de deux variantes de réalisation d'un deuxième exemple de cellule mémoire à jonction tunnel selon l'invention, -la Figure 12 est une vue en coupe schématique d'un troisième exemple de cellule mémoire à jonction tunnel selon l'invention, - la Figure 13 illustre schématiquement la fonction de lecture d'une cellule mémoire à jonction tunnel selon l'invention, - les Figures 14 à 16 illustrent schématiquement la fonction d'écriture d'une cellule mémoire à jonction tunnel selon l'invention, selon trois variantes de réalisation possibles, dans le cas particulier d'une cellule mémoire mettant en oeuvre un processus d'écriture thermiquement assistée, - les Figures 17 et 18 sont des vues schématiques en coupe et en perspective d'une mémoire bidimensionnelle mettant en oeuvre l'invention, et - les Figures 19 et 20 sont des vues schématiques en coupe de deux exemples de mémoires tridimensionnelles mettant en oeuvre l'invention. Un dispositif magnétique selon l'invention comprend une jonction tunnel magnétorésistive 100 (Figures 6, 7 et 10 à 12) qui comporte essentiellement une couche magnétique de référence 120 ayant une aimantation de direction fixe, une couche magnétique de stockage 110 ayant une aimantation de direction variable et une couche intermédiaire 130 servant de barrière tunnel qui est essentiellement semiconductrice ou électriquement isolante et qui sépare la couche magnétique de référence 120 de la couche magnétique de stockage 110.
Selon l'invention, la couche intermédiaire 130 servant de barrière tunnel présente une asymétrie du profil de potentiel selon l'épaisseur de cette couche 130 de manière à produire une réponse en courant asymétrique vis-à-vis du sens de la tension appliquée.
De cette manière, la sélection de la cellule mémoire adressée à l'intersection de la ligne de mot et de la ligne de bit choisies est assurée par la forte diminution des courants indésirables au travers des autres cellules mémoires. La réponse en courant asymétrique en tension peut être obtenue à l'aide de différents modes de réalisation, qui peuvent se combiner entre eux, et qui se caractérisent tous par l'obtention d'un profil de potentiel asymétrique dans l'épaisseur de la couche intermédiaire 130 qui sert de barrière tunnel, laquelle couche intermédiaire 130 peut elle-même être formée d'un ensemble de couches.
Selon un premier mode de réalisation possible, l'asymétrie du profil de potentiel selon l'épaisseur de cette couche intermédiaire 130 est réalisée par insertion, au sein de la couche intermédiaire 130 qui sert de barrière tunnel, d'une couche très mince d'un matériau métallique ou semiconducteur autre que celui ou ceux constituant le reste de la couche intermédiaire, cette insertion étant effectuée de manière à créer un puits de potentiel localisé, ponctuel ou quasi bidimensionnel, à l'intérieur de la barrière tunnel. Cette couche très mince peut constituer par exemple un à deux plans atomiques dudit autre matériau (couche 133 de la Figure 6) ou encore une fraction, même faible, de plan atomique dudit autre matériau (couche 134 de la Figure 7). La couche très mince 133, 134 formant insert est positionnée de préférence de manière asymétrique dans l'épaisseur de la couche intermédiaire 130, c'est-à-dire au milieu de cette couche intermédiaire 130, de sorte que cette couche très mince 133, 134 est plus proche de l'une des deux interfaces externes de cette couche intermédiaire 130. Les Figures 6 et 7 montrent ainsi à titre d'exemple que l'épaisseur e1 de la partie 131 de la couche intermédiaire 130 située entre la couche très mince 133, 134 et la couche magnétique de stockage 110 est plus importante que l'épaisseur e2 de la partie 132 de la couche intermédiaire 130 située entre la couche très mince 133, 134 et la couche magnétique de référence 120. Les Figures 8 et 9 illustrent des diagrammes de l'énergie vue par les électrons lors du passage de la couche intermédiaire 130 en fonction du sens de la tension appliquée aux bornes de cette couche intermédiaire 130. Dans le cas où une tension V positive est appliquée entre la couche de stockage (niveau 52) et la couche de référence (niveau 53), le potentiel 50 vu par les électrons présente un puits de potentiel 51 au niveau de l'insert 133, 134 situé dans la couche intermédiaire 130, à des distances et et e2 des interfaces de la couche intermédiaire respectivement avec la couche de stockage 52 et la couche de référence 53. Sur la Figure 8 on a représenté la hauteur h de la barrière tunnel. Le puits de potentiel 51 associé à l'insert 133, 134 permet la réduction de la largeur de la barrière effectivement vue par les électrons traversant la couche intermédiaire 130. En revanche, dans le cas où une tension V négative est appliquée entre la couche de stockage (niveau 63) et la couche de référence (niveau 62), le potentiel 60 vu par les électrons présente toujours un puits de potentiel 61 au niveau de l'insert 133, 134 situé dans la couche intermédiaire 130, mais ce puits de potentiel 61 n'affecte que très faiblement les électrons, ce qui se traduit par une moindre conductivité électrique. Les parties 131, 132 de la couche intermédiaire 130 situées de 25 part et d'autre de la couche très mince 133, 134 peuvent être constituées de matériaux isolants ou semiconducteurs différents. Selon un mode de réalisation possible, illustré par les Figures 10 et 11, l'asymétrie du profil de potentiel selon l'épaisseur de la couche intermédiaire 130 servant de barrière tunnel est réalisée par la création au 30 sein de cette couche 130, à une distance et de la couche magnétique de stockage 110 et à une distance e2 (différente de el) de la couche magnétique de référence 120, d'une région dopée par insertion d'un autre matériau que celui constituant le reste de la couche intermédiaire 130, ce dopage étant réalisé de manière à créer dans la région dopée un puits de 35 potentiel localisé et asymétrique à l'intérieur de la barrière tunnel.
Il est ainsi inséré au sein de la couche intermédiaire 130 de très faible conductivité une région 135 dopée par insertion d'un autre matériau que celui constituant les autres parties 131, 132 de la couche intermédiaire, et conduisant à une modification locale du potentiel dans la région dopée (Figure 10). La région dopée 135 est positionnée de manière asymétrique dans l'épaisseur de la couche intermédiaire 130, c'est-à-dire qu'elle ne se situe pas au milieu et qu'elle est plus proche de l'une des deux interfaces externes de la couche intermédiaire. Dans l'exemple de la Figure 10, la région dopée 135 se trouve ainsi plus proche de la couche magnétique de référence 120 que de la couche magnétique de stockage 110. L'une des distances et et e2 peut même être nulle, de sorte que la région dopée est en contact avec l'une des deux interfaces externes de la couche intermédiaire 130. Sur la Figure 11, à titre d'exemple, la couche dopée 136 est positionnée directement à partir de l'interface externe de la couche intermédiaire 130 avec la couche magnétique de référence 120. Selon un troisième mode de réalisation possible illustré par la Figure 12, l'asymétrie du profil de potentiel selon l'épaisseur de la couche intermédiaire 130 servant de barrière tunnel est réalisée en constituant cette couche intermédiaire 130 par un empilement d'au moins une première couche 131 en un premier matériau isolant ou semiconducteur et présentant une épaisseur et et d'au moins une deuxième couche 137 en un deuxième matériau isolant ou semi-conducteur différent du premier matériau et présentant une épaisseur e2 qui peut être de préférence différente de l'épaisseur el, de telle sorte qu'il est formé un profil de potentiel asymétrique dans la couche intermédiaire 130. Une jonction tunnel magnétique selon l'invention peut être avantageusement réalisée par un processus de dépôt tel que la pulvérisation cathodique ou I'épitaxie par jets moléculaires.
Les couches magnétiques de stockage 110 et de référence 120 peuvent être réalisées selon des techniques aujourd'hui bien connues de l'homme de l'art. Ainsi, à titre d'exemple, la couche magnétique de référence 120 pourra être constituée de l'empilement d'une couche antiferromagnétique, par exemple en IrMn, et d'une couche ferromagnétique, par exemple en alliage CoFe dans le cas où une aimantation planaire est recherchée, ou en alliage FePt dans le cas où une aimantation perpendiculaire est recherchée. Par recuit sous champ magnétique externe au-dessus de la température dite température de blocage de la couche antiferromagnétique, il est possible d'induire un champ d'échange entre les couches ferromagnétique et antiferro- magnétique. La couche de stockage 110 est par exemple réalisée, dans le cas d'une aimantation planaire, en alliage FeNi, et dans le cas d'une aimantation perpendiculaire, dans un alliage tel que le FePt, ou sous la forme d'une multicouche platine / cobalt. Le matériau constituant la barrière intermédiaire 130 sera avantageusement choisi par exemple parmi l'oxyde d'aluminium (alumine Al203), ou l'oxyde de magnésium (MgO). L'épaisseur de la couche intermédiaire 130 sera avantageusement choisie entre 1 et 3 nm. La couche d'oxyde d'aluminium peut être obtenue par dépôt d'une couche d'aluminium métallique de l'épaisseur requise, suivie d'une étape d'oxydation par exemple par un plasma comprenant de l'oxygène. La couche de MgO peut être obtenue directement par évaporation, par exemple au moyen d'un faisceau électronique, d'une charge d'oxyde de magnésium, ou par pulvérisation cathodique, également à partir d'une cible d'oxyde de magnésium.
Dans le cas du mode de réalisation illustré sur les Figures 6 et 7, le matériau constituant l'insert 133, 134 peut être avantageusement choisipar exemple, dans le cas d'une couche intermédiaire 130 d'alumine, parmi des métaux ou semiconducteurs tels que l'aluminium, l'or, l'argent, le silicium, le germanium. Dans le cas particulier de l'utilisation de l'aluminium, une voie particulière de réalisation consiste dans le dépôt suivi d'une oxydation d'une première couche d'aluminium, pour constituer la partie inférieure de la couche intermédiaire, suivie du dépôt et de l'oxydation seulement partielle d'une seconde couche d'aluminium pour constituer la partie supérieure 131 de la couche intermédiaire 130 et l'insert 133, 134, alors constitué par la fraction non oxydée de la seconde couche d'aluminium. Dans le cas général d'un matériau différent de l'aluminium, la couche intermédiaire 130 comprenant l'insert 133, 134 est simplement réalisée par dépôt d'une première couche 132 du matériau constituant la barrière, dépôt de l'insert 133, 134, puis dépôt de la deuxième couche de matériau constituant la barrière.
Dans le cas d'une couche intermédiaire 130 d'oxyde de magnésium, le matériau constituant l'insert 133, 134 peut être avantageusement choisi par exemple parmi des métaux ou semiconducteurs tels que le chrome, le ruthénium, le tantale, l'or ou l'argent, le silicium, le germanium. Dans une voie particulière de réalisation, les deux couches 131, 132 enserrant l'insert 133, 134 pourront être réalisées dans des matériaux différents de manière à optimiser les propriétés de la couche intermédiaire 130 par le choix de matériaux présentant des hauteurs de barrières différentes, ce qui donne un second degré de contrôle sur l'asymétrie en conduction de la couche intermédiaire en sus ou à la place du choix des épaisseurs el, e2 des deux couches 131, 132 enserrant l'insert 133, 134 pour constituer la couche intermédiaire 130. Dans le cas du mode de réalisation illustré sur les Figures 10 et 11, la région 135, 136 dopée au sein de la couche intermédiaire 130 de faible conductivité sera avantageusement réalisée par codépôt du (ou des) matériau(x) constituant ladite couche intermédiaire 130 (en proportion majoritaire) et de l'élément dopant (en plus faible proportion). A titre d'exemple, les matériaux constituant la couche intermédiaire 130 de faible conductivité pourront être l'alumine ou l'oxyde de magnésium, et les éléments dopants des métaux ou des semiconducteurs comme l'aluminium, l'or, l'argent, le chrome, le ruthénium, le tantale, le silicium. L'épaisseur de la couche intermédiaire 130 de faible conductivité pourra être avantageusement fixée entre 2 et 3 nm, comprenant la région dopée d'une épaisseur avantageusement fixée entre 0,5 et 1 nm. Dans le cas du mode de réalisation illustré sur la Figure 12, la couche intermédiaire 130 de faible conductivité peut être réalisée par l'empilement de deux couches 131, 137 de matériaux isolants ou faiblement conducteurs (isolant 1, isolant 2), avec des épaisseurs el, e2 éventuellement différentes, de manière à créer un profil de potentiel asymétrique dans l'épaisseur de la couche intermédiaire 130 de faible conductivité. A titre d'exemple, les matériaux retenus pour former les deux couches 131, 137 pourront être pris parmi l'oxyde de magnésium, la silice, l'alumine, l'oxyde de titane.
Dans le cadre de l'invention, la lecture et l'écriture de l'information peuvent reposer sur les processus bien établis et connus de l'homme de l'art. La ligne de bit 106 et la ligne de mot 108 (voir Figure 13) sont avantageusement, par exemple, réalisées en cuivre. La lecture peut être par exemple effectuée en déterminant le niveau de résistivité électrique de la jonction tunnel magnétique 130, comparativement élevé dans le cas d'aimantations antiparallèles de la couche de référence 120 et de la couche de stockage 110 et comparativement faible dans le cas d'aimantations parallèles de la couche de référence 120 et de la couche de stockage 110. Pour ce faire, une différence de potentiel est appliquée entre la ligne de mot 108 et la ligne de bit 106 adressant la jonction choisie 130 et le courant, symbolisé par une ligne en pointillés 205 sur la Figure 13, est mesuré. Dans le cas d'une aimantation planaire de la couche de stockage 110, l'écriture peut par exemple être réalisée par la combinaison des champs magnétiques créés par l'injection simultanée d'impulsions de courant dans la ligne de mot 108 et dans la ligne de bit 106 adressant la cellule mémoire 100 considérée. L'addition vectorielle des deux champs magnétiques ainsi créés est choisie comme étant supérieure au champ coercitif de la couche de stockage 110, alors que chacun des deux champs magnétiques, considéré isolément, est inférieur au champ coercitif de la couche de stockage 110. Dans le cas d'une aimantation perpendiculaire de la couche de stockage 110, l'écriture peut par exemple être réalisée par l'application simultanée d'impulsions de courant dans tout ou partie des lignes de mot 108 et des lignes de bit 106 voisines de la cellule mémoire 100 considérée.
L'addition vectorielle des deux à quatre champs magnétiques ainsi créés est choisie comme supérieure au champ coercitif de la couche de stockage 110, alors que chacun des champs magnétiques, considéré isolément, est inférieur au champ coercitif de la couche de stockage 110. Il est toutefois à noter que dans le cas où plus de deux lignes sont utilisées pour créer le champ magnétique recherché, la combinaison de deux des champs magnétiques créés doit également être inférieure au champ coercitif de la couche de stockage 110. Des avantages supplémentaires de l'invention peuvent être obtenus en la combinant avec des processus d'écritures comme l'écriture thermiquement assistée ou l'écriture par injection de courant polarisé.
L'invention présente des avantages intrinsèques qui favorisent la mise en oeuvre de ces deux processus. Comme cela a déjà été indiqué plus haut, le document de brevet US2005/002228 Al décrit, dans le cadre de mémoires MRAM, un processus d'écriture thermiquement assistée (procédé TAS), où la couche libre magnétique de la jonction tunnel adressée est chauffée avantageusement par un courant électrique injecté au travers de la jonction tunnel, de manière à faire décroître son champ coercitif. Les cellules mémoires selon la présente invention peuvent être avantageusement mises en oeuvre avec un tel procédé TAS. Les Figures 14 à 16 illustrent des exemples de cellules mémoires 100 selon l'invention, associées à des lignes de bit 106 et des lignes de mot 108, et pour lesquelles il est mis en oeuvre un processus d'écriture thermiquement assistée (Figures 14 et 15) ou un processus d'écriture par injection d'un courant polarisé en spin vers la couche de stockage (Figure 16). Brièvement, pour l'écriture d'un point mémoire, la cellule mémoire 100, ou au moins la couche de stockage 110, est chauffée au-dessus de la température de blocage de la couche de stockage 100 mais en dessous de la température de blocage de la couche de référence 120 par l'envoi d'une impulsion à travers la cellule mémoire 100. Cette étape a pour but de faciliter l'opération d'écriture en elle-même qui est ensuite effectuée soit par l'application d'un champ magnétique via le passage du courant dans des lignes judicieusement placées (suivant que les aimantations sont perpendiculaires (Figure 14) ou parallèles (Figure 15) au plan des couches), soit par injection de courant (Figure 16) selon le procédé décrit dans le document de brevet US2002/0105823 Al. Les températures de blocage correspondent aux températures à atteindre pour permettre un retournement de l'aimantation sous le champ magnétique appliqué considéré. Cependant, dans les dispositifs connus, afin de garantir la sélectivité de la cellule mémoire 100 pour laquelle on souhaite modifier l'orientation relative des couches magnétiques, une telle opération nécessite par exemple d'utiliser un transistor (basé sur la technologie des semiconducteurs) par cellule mémoire ou par groupe de jonctions. Dans cette configuration, chaque écriture de cellule mémoire nécessite alors de commuter son transistor associé dans l'état "passant" au moyen de l'application d'une tension, ce qui consomme de l'énergie, les autres transistors associés aux autres cellules mémoires étant dans un état bloqué.
L'invention permet de s'affranchir de ce transistor grâce à l'effet diode intrinsèque à la jonction elle-même : le courant ne pouvant circuler que de la couche de référence 120 vers la couche de stockage 110 (puisque les électrons ne peuvent circuler que de la couche de stockage 110 vers la couche de référence 120), le problème de chemins dérivés parasites (électrique en lecture et écriture mais également thermique en écriture dans le cas du procédé TAS) via les cellules adjacentes bien connu de l'homme de l'art est complètement éliminé. En plus d'assurer une sélectivité accrue, ceci autorise également une économie conséquente en terme de densité de courant utilisée puisque les pertes sont fortement réduites. La Figure 14 illustre le cas de cellules mémoires 100 à aimantation perpendiculaire. Sur cette Figure 14, les flèches F symbolisent le sens du courant dans les lignes de bit 106 ou les lignes de mot 108. Sur la Figure 14, on a représenté à titre d'exemple simplifié trois lignes de bit 106 dénommées ligne B1, ligne B2, ligne B3 et trois lignes de mot 108 dénommées ligne W1, ligne W2, ligne W3. Les lignes fléchées 206, 208 symbolisent le sens du champ magnétique créé par le courant dans les lignes de bit 106 et les lignes de mot 108 respectivement. La flèche 201 symbolise le champ magnétique résultant au niveau de la cellule adressée.
L'opération d'écriture peut se faire par application d'un champ magnétique local au niveau de la couche de stockage. A titre d'exemple, si la cellule 100 à adresser est située à l'intersection de la ligne B2 et de la ligne W2, les deux lignes conductrices B1 et B3 situées de part et d'autre de la jonction à adresser sont alimentées par des courants de sens opposés pour créer deux champs magnétiques perpendiculaires au plan du réseau de cellules. La même opération peut être effectuée sur les lignes conductrices W1 et W3 de telle sorte que les quatre champs magnétiques soient dirigés dans le même sens au niveau de la couche de stockage et perpendiculairement à elle.
La Figure 15 schématise par les flèches F le sens de l'application des courants dans les lignes conductrices B1, B3, W1 et W3 afin d'appliquer un champ magnétique 201 perpendiculaire et dirigé "vers le haut" (le passage du courant dans le sens opposé conduit à la création d'un champ magnétique dirigé "vers le bas"). Chaque champ pris séparément est inférieur au champ de retournement de la couche de stockage ce qui empêche le retournement intempestif des jonctions tunnel magnétiques adjacentes. De plus, chaque champ individuel étant quatre fois inférieur au champ total, le courant "i" dans chaque ligne nécessaire à sa création est divisé par quatre par rapport au courant "I" qui aurait été nécessaire si on n'avait utilisé qu'une seule ligne. En terme de puissance consommée, Ptotale=4*Ri2 = 4* R(I/4)2 = RI2/4, le gain est donc d'un facteur quatre (R représente la résistance électrique d'une ligne conductrice). Dans le cas de cellules mémoires à aimantation planaire, l'opération d'écriture peut se faire comme illustré sur la Figure 15, par application d'un champ magnétique local, symbolisé par une flèche 202, au niveau de la couche de stockage. Les cellules mémoires de la Figure 15 peuvent être agencées sur le plan géométrique de la même façon que les cellules mémoires de la Figure 14. Toutefois, par mesure de simplification, on n'a représenté sur la Figure 15 qu'une seule cellule 100 placée aux intersections d'une ligne de bit B2 et d'une ligne de mot W2. Compte tenu du fait que l'aimantation à retourner se situe dans le plan des couches, le passage du courant responsable de la création d'un champ magnétique local se fait le long des lignes B2 ou W2. Sur la Figure 15, on a symbolisé par une ligne en pointillés 203 le courant 2 parcourant la ligne W2.
La Figure 16 représente, toujours dans le cas de cellules mémoires à aimantation planaire, un autre exemple d'opération d'écriture. Dans le cas de la Figure 16, l'opération d'écriture s'effectue ainsi par injection de courant entraînant un mouvement de précession de l'aimantation de la couche de stockage. Pour utiliser ce procédé décrit dans le document de brevet US2002/0105823 Al, il est nécessaire d'insérer un dispositif magnétique 140 assurant le rôle de polariseur à l'aimantation perpendiculaire à celle de la couche de stockage 110 pour les électrons. La direction d'aimantation de ce polariseur 140 peut être soit perpendiculaire au plan de la couche mince constituée par ce polariseur, soit planaire et, dans ce cas, avec une direction d'aimantation perpendiculaire (ou présentant un angle proche de la perpendiculaire) avec l'aimantation de la couche de stockage. Ce polariseur 140 est placé entre la ligne de cuivre supérieure et la couche de stockage comme cela est indiqué dans le document de brevet US2002/0105823 Al. De plus, il est nécessaire d'insérer une couche séparatrice 150 entre le polariseur 140 et la couche de stockage 100. Cette couche séparatrice 150 peut être constituée soit par un métal (ou plusieurs métaux) non magnétique, soit d'une couche isolante. Le courant I traverse la cellule mémoire de la ligne W2 vers la ligne B2 (ligne en pointillés 204) qui correspond à des électrons injectés du polariseur 140 perpendiculaire vers la couche de stockage 110.
Cette configuration est donc bien compatible avec les cellules mémoires selon la présente invention. Il est naturellement également possible de combiner entre eux les modes de réalisation des Figures 15 et 16. On décrira maintenant en référence aux Figures 17 à 20 des exemples d'application des dispositifs magnétiques 100 selon l'invention à des mémoires bidimensionnelles ou tridimensionnelles qui, grâce à l'invention, offrent des densités surfaciques de cellules mémoires améliorées. La Figure 17 montre une vue en coupe d'une architecture bidimensionnelle d'une mémoire qui comprend N*N éléments mémoires 100 réalisés conformément à l'invention, N étant un nombre entier. Une ligne de bit 106 dessert ainsi N éléments mémoire 100. Chaque ligne de mot 108 assure également la connexion de N éléments mémoire 100.
La Figure 18 montre une vue schématique en perspective montrant une telle architecture bidimensionnelle, avec, à titre d'illustration, et de façon simplifiée, un nombre N réduit à trois pour les lignes de bit B1, B2, B3 et pour les lignes de mot W1, W2, W3. Pour lire l'information enregistrée sur un élément mémoire, on applique une différence de potentiel entre une ligne de bit et une ligne de mot dont l'intersection correspond à l'élément mémoire à lire. Ainsi, sur l'exemple de la Figure 18, on applique une différence de potentiel entre les lignes B2 et W2 et la mesure du courant de lecture It déterminera la valeur de l'information stockée ("0" ou "1").
L'écriture de l'information sur un point mémoire dépend de l'orientation relative des aimantations dans les couches ferromagnétiques utilisées comme couche de référence ou comme couche de stockage. Dans le cas d'une aimantation planaire, la méthode classique bien connue de l'homme de l'art et rappelée en relation avec les Figures 2 à 5 pourra être utilisée. Dans le cas d'une aimantation perpendiculaire, on utilisera une combinaison d'impulsions de courant Ic traversant les lignes de mot et de bit adjacentes à celles connectant la cellule mémoire (lignes B1, B3, W1 et W3 sur la Figure 18. Le champ 201 créé par les impulsions de courant dans chacune des lignes est inférieur au champ coercitif de la couche de stockage. En revanche, la somme des quatre champs lui est supérieure. L'utilisation de quatre lignes permet de prévenir l'écriture involontaire d'une information dans une autre cellule mémoire.
La présente invention est compatible avec les méthodes classiques de lecture de l'information des MRAM. L'asymétrie de conduction électrique étant associée à la barrière tunnel au sein de la cellule mémoire, l'invention permet de s'affranchir de la mise en oeuvre d'un transistor ou d'un autre élément assurant la sélectivité recherchée en écriture et lecture placé en série avec la cellule mémoire (ou un groupe de cellules mémoires). L'invention permet donc une mise en oeuvre avantageuse de ces méthodes classiques en permettant d'atteindre des densités de stockage plus élevées. Comme indiqué plus haut, cette organisation de la mémoire et la mise en oeuvre de l'invention sont aussi compatibles avec l'écriture thermiquement assistée ou par injection de courant polarisé en spin dans la couche de stockage. L'invention permet une mise en oeuvre avantageuse de ces méthodes en permettant d'atteindre des densités de stockage plus élevées.
La Figure 19 décrit un exemple d'application de l'invention à une architecture tridimensionnelle, dans laquelle les lignes de mot 108 et les lignes de bit 106 sont utilisées par deux couches de mémoire, permettant un gain de place et une facilité d'intégration. Ainsi, l'architecture tridimensionnelle de la Figure 19 comprend 35 un ensemble de P couches superposées de N*N cellules mémoires 100 reliées chacune à une ligne de bit 106 et à une ligne de mot 108, où P et N sont des nombres entiers. Chaque ligne de bit 106 et chaque ligne de mot 108 desservant des cellules mémoires 100 autres que les cellules mémoires des couches externes est associée à des cellules mémoires 100 appartenant à deux couches adjacentes différentes P;, P;+1. La Figure 20 décrit une architecture tridimensionnelle qui s'obtient par empilement d'architectures bidimensionnelles avec insertion d'une couche séparatrice isolante 160. Dans ce cas, les lignes de mot et/ou les lignes de bit ne sont plus communes entre les différents plans de cellules mémoires de la mémoire tridimensionnelle. De façon plus particulière, l'architecture tridimensionnelle de la Figure 20 comprend un empilement de P couches superposées de N*N cellules mémoires 100 et des cellules mémoires 100 de chaque couche P;, P;+1 sont réparties selon une architecture bidimensionnelle, P et N étant des nombres entiers. Chaque ligne de bit 106 dessert N cellules mémoires 100 et chaque ligne de mot 108 dessert N cellules mémoires 100 au sein d'une couche à architecture bidimensionnelle. Une couche séparatrice isolante 160 est interposée entre deux couches successives P;, P;+1 à architecture bidimensionnelle de façon périodique dans l'empilement des P couches superposées. Cette voie permet une simplification de la technologie de réalisation sans perte de densité, elle offre la possibilité de replanariser avant la croissance de la couche mémoire (n+1) après la réalisation de la couche mémoire (n) et de la couche séparatrice isolante. Dans une variante de l'invention, la couche séparatrice isolante pourra être insérée périodiquement dans la structure, mais pas entre chaque couche de mémoire (par exemple tous les j plans, j étant un nombre entier). Cette variante de l'invention a pour objet de corriger des défauts de croissance qui peuvent apparaître lors de l'empilement successif de plus de j couches de mémoires, ou de séparer la mémoire en éléments de j plans, par exemple pour faciliter les connexions électriques latérales des couches de mémoires. Suivant l'orientation de l'aimantation dans les couches de 35 stockage, on utilisera les modes d'écriture de l'information décrits dans le cas de l'architecture bidimensionnelle. Cette organisation de la mémoire est aussi compatible avec l'écriture TAS (thermiquement assistée) ou CIMS ("Current Induced Magnetic Switching", c'est-à-dire par injection d'un courant polarisé en spin).

Claims (21)

REVENDICATIONS
1. Dispositif magnétique comprenant une jonction tunnel magnétorésistive (100) qui comporte : - une couche magnétique de référence (120) ayant une aimantation de direction fixe, - une couche magnétique de stockage (110) ayant une aimantation de direction variable, et - une couche intermédiaire (130) servant de barrière tunnel qui est essentiellement semiconductrice ou électriquement isolante et qui sépare la couche magnétique de référence (120) de la couche magnétique de stockage (110), ce dispositif étant caractérisé en ce que le profil de potentiel de la couche intermédiaire (130) est asymétrique selon l'épaisseur de cette couche (130) de manière à produire une réponse en courant asymétrique en fonction de la tension appliquée.
2. Dispositif selon la revendication 1, caractérisé en ce que la couche intermédiaire (130) servant de barrière tunnel comprend dans son épaisseur, à une première distance (el) de la couche magnétique de stockage (110) et à une deuxième distance (e2) de la couche magnétique de référence (120), une couche très mince (133, 134) d'un matériau métallique ou semiconducteur autre que celui ou ceux constituant le reste de la couche intermédiaire (131, 132), de manière à créer un puits de potentiel localisé et asymétrique à l'intérieur de la barrière tunnel.
3. Dispositif selon la revendication 2, caractérisé en ce que ladite couche très mince (133) présente une épaisseur d'un à deux plans atomiques.
4. Dispositif selon la revendication 2, caractérisé en ce que ladite couche très mince (134) présente une épaisseur d'une fraction de plan atomique.30
5. Dispositif selon l'une quelconque des revendications 2 à 4, caractérisé en ce que la deuxième distance (e2) présente une valeur différente de celle de la première distance (el).
6. Dispositif selon l'une quelconque des revendications 2 à 5, caractérisé en ce que le reste de la couche intermédiaire (131, 132) comprend de part et d'autre de la couche très mince (133, 134) des matériaux isolants ou semiconducteurs différents.
7. Dispositif selon la revendication 1, caractérisé en ce que ladite couche intermédiaire (130) servant de barrière tunnel comprend dans son épaisseur, à une première distance (el) de la couche magnétique de stockage (110) et à une deuxième distance (e2) de la couche magnétique de référence (120), qui présente une valeur différente de celle de la première distance (el), une région dopée (135, 136) qui est dopée par insertion d'un autre matériau que celui constituant le reste de la couche intermédiaire (131, 132), de manière à créer dans la région dopée un puits de potentiel localisé et asymétrique à l'intérieur de la barrière tunnel.
8. Dispositif selon la revendication 7, caractérisé en ce que l'une des première et deuxième distances (el, e2) est nulle de sorte que la région dopée (136) est en contact avec l'une des deux interfaces externes de ladite couche intermédiaire (130) avec la couche magnétique de référence (120) et la couche magnétique de stockage (210).
9. Dispositif selon la revendication 1, caractérisé en ce que ladite couche intermédiaire (130) servant de barrière tunnel comprend un empilement d'au moins une première couche (131) en un premier matériau isolant ou semiconducteur et présentant une première épaisseur (el) et d'au moins une deuxième couche (132) en un deuxième matériau isolant ou semiconducteur différent dudit premier matériau et présentant une deuxième épaisseur (e2).
10. Dispositif selon la revendication 9, caractérisé en ce que la deuxième épaisseur (e2) présente une valeur différente de la première épaisseur (el).
11. Dispositif selon l'une quelconque des revendications 1 à 10, caractérisé en ce que ladite couche intermédiaire (130) comprend de l'alumine.
12. Dispositif selon la revendication 11 et l'une quelconque des revendications 2 à 6, caractérisé en ce que ladite couche très mince (133, 134) est réalisée en l'un des matériaux constitués par l'aluminium, l'or, l'argent, le silicium, le germanium.
13. Dispositif selon l'une quelconque des revendications 1 à 10, caractérisé en ce que ladite couche intermédiaire comprend de l'oxyde de magnésium.
14. Dispositif selon la revendication 13 et l'une quelconque des revendications 2 à 6, caractérisé en ce que ladite couche très mince (133, 134) est réalisée en l'un des matériaux constitués par le chrome, le ruthénium, le tantale, l'or, l'argent, le silicium, le germanium.
15. Dispositif selon l'une quelconque des revendications 1 à 14, caractérisé en ce que la couche intermédiaire (130) servant de barrière 25 tunnel présente une épaisseur comprise entre 1 et 3 nm.
16. Dispositif selon l'une quelconque des revendications 7 et 8, caractérisé en ce que la couche intermédiaire (130) servant de barrière tunnel présente une épaisseur comprise entre 2 et 3 nm et en ce que la 30 région dopée (136) présente une épaisseur comprise entre 0,5 et 1 nm.
17. Dispositif selon l'une quelconque des revendications 7, 8 et 16, caractérisé en ce que la couche intermédiaire (130) est réalisée en alumine ou oxyde de magnésium et en ce que la zone dopée (135, 136) 35 comprend des éléments dopants métalliques ou semiconducteurscomprenant au moins l'un des matériaux constitués par l'aluminium, l'or, l'argent, le chrome, le ruthénium, le tantale, le silicium.
18. Mémoire comprenant une matrice de cellules mémoires adressables par un ensemble de lignes de bit (106) et de lignes de mot (108), cette mémoire étant caractérisée en ce que chaque cellule mémoire comprend un dispositif magnétique (100) selon l'une quelconque des revendications 1 à 17 et en ce que chaque dispositif magnétique (100) est relié à une ligne de bit (106) et à une ligne de mot (108) sans interposition d'aucun élément de commutation supplémentaire.
19. Mémoire selon la revendication 18, caractérisée en ce qu'elle comprend N*N cellules mémoire réparties selon une architecture bidimensionnelle, N étant un nombre entier, chaque ligne de bit (106) desservant N cellules mémoire, et chaque ligne de mot (108) desservant N cellules mémoire.
20. Mémoire selon la revendication 18, caractérisée en ce qu'elle présente une architecture tridimensionnelle comprenant un ensemble de P couches superposées de N*N cellules mémoires (100) reliées chacune à une ligne de bit (106) et à une ligne de mot (108), où P et N sont des nombres entiers, et en ce que chaque ligne de bit (106) et chaque ligne de mot (108) desservant des cellules mémoire (100) autres que les cellules mémoire des couches externes est associée à des cellules mémoire (100) appartenant à deux couches adjacentes différentes (P;, Pi+1).
21. Mémoire selon la revendication 18, caractérisée en ce qu'elle présente une architecture tridimensionnelle comprenant un empilement de P couches superposées de N*N cellules mémoire (100), des cellules mémoire (100) de chaque couche (P;, P;+1) étant réparties selon une architecture bidimensionnelle, P et N étant des nombres entiers, chaque ligne de bit (106) desservant N cellules mémoire (100) et chaque ligne de mot (108) desservant N cellules mémoire (100) au sein d'une couche à architecture bidimensionnelle et en ce qu'une couche séparatrice isolante (160) est interposée entre deux couches successives (P;, P1+1) àarchitecture bidimensionnelle de façon périodique dans l'empilement des P couches superposées.
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