KR101205047B1 - 불휘발성 반도체 메모리 및 그의 제조 방법 - Google Patents

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Abstract

탄소계의 막들을 저항 변화막들로서 사용하는 불휘발성 반도체 메모리는, 기판 상에 형성되는 하부 전극, 하부 전극 상에 형성되고, 각각이 질소를 포함하고 탄소를 주성분으로서 포함하는 막으로 형성되는 버퍼층들, 버퍼층들 상에 형성되고, 각각이 탄소를 주성분으로서 포함하는 막으로 형성되고 그의 전기 저항률이 전압 인가 또는 전류 공급에 따라 변화되는 저항 변화막, 및 저항 변화막 상에 형성되는 상부 전극들을 포함한다.

Description

불휘발성 반도체 메모리 및 그의 제조 방법{NONVOTILE SEMICONDUCTOR MEMORY AND MANUFACTURING METHOD THEREOF}
관련 출원들의 상호 참조
본 명세서는 2009년 1월 16일자로 출원된 일본 특허 출원 번호 제2009-008192호에 기초하고, 그로부터 우선권의 이익을 청구하며, 그 전체 내용은 본원에 참조로서 포함된다.
본 발명은 탄소계(carbon-related)의 막들을 저항 변화층들로서 사용하는 불휘발성 반도체 메모리 및 그의 제조 방법에 관한 것이다.
최근, 작은 사이즈 및 큰 저장 용량을 갖는 불휘발성 메모리 장치들에 대한 수요가 확대되고 있다. 저장 용량과 관련한 종래 메모리 장치들의 한계를 극복하기 위해, 신규 메모리 장치들에 대한 여러 아이디어들이 제안되었다.
그중에서, 문헌 1(IEEE Trans. Nanotechnology 1, 39(2002)) 및 문헌 2(Technical Digest, IEDMO3 pp.763-766)에 기재된 바와 같이, 상이한 저항 상태들, 저저항 상태와 고저항 상태를 갖는 저항 변화 재료를 사용하는 불휘발성 반도체 메모리가 주목받고 있다.
이러한 종류의 메모리는 통상, 저항 변화층 및 저항 변화층을 사이에 개재하여 배치되는 전극들을 포함한다. 저항 변화층은 두개 이상의 상이한 전기 저항 상태들을 취할 수 있고, 저항 상태는 전극들 사이에 전압 펄스를 인가하거나, 사전설정된 임계 전압 또는 임계 전류를 인가함으로써 변화된다. 따라서, 저항 변화층의 저항 상태를 변화시키고, 그 저항치의 차를 데이터에 대응시킴으로써 데이터가 기록될 수 있다. 또한, 데이터는 비파괴 방식으로 판독될 수 있는 특징을 갖는다.
현재, 개발되어 있는 저항 변화형 불휘발성 반도체 메모리의 재료로서, 니켈 산화물(Nio) 또는 스트론튬 지르코늄 산화물(SrZrO3)과 같은 다원계(multi-component) 산화물 등의 금속 산화물인 보통 사용된다. 그러나, 조성 및 결정 구조들을 잘 제어하여 금속 산화막을 형성하는 것은 일반적으로 어렵기 때문에, 금속 산화물의 물리적 특성 및 전기적 특성은 불안정하고 재현성이 적다.
한편, 저항 변화층의 후보로서의 재료들 및 제조 방법들에 대한 연구가 탄소 나노 튜브 또는 풀러렌(fullerene)을 포함하는 탄소계 재료들에 대하여 실행되고 있다. 상기 재료들은 각각 단일 탄소 원소로 구성되어 있고, 따라서, 재료들의 장점은, 조성이 상대적으로 쉽게 제어될 수 있고 그 프로세스가 쉽게 안정화될 수 있는 것이다. 그러나, 탄소계 재료를 저항 변화층으로서 사용하는 불휘발성 반도체 메모리에서는, 하부 전극에 대한 저항 변화층의 밀착성(adhesion)이 충분히 양호하지 않기 때문에, 저항 변화층은 그의 막 스트레스로 인해 하부 전극으로부터 분리(separate)되거나 박리(peeled off)될 수 있는 문제가 있다.
본 발명의 일 양태에 따르면, 기판 상에 형성되는 하부 전극들; 하부 전극들 상에 형성되는 제1 버퍼층들 - 상기 버퍼층들은 질소 및 탄소를 포함하는 막으로 형성됨 - ; 제1 버퍼층들 상에 형성되는 저항 변화막들 - 상기 저항 변화막들은 탄소를 포함하는 막으로 형성되고, 그 전기 저항률은 전압 인가 또는 전류 공급 중 하나에 따라 변화됨 - ; 및 저항 변화막들 상에 형성되는 상부 전극들을 포함하고, 하부 전극들과 제1 버퍼층들 사이의 접합 계면(bonding interface)에서의 산소 농도는 30 원자% 이하이고, 제1 버퍼층들에서의 질소의 비율은 10 원자% 이상 50 원자% 이하인 불휘발성 반도체 메모리가 제공된다.
본 발명의 다른 양태에 따르면, 기판 상에 하부 전극들을 형성하는 단계; 하부 전극들 상에, 각각이 질소 및 탄소를 포함하는 막으로 형성되는 버퍼층들을 형성하는 단계; 버퍼층들 상에 저항 변화막들 - 상기 저항 변화막들은 탄소를 포함하는 막으로 형성되고, 그 전기 저항률이 전압 인가 또는 전류 공급 중 하나에 따라 변화됨 - 을 형성하는 단계; 저항 변화막들 상에 상부 전극들을 형성하는 단계를 포함하고, 하부 전극들과 버퍼층들 사이의 접합 계면에서의 산소 농도는 30 원자% 이하이고, 버퍼층들에서의 질소의 비율은 10 원자% 이상 50 원자% 이하인 불휘발성 반도체 메모리의 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 기판 상에 하부 전극들을 형성하는 단계; 환원성 분위기에서 하부 전극들에 열처리를 가하는 처리 및 플라즈마 분위기에 하부 전극들을 노출시키는 처리 중 하나를 행함으로써, 하부 전극들의 표면들 상의 산소 성분들을 제거하는 단계; 산소 성분의 제거 처리가 실시된 상기 하부 전극들 상에 저항 변화막들 - 상기 저항 변화막들은 탄소를 포함하는 막으로 형성되고, 그 전기 저항률이 전압 인가 또는 전류 공급 중 하나에 따라 변화됨 - 을 형성하는 단계; 및 저항 변화막들 상에 상부 전극들을 형성하는 단계를 포함하는 불휘발성 반도체 메모리의 제조 방법이 제공된다.
도 1a 및 1b는 본 발명의 원리를 설명하기 위해, 전극 상에 저항 변화층이 형성되는 경우에 물 및 수산기가 형성되는 상태들을 도시하는 모식도들이다.
도 2는 제1 실시예에 따른 저항 변화 소자(불휘발성 반도체 메모리)의 소자 구조를 도시하는 단면도이다.
도 3은 제2 실시예에 따른 저항 변화 소자(불휘발성 반도체 메모리)의 소자 구조를 도시하는 단면도이다.
도 4는 제3 실시예에 따른 교점형 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 도면이다.
도 5는 제3 실시예의 불휘발성 반도체 기억 장치에 사용되는 메모리의 셀 어레이부의 구조를 도시하는 투시도이다.
도 6은 제3 실시예의 불휘발성 반도체 기억 장치에 사용되는 메모리 셀의 구조를 도시하는 단면도이다.
도 7a 내지 7c는 구체적인 실시예를 설명하기 위해, 도 2의 구조의 저항 변화 소자의 제조 공정들을 도시하는 단면도들이다.
도 8은 질화 티타늄 표면의 바람직한 조성 범위를 도시하는 도면이다.
도 9는 질소 도핑된 탄소막의 바람직한 조성 범위를 도시하는 도면이다.
도 10은 질소 도핑된 탄소막 및 탄소막의 전기 저항률에 대한 측정 테스트 결과들을 도시하는 도면이다.
도 11은 질소 도핑된 탄소막이 탄소막 아래 형성되는 경우 및 이전막이 이후막 상에 형성되지 않는 경우의 XPS 측정 테스트 결과들을 도시하는 도면이다.
발명의 실시예를 설명하기 전에, 본 발명의 기본 원리에 대해 설명한다.
우선, 탄소계의 저항 변화층이 전극 상에 형성되는 경우가 고려된다. 도 1a에 도시된 바와 같이, 전극(1)으로서, 실리콘 등의 반도체 기판 상에 형성된 TiN막이 사용된다. 이때, 분위기 중의 산소로 인해 TiN막의 표면의 산화는 피할 수 없어, TiN막 상에 TiNO막이 형성될 것이다. 따라서, 전극(1) 상에 저항 변화층이 형성되는 경우, 도 1b에 도시된 바와 같이, 저항 변화층(2)은 전극(1)의 TiNO막에 밀착된다.
탄소계 층(2)은 일반적인 CVD법 등의 사용에 의해 형성된다. 이때 사용된 재료는 탄화 수소계 가스이며, 구성 원소는 탄소(C) 및 수소(H) 원자들을 포함한다. 탄소계 재료들은 흡수성이 높고, 막(film)은 수소, 물, 수산기(OH기) 등의 흡수로 인해 시간 경과에 따라 불안정하게 된다. 또한, 탄소계 재료가 전극에 흡수된 산소와 결합함에 따라, 탄소계 재료와 전극과의 밀착성이 저하되어 그 사이에 갭들을 형성하고, 저항 변화 특성이 불안정하게 되는 문제를 발생시킨다. 또한, 탄소계 막에 전압 공급에 의한 전계를 인가하거나 또는 전류를 통과시켜 줄 열(Joule heating)을 발생시킴에 의해, 막 내의 불순물 재구성으로 인해 막 특성들이 불안정하게 되는 문제가 발생된다.
저항 변화층(2)이 전극(1) 상에 직접 성막되어 형성되는 경우, 전극(1)의 TiNO막 표면에 포함되는 산소, -OH기는, 저항 변화층(2)에 포함되는 수소 원자 또는 후속 공정 단계에서 저항 변화층(2)에 추후 공급되는 수소 원자와 반응한다. 그 결과, 저항 변화층(2)과 전극(1) 사이의 접촉 계면 상에 물 및 수산기가 형성될 수 있다. 물과 수산화기는 저항 변화층(2)과 전극(1) 사이의 밀착성을 저하시킬 것으로 예상된다.
따라서, 본원의 발명자 등은 저항 변화층 내의 수소와 전극 내의 산소 사이의 반응 발생을 억제하기 위해 열심히 연구했다. 그 결과, 저항 변화층 내의 수소와 전극 내의 산소 사이의 반응 발생을 억제하기 위해, 저항 변화층과 전극 사이에, 수소와 산소가 반응하지 않는 버퍼층을 배치하는 것이 효과적인 라는 것을 발견했다. 또한, 저항 변화층이 형성되기 전에 전극 표면의 산소량를 감소시키는 것이 효과적이라는 것을 발견했다.
즉, 저항 변화층과 전극 사이에 질소를 포함하고 주성분으로서 탄소를 갖는 버퍼층을 배치함으로써, 저항 변화층에 포함된 수소와 전극에 포함된 산소 간의 결합이 억제될 수 있다. 그 결과, 막분리가 억제될 수 있다. 또한, 전극의 산소 농도를 감소시킴으로써, 저항 변화층에 포함된 수소 및 전극에 포함된 산소가 결합되는 것 또한 억제될 수 있고, 그 결과, 막분리가 억제될 수 있다.
이하, 상기의 원리에 기초하여 본 발명의 실시예들이 첨부하는 도면들을 참고하여 상세히 설명된다.
(제1 실시예)
도 2는 본 발명의 제1 실시예에 따른 저항 변화 소자(불휘발성 반도체 메모리)의 소자 구조를 도시하는 단면도이다. 도 2의 참조 부호(11)는 기판, 참조 부호(12)는 하부 전극, 참조 부호(13)은 제1 버퍼층, 참조 부호(14)는 저항 변화층 및 참조 부호(16)은 상부 전극을 나타낸다. 기본적인 구조은 종래 구조와 동일하지만, 본 실시예에서는, 종래 구조에 부가하여, 저항 변화층(14)과 하부 전극(12) 사이에 버퍼층(13)이 형성된다.
하부 전극(12) 및 상부 전극(16)은 도전성 재료로 형성될 수 있고, 그 저항이 버퍼층(13) 및 저항 변화층(14)의 저항보다 작으면 충분하다. 하부 전극(12)과 상부 전극(16) 사이에 전압이 인가되는 경우, 인가 전압은 그 저항에 따라 분압된다. 이때, 버퍼층(13) 및 저항 변화층(14)의 전기 저항이 높으면, 버퍼층(13)과 저항 변화층(14) 사이에 전압이 인가되어, 저항 변화 동작이 행해질 수 있다.
보다 바람직하게는, 버퍼층(13)의 전기 저항은 저항 변화층(14)의 저항보다 낮게 설정하는 것이 요구된다. 버퍼층(13)의 전기 저항률이 저항 변화층(14)의 전기 저항률보다 낮게 설정되고, 버퍼층(13) 및 저항 변화층(14)이 동일 막 두께로 형성되면, 인가된 전압 대부분이 저항 변화층(14)에 인가된다. 이 경우, 저항 변화 동작이 쉽게 행해질 수 있다. 버퍼층(13)의 막 두께가 저항 변화층(14)의 막 두께보다 얇고, 버퍼층(13) 및 저항 변화층(14)이 동일 전기 저항률을 갖는다면, 인가된 전압 대부분은 저항 변화층(14)에 인가된다. 또한, 이 경우도, 저항 변화 동작이 쉽게 행해질 수 있다.
하부 전극(12) 및 상부 전극(16)은 티타늄, 지르코늄, 하프늄, 탄탈륨, 텅스텐, 알루미늄, 실리콘, 루테늄, 이리듐 또는 백금과 같은 도전성 금속, 또는 이들의 합금 또는 질화물로 각각 형성된다.
귀금속 재료가 사용되면, 반응성 이온 에칭 공정 또는 습식 제거(removal) 공정을 수행하는 것이 어려워, 그 비용이 높아진다. 따라서, 일반적으로는 티타늄, 지르코늄, 하프늄, 탄탈륨, 텅스텐, 알루미늄, 실리콘 또는 이들의 질화물을 사용하는 것이 용이하고 바람직하다. 그러나, 귀금속 재료가 사용되어도 소자가 동작하는 것은 물론이다.
저항 변화층(14)으로서, 탄소를 포함하는 재료가 사용될 수 있다. 예를 들어, 그것은 미소 결정립 크기의 그래파이트 성분과, 더 이상 질서를 갖지 않는 결정 구조가 흐트러진 소위 무정형 탄소 또는 비정질 탄소와의 혼합체로 형성될 수 있다.
그래파이트 성분의 일부 또는 전부는 탄소 나노 재료로 형성될 수 있다. 탄소 나노 재료로서, 싱글 월(single wall), 더블 월(double wall) 또는 멀티 월(multi wall)의 탄소 나노튜브 또는 풀러렌을 포함하는 미소한 나노 정도(nano-order) 스케일의 입체(steric) 구조체가 사용될 수 있다.
저항 변화층(14)의 전기 저항은 가역적으로 변화될 수 있는 2개 이상의 상이한 상태들을 갖는다. 보다 구체적으로는, 임계 전압 이상의 전압이 하부 전극(12)과 상부 전극(16) 사이에 인가, 임계 전류 이상의 전류가 하부 전극(12)과 상부 전극(16)을 통과하거나, 또는 임계 전하 이상의 전하들이 하부 전극(12)과 상부 전극(16)을 통해 주입된다. 그 결과, 저항 변화층(14)의 전기 저항은 상기 2개 이상의 상태 중에서 선택되는 소정의 상태로부터 다른 상태로 변화된다. 예를 들어, 임계 전압 이상의 전압, 임계 전류 이상의 전류, 또는 임계 전하 이상의 전하들이 공급되면, 전기 저항은 저저항 상태로 설정되는 경우 고저항 상태로 변화되거나 또는 고저항 상태로 설정되는 경우 저저항 상태로 변화된다.
상기 효과를 얻는 원리는 명확하지 않으며, 탄소막의 결정 상태는 전압, 전류 또는 전하의 공급에 따라 변화할 수 있는 가능성이 있다. 예를 들어, 비정질 상태로부터 결정화 상태로 변화될 수 있거나, 또는 탄소 원자들의 결합이 sp2 결합으로부터 sp3 결합으로 변화될 수 있다.
버퍼층(13)은 재료로서 질소를 포함하는 탄소막이다. 버퍼층(13)의 존재로 인해, 하부 전극(12)과 저항 변화층(14) 사이의 밀착성이 향상되고, 최적의 저항 변화 특성이 얻어진다. 또한, 반복 저항 변화로 인한 열화(deterioration)에 대한 내성이 증가되어, 소자 신뢰성이 향상된다. 탄소막에 포함되는 질소의 비율을 10 원자% 이상으로 설정하는 것이 바람직하다. 비율이 10 원자% 이상으로 설정되면, 하기에 나타낼 바와 같이, 버퍼층으로서 기능한다. 또한, 바람직하게는, 50 원자% 이하로 설정될 수 있다. 질소의 조성비가 높아지면 전기 저항률이 증가하므로, 전기 저항이 높아져, 저항 변화층에 충분히 높은 전압이 인가되지 않을 가능성이 있다. 그러나, 이 경우, 버퍼층(13)은 얇게 형성될 수 있다.
하부 전극(12)은 도전성 금속막이지만, 도전성 금속막이 성막된 후, 분위기 중의 수분이나 산소가 최외각 표면 상에 흡수된다. 또한, 습식 세정 공정에서의 표면은 산화되거나 또는 표면이 수산기로 덮혀 있다.
저항 변화층(14)으로서 사용되는 탄소막은 수소를 포함한다. 반도체 공정에서의 수소 분위기의 다양한 공정에서 수소는 막에 쉽게 도입된다. 수소 분위기에서의 공정은, (1) 탄소막을 화학 기상 성막법으로 성막하여 형성하는 공정, (2) 탄소막을 습식 세정 공정을 행하여 세정하는 공정, (3) 건식 에칭 후의 잔존 공정에 의해 탄소막을 세정하는 공정, (4) 소자에 연관되는 구동 트랜지스터의 특성을 안정화시키는 수소 열처리 공정을 포함한다.
본 실시예의 구조에 따르면, 하부 전극(12)과 저항 변화층(14) 사이에 삽입된 버퍼(13)의 존재로 인해, 하부 전극(12)에 포함되는 산소와 저항 변화층(14)에 포함되는 수소의 반응 및 휘발성 물(H20)의 형성이 억제될 수 있다. 그 결과, 하부 전극(12)과 저항 변화층(14)이 분리되거나 또는 박리되는 것을 미리 방지할 수 있어, 신뢰성이 향상될 수 있다.
또한, 버퍼층(13)이 질소를 포함하기 때문에, 하부 전극(12) 및 저항 변화층(14)에 포함되는 불순물들이 확산되고 서로 반응하는 것이 방지될 수 있다. 그 결과, 하부 전극(12) 및 저항 변화층(14)이 분리되는 것을 방지할 수 있다. 하부 전극(12) 및 저항 변화층(14)이 분리되지 않으면, 충분히 높은 전압 또는 많은 양의 전류가 저항 변화층(14)에 인가될 수 있고, 충분히 많은 양의 전하들이 저항 변화층(14)에 주입될 수 있으며, 따라서, 저항 변화 동작이 장기간 유지될 수 있다. 보다 바람직하게는, 하부 전극(12)의 표면의 산소 농도를 낮게 설정하는 것이 바람직하고, 하부 전극(12)의 산소 농도는 30 원자% 이하로 설정되는 것이 바람직하다.
(제2 실시예)
도 3은 본 발명의 제2 실시예에 따른 저항 변화 소자(불휘발성 반도체 메모리)의 소자 구조를 도시하는 단면도이다. 본 실시예에서, 도 1과 동일한 부분들은 동일한 부호들로 나타내고, 그 상세한 설명은 생략된다.
본 실시예는, 버퍼층이 저항 변화층(14)과 하부 전극(12) 사이뿐만아니라, 저항 변화층(14)과 상부 전극(16) 사이에도 삽입된다는 점에서 상기 설명된 제1 실시예와 상이하다. 즉, 저항 변화층(14)과 하부 전극(12) 사이에는 제1 버퍼층(13)이 형성되고, 저항 변화층(14)과 상부 전극(16) 사이에는 제2 버퍼층(15)이 형성된다. 버퍼층(15)은 버퍼층(13)과 동일한 재료로 형성될 수 있다.
상기 구성에 의해, 제1 실시예와 동일한 효과를 얻을 수 있는 것은 물론, 저항 변화층(14)과 상부 전극(16) 사이의 분리가 방지될 수 있고, 또한 신뢰성도 향상될 수 있다.
(제3 실시예)
도 4는 본 발명의 제3 실시예에 따른 교점형의 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 도면이다.
복수의 워드선들 WL(WLi-1, WLi, WLi+1) 및 복수의 비트선들 BL(BLj-1,BLj, BLj+1)은 평행하게 배치되고, 워드선들 WL은 X 방향으로 연장되고, 비트선들 BL은 Y 방향으로 연장된다. 도 4에서, 3개의 워드선들 및 비트선들만이 도시되었지만, 실제, 다수의 워드선들 WL 및 비트선들 BL이 배치된다.
워드선들 WL의 일측 단부들은, 선택 스위치들로서 작용하는 MOS 트랜지스터 RSW를 경유하여 워드선 드라이버&디코더(31)에 접속된다. 비트선들 BL의 일측 단부들은, 선택 스위치들로서 작용하는 MOS 트랜지스터 CSW를 경유하여 비트선 드라이버&판독 회로(32)에 접속된다.
MOS 트랜지스터들 RSW의 게이트들에는 1개의 워드선(행)을 선택하는데 사용되는 선택 신호들 R(Ri-1, Ri, Ri+1)이 각각 공급된다. MOS 트랜지스터 CSW의 게이트들에는 1개의 비트선(열)을 선택하는데 사용되는 선택 신호들 C(Cj-1, Cj, Cj+1)이 각각 공급된다.
메모리 셀들은 각각의 워드선들 WL과 비트선들 BL 사이의 교차부들에 배치된다. 즉, 각각의 워드선들 WL과 비트선들 BL 사이의 교차부들에 메모리 셀들(33)이 배치되어 있는 소위 교점형 셀 어레이 구조가 형성된다. 메모리 셀(33)은 제1 실시예와 마찬가지로 저항 변화 재료를 사용하여 형성되고, 기록/재생 시에서의 유입 전류(sneak current)를 방지하기 위한 다이오드(34)가 메모리 셀(33)에 대해 직렬로 접속된다.
도 5는 도 4의 불휘발성 반도체 기억 장치에 사용된 메모리 셀 어레이부의 구조를 도시한다.
워드선들 WL 및 비트선들 BL이 반도체 기판(30) 상에 배치되고, 메모리 셀들(33) 및 다이오드들(34)은 각각의 선들 사이의 교차부들에 배치된다. 교점형 셀 어레이 구조의 특징은, 각각의 메모리 셀들(33)에 MOS 트랜지스터들을 접속시킬 필요가 없기 때문에, 집적 밀도를 향상하는데 이점이 있다는 것이다.
예를 들어, 도 6에 도시된 바와 같이, 메모리 셀은 워드선 WL과 비트선 BL 사이에, 하부 전극(12), 버퍼층(13), 저항 변화층(14) 및 상부 전극(16)의 적층 구조를 배치함으로써 구성된다. 1비트 데이터가 1개의 메모리 셀에 기억된다. 다이오드(34)는 워드선 WL과 메모리 셀 사이에 배치된다. 세트/리셋(set/reset) 동작이 전압의 방향에 의해서만 변화되는 경우, 다이오드(34)를 생략하는 것이 보다 바람직하다.
[기입/소거/판독 동작들]
다음으로, 본 실시예의 반도체 기억 장치의 기입/소거/판독 동작들이 도 4 내지 도 6을 참고하여 설명된다. 이 경우, 도 4의 점선 A로 둘러싸인 메모리 셀이 선택되고, 선택된 메모리 셀에 대한 기입/소거/판독 동작들이 행해진다고 가정된다.
선택된 메모리 셀에 전압을 인가하여, 메모리 셀 내에 전위 구배를 일으켜 그것을 통해 전기 펄스를 통과시킴으로써 기입 동작(세트 동작)이 행해지기 때문에, 예를 들어, 워드선 WLi의 전위는 비트선 BLj의 전위보다 상대적으로 높게 설정된다. 비트선 BLj가 고정 전위(예를 들어, 접지 전위)로 설정되면, 워드선 WLi에 정(positive)의 전위가 인가될 수 있다.
또한, 기입 시, 비선택 워드선들 WLi-1, WLi+1 및 비선택 비트선들 BLj-1, BLj+1을 모두 동 전위로 바이어스하는 것이 바람직하다. 기입 전의 대기 시에는, 모든 워드선들 WLi-1, WLi, WLi+1 및 모든 비트선들 BLj-1, BLj, BLj+1을 프리차지하는 것이 바람직하다.
소거 동작(리셋 동작)에서는, 선택된 메모리 셀을 통해 대전류(large current) 펄스를 통과시킴으로써 발생하는 줄 열 및 그 잔류열로 인해, 인가 전압 또는 전류 에너지 자체가 사용된다. 이러한 목적을 위해, 예를 들어, 워드선 WLi의 전위는 비트선 BLj의 전위보다 상대적으로 높게 설정된다. 비트선 BLj가 고정 전위(예를 들어, 접지 전위)로 설정되면, 워드선 WLi에 정(positive)의 전위가 제공될 수 있다.
이때, 점선 A로 둘러싸인 선택된 메모리 셀에서, 기록 상태의 경우와는 반대 방향으로 변화가 일어나고, 그 상태는 다시 원래 상태로 복귀된다. 그 결과, 메모리 셀은 저저항 상태로부터 고저항 상태로 변화되고, 리셋 동작(소거)이 완료된다.
점선 A로 둘러싸인 선택된 메모리 셀를 통해 전류 펄스를 통과시키고, 그 메모리 셀의 저항을 검출함으로써 판독 동작이 행해진다. 그러나, 메모리 셀을 구성하는 재료가 저항 변화를 일으키지 않을 작은 값으로 전류 펄스를 설정하는 것이 요구된다.
예를 들어, 판독 회로에 의해 발생된 판독 전류(전류 펄스)는 비트선 BLj로부터 점선 A로 둘러싸인 메모리 셀을 통해 통과되고, 판독 회로에 의해 메모리 셀의 저항이 측정된다.
[저항 변화 소자의 제조 방법]
메모리 셀부의 저항 변화 소자를 제조하기 위해, 기판 상에 하부 전극(12)이 형성되고, 하부 전극(12) 상에 버퍼층(13)으로서 질소를 포함하는 탄소막이 성막된다. 그 후, 버퍼층(13) 상에 저항 변화층(14)으로서 탄소막이 형성되고, 저항 변화층(14) 상에 상부 전극(16)이 형성된다. 이 경우, 기판과 하부 전극(12) 사이에, 다른 층이나 또는 구조가 형성될 수 있다. 예를 들어, 기판과 하부 전극(12) 사이에, 트랜지스터 또는 다이오드가 형성될 수 있다.
저항 변화 메모리 셀의 제조 방법에서, 버퍼층(13)의 성막 전에, 하부 전극(12)의 표면 상의 산소 원자들을 제거하는 것이 바람직하다. 이는, 하부 전극(12)의 표면 상의 산소가 상층에 성막되는 탄소막(저항 변화막)(14)에 포함되는 수소와 반응하면, H20이 형성되어, 밀착성이 극도로 저하되기 때문이다.
하부 전극(12)의 표면 상의 산소 원자들은, 환원성 분위기에서 열처리를 행함으로써 제거될 수 있다. 구체적으로는, 수소 또는 암모니아를 포함하는 환원성 가스 분위기에서, 400℃ 이상의 온도에서 열처리가 행해진다. 열분해에 의해 생성된 수소는 하부 전극(12)의 표면 상의 산소 원자들과 반응하여 제거되고, 하부 전극(12)의 표면 상에 발생된 산소를 포함하는 불순물이 제거된다.
또한, 하부 전극(12)의 산소는, 수소, 헬륨, 아르곤, 질소 또는 상기 가스들의 혼합물을, 플라즈마 방전 또는 UV 광 조사에 의해 여기시켜 라디칼(radicals)을 생성하고, 보다 민감하게 반응시킴으로써 효율적으로 제거될 수 있다.
보다 바람직하게는, 하부 전극(12)의 형성 공정, 및 버퍼층(13)과 저항 변화층(14)의 형성 공정을 진공에서 연속으로 행하는 것이 바람직하다. 보다 구체적으로는, 하부 전극(12)의 형성 공정 내지 상부 전극(16)의 형성 공정은 1×10-3 Torr 이하의 진공도로 행하는 것이 바람직하다. 그 결과, 전극을 진공에서 유지함으로써, 전극이 대기(air)에 노출되어 형성되는 산소의 흡수가 방지될 수 있고, 농도를 낮게 설정함으로써 산소가 쉽게 제거될 수 있다. 또한, 장치가 낮은 잔류 산소 농도를 갖도록 제어되는 불활성 가스로 충전된 환경에서 유지되는 동안 각각의 공정들이 행해질 수 있다. 즉, 하부 전극(12)의 표면의 산화를 가능한 한 방지하는 것이 중요하다.
계속해서, 버퍼층(13)으로서 질소 도핑된 탄소막이 하부 전극(12) 상에 형성된다. 성막 방법으로는, CVD법, 스퍼터링법, 펄스 레이저법 등이 사용된다.
CVD법이 사용되는 경우, 아세틸렌(C2H2) 또는 프로필렌(C3H6) 등의 탄화 수소계 가스는 반응 가스로서 사용되고, 진공 하에서 열처리된 웨이퍼 표면에, 질소와 함께 동시에 공급된다. 또한, 반응 가스의 분해를 촉진하기 위해, 플라즈마를 사용하는 플라즈마 CVD법이 행해질 수 있다. 반응 가스를 분해하고 효율적으로 질소를 도입하기 위해, 웨이퍼 온도를 400℃ 이상으로 설정하는 것이 바람직하다.
스퍼터링법이 사용되는 경우, 아르곤 및 질소의 혼합물을 포함하는 고진공에서의 스퍼터링에 탄소 타깃이 사용된다. 아르곤과 질소 유량(flow)의 혼합비를 변화시킴으로써, 질소의 조성이 제어될 수 있다.
다음으로, 저항 변화층(14)로서의 사용되는 탄소막이 버퍼층(13) 상에 형성된다. 성막 방법으로, CVD법, 스퍼터링법, 펄스 레이저법 등이 사용될 수 있다. CVD법이 사용되는 경우, 반응 가스로서 사용되는 아세틸렌(C2H2) 또는 프로필렌(C3H6)과 같은 탄화 수소계 가스가 진공 하에서 열처리된 웨이퍼 표면에 공급되어, 탄소막을 성막한다. 또한, 반응 가스의 분해를 촉진하기 위해, 플라즈마를 사용하는 플라즈마 CVD법이 행해질 수 있다. 반응 가스를 분해하기 위해 웨이퍼의 온도를 300℃ 이상으로 설정하는 것이 바람직하다. 이 경우, 탄화 수소계 가스가 사용되기 때문에, 성막 조건들에 따라 상이하지만, 탄소막에는 대략 0.01 원자% 내지 20 원자%의 수소가 잔류한다.
스퍼터링법이 사용되는 경우, 고진공 하의 아르곤 분위기에서 탄소 타깃이 스퍼터링된다. 스퍼터링에 의해 막이 형성되는 경우, 수소는 스퍼터링 공정에 사용되지 않기 때문에, 성막 직후에는 수소가 포함되지 않는 특징이 얻어진다.
스퍼터링 성막 직후에 얻어진 탄소막은 수소를 포함하지 않지만, 일반적으로미소한 메모리 셀이 형성되는 경우에는, 반응성 에칭 공정 또는 그 후에 행해지는 세정 공정에 수소가 도입될 것이다. 그 결과, 하부 전극(12)의 산소 원자들은 탄소막 상에 새롭게 도입된 수소와 반응하여, 저항 변화 동작을 방해한다. 따라서, 스퍼터링 막이 사용되는 경우에도, 버퍼층(13)을 사이에 개재함으로써 개선 효과가 얻어질 수 있다.
탄소막의 전기 저항률은, 성막 조건에 의존하고, 일반적으로 저온에서 성막됨에 따라 높아지고, 열처리를 추가적으로 행함으로써 낮아진다. 저항 변화 소자의 원하는 저항을 얻기 위해, 탄소막의 성막 후에 불활성 가스 분위기에서 열처리가 행해질 수 있다.
마지막으로, 저항 변화층(14) 상에 버퍼층(15)을 개재하여 상부 전극(16)이 형성된다. 버퍼층(15)은 버퍼층(13)과 동일한 방법으로 형성될 수 있다.
상부 전극 재료에 포함되는 산소량이 적을 경우, 특히, 30 원자% 이하인 경우에는, 상부 전극(16) 아래 형성되는 버퍼층(15)은 반드시 형성될 필요는 없다. 이는, 저항 변화층(14)로서 작용하는 탄소층에 포함되는 수소가, 막 분리가 발생할 정도로 상부 전극(16)의 산소와 반응하지 않기 때문이다.
[정리]
상기 불휘발성 반도체 메모리를 사용하는 반도체 기억 장치에 따르면, 탄소를 주성분으로서 포함하는 저항 변화층을 사용함으로써 고밀도 기록을 실현하고, 저항 변화층과 각각의 전극들 사이의 계면에서의 산소 농도를 저감시킬 수 있는 것은 물론이다. 그 결과, 저항 변화층과 전극 사이의 밀착성이 향상될 수 있고, 이들 사이의 막 분리가 방지될 수 있다. 따라서, 소자로서 장치의 신뢰성이 대폭으로 향상될 수 있다. 본 실시예에서는, 불휘발성 반도체 기억 장치만이 설명되지만, 본 실시예에서 제안되는 재료 및 원리는 현재의 하드 디스크들 및 DVD들과 같은 기록 매체에 적용될 수 있다.
다음으로, 본 발명은 실시예들을 참고하여 보다 상세히 설명된다. 그러나, 본 발명은 다음 실시예들에 한정되는 것은 아니다.
(실시예 1)
도 7a 내지 7c는 도 2에 도시된 구조의 저항 변화 소자의 제조 단계들을 도시하는 단면도들이다.
우선, 도 7a에 도시된 바와 같이, 실리콘 기판(110) 상에 실리콘 산화막(111)이 200nm로 성막된다. 그 후, 실리콘 산화막(111) 상에 5nm의 티타늄 막 및 10nm의 질화 티타늄 막이 형성된다. 또한, 50nm의 텅스텐 막 및 10nm의 질화 티타늄 막이 적층되어 성막되고, 상기 막들은 하부 전극(112)으로서 사용된다.
실리콘 산화막(111)은 재료로서 TEOS(TetraEthoxySilane)(테트라에톡시실란: Si(OC2H5)4)를 사용하여 저압 CVD법에 의해 형성된다. 다른 성막법 또는 열산화법에 의해 실리콘 산화막(111)이 형성될 수 있다. 실리콘 산화막(111)을 형성하는 이유는, 실리콘 기판(110)과 하부 전극 금속이 서로 반응하여 이상 성장하여, 결함을 생성하는 것을 방지하기 위해서이다.
또한, 티타늄은 질화 티타늄 막과 실리콘 산화막 사이의 밀착성을 향상시키고, 막들을 박리하기 어렵게 만들도록 하는데 사용된다. 질화 티타늄 막의 막 두께는 자유롭게 결정되지만, 막 두께를 5nm 이상으로 설정하는 것이 바람직하다. 5nm 이하로 설정되면, 질화 티타늄이 핵 성장(island growth)될 가능성을 높이고, 원자 레벨에서 평탄하지 않다. 또한, 막 두께가 증가되면 막의 응력으로 인해 밀착성이 저하되기 때문에, 막 두께를 50nm 이하로 설정하는 것이 바람직하다.
텅스텐 막은 하부 전극(112)의 일부이며, 하부 전극(112)이 상부 패드에 접속될 때, 하부 전극(112) 상에 성막되는 층간막을 과에칭시켜 콘택트를 형성하기 위해, 20nm 이상의 막 두께가 요구된다.
텅스텐 막 상에 형성되는 질화 티타늄 막은 저항 변화막과 접촉하여 형성되는 하부 전극이며, 저항 변화 특성에 영향을 준다. 본 실시예에서, 예로서, 질화 티타늄 막을 들었지만, 티타늄, 지르코늄, 하프늄, 탄탈륨, 텅스텐, 알루미늄, 실리콘, 루테늄, 이리듐 또는 백금, 또는 이들의 합금 또는 질화물이 사용될 수 있다.
도 8은 하부 전극 표면이 질화 티타늄인 경우의 바람직한 조성 범위를 도시한다. 질화 티타늄은, 성막 후에 대기에 노출되거나, 또는 진공 챔버 내에 제공되는 동안 저진공(예를 들어, 1×10-3Torr 이상)으로 설정함으로써 잔류 산소에 의해 산화되어, 막의 최외각 표면은 산화되어 산질화 티타늄으로 변환된다. 이때, 하부 전극 상에 흡수된 산소막이 존재하고, 그 위에 탄소막이 성막되면, 이전에 기술된 바와 같이, 수소와 반응하여 밀착성을 저하시킨다.
도 8에 도시된 범위에서, 밀착성이 변화되지 않고, 양호한 특성이 얻어질 수 있다. 질화 티타늄의 조성은, 질소 농도가 60 원자% 이상이 되면 그 전기 저항값이 상승하기 때문에 전극으로서 부적합하다. 또한, 질소 농도가 20 원자% 이하가 되면, 하부 전극 내의 티타늄은 상층 및 하층으로 확산되어 적층 구조 조성을 불안정하게 하므로 부적합하다. 보다 바람직하게는, 질화 티타늄의 질소 조성은 40 원자% 이상 및 60 원자% 이하로 설정되는 것이 바람직하다. 산소의 조성은 30 원자% 이하로 설정되는 것이 바람직하다. 이 범위에서, 저저항 전극이 얻어질 수 있고, 막 구조가 안정화되어 밀착성이 저하되지 않는다.
다음으로, 버퍼층(113)을 형성하기 위해, 저압 CVD법을 사용하여 질소로 도핑된 2nm의 탄소막이 성막된다. 성막을 위해, 캐리어 가스로서 헬륨 가스(He)를 사용함으로써 프로필렌(C3H6)의 원료 가스가 공급되고, 동시에, 도핑용으로 질소 가스가 공급된다. 이때, 웨이퍼 온도는 500℃로 설정되고, 플라즈마 방전 전력은 1000W로 설정된다. 또한, 성막 전에 He 또는 질소 분위기에서 플라즈마 처리가 행해지고, 하부 전극(112)의 표면 상에 형성된 산화층이 감소되거나 또는 제거된다. 막 두께는 2nm 이상 10nm 이하로 설정하는 것이 바람직하다. 이는, 막 두께가 2nm보다 얇지 않으면, 버퍼층으로서의 효과를 얻을 수 있고, 막 두께가 지나치게 두꺼우면 소자에 높은 전압이 인가되는 것이 요구되기 때문이다.
도 9는 질소 도핑된 탄소막의 바람직한 조성 범위를 도시한다. 탄소막에 포함되는 질소의 비율은 10 원자% 이상으로 설정되는 것이 바람직하다. 10 원자% 이상이면, 탄소막은 하기 설명된 바와 같이, 버퍼층으로서 기능할 수 있다. 또한, 그 상한은 50 원자% 이하로 설정되는 것이 바람직하다. 질소의 조성비가 높아지면 전기 저항률이 증가하므로, 전기 저항이 높아져, 저항 변화막에 충분히 높은 전압이 인가될 수 없는 가능성을 발생시킨다. 이 경우, 버퍼층(13)의 막 두께가 감소될 수 있다. 또한, 막 조성을 40% 이하로 설정하는 것이 바람직하다. 막 조성이 40% 이하이면, 또한 저항이 감소될 수 있다. 수소의 잔류량이 20 원자% 이하이면, 막의 특성은 성막 조건들에 따르겠지만 안정화될 수 있다. 수소의 잔류량이 20 원자% 이상이면, 하부 전극 산화량이 30 원자% 이상인 경우, 하부 전극의 산화막과의 반응에 의해 밀착성이 저하된다.
본 실시예에서, CVD법을 사용하여 성막하는 예를 들었지만, 스퍼터링법이 사용될 수 있다. 스퍼터링법을 사용하여 성막이 행해지는 경우, 그래파이트 등으로 형성된 탄소 타깃을 아르곤 및 질소의 혼합물을 포함하는 분위기에서 스퍼터링함으로써 성막이 행해진다.
다음으로, 저항 변화층(114)을 형성하기 위해, 저압 CVD법을 사용하여 50nm의 탄소막이 성막된다. 성막을 위해, 캐리어 가스로서 헬륨 가스(He)를 사용하여 프로필렌(C3H6)의 원료 가스가 공급된다. 이때, 웨이퍼 온도는 500℃로 설정되고, 플라즈마 방전 전력은 300W로 설정된다. 막 두께는 20nm 이상, 100nm 이하로 설정하는 것이 바람직하다. 막 두께가 20nm 보다 얇은 경우, 과전류가 흘러 장치를 파괴한다. 반면, 두께가 100nm 초과하면 인가된 전압 및/또는 전류 흐름은 저항을 변화시키기에 충분하지 않다.
CVD법에서, 탄화 수소 가스는 반응 가스로서 종종 사용되지만, 이 경우, 성막 조건들에 따라, 막 내에 수소가 잔류한다. 수소의 잔류량은 성막 조건들에 따르겠지만, 20 원자% 이하의 범위 내에서 설정되는 것이 바람직하다. 이는. 수소 함유량이 많으면, 산화된 하부 전극과의 반응이 진행되기 쉽고, 밀착성의 저하되며, 소자의 신뢰성이 열화되기 때문이다.
본 실시예에서, CVD법에 의한 성막 예를 들었지만, 스퍼터링법이 사용될 수 있다. 스퍼터링법에 의해 성막이 행해지는 경우, 그래파이트 등으로 형성되는 탄소 타깃을 아르곤과 같은 불활성 가스 내에서 스퍼터링하여 성막이 행해진다.
상기 설명에서, 저항 변화층(114)은 탄소막으로 형성되지만, 탄소를 포함하는 재료가 사용되면, 동일한 효과가 얻어질 수 있다. 예를 들어, 탄소 나노 재료, 그래파이트, 비정질 탄소 또는 이들의 혼합체를 포함하는 탄소의 입체 구조체가 사용될 수 있다.
다음으로, 상부 전극(116)을 형성하기 위해, 스퍼터링법을 사용하여 10nm의 질화 티타늄 막 및 50nm의 텅스텐 막이 적층되어 성막된다. 본 실시예에서, 예로서 질화 티타늄 및 텅스텐이 사용되지만, 다른 도전성 금속들이 사용될 수도 있다.
다음으로, 도 7b에 도시된 바와 같이, 공지된 리소그래피 기술 및 반응성 이온 에칭 기술을 사용하여, 층들(116 내지 113)이 전극 형상으로 가공된다. 계속해서, 도 7c에 도시된 바와 같이, 층간 절연막(117)으로서 실리콘 산화막이 형성되 고, 그 후 하부 전극(112) 및 상부 전극(116)에 접속되는 패드들(118)이 형성된다.
이와 같이 형성된 저항 변화 소자에 대하여, 일본 산업 표준(JIS)(Japanese Industrial Standard) K54008.5에 기재된 테이프 테스트에 기초하여 박리 테스트가 행해진다. 그 결과, 버퍼층(113)으로서 작용하는 질소 도핑된 탄소막이 제공되지 않은 경우, 테이프 테스트 후에 저항 변화층(114)이 완전히 박리되는 것이 발견되었다. 한편, 버퍼층(113)이 제공되는 경우, 저항 변화층(114)은 분리되지 않고, 다음 단계에서도 분리되지 않는다.
또한, 저항 변화 소자의 샘플이 분열(cleave)되어 그 단면이 SEM(주사형 전자 현미경)을 사용하여 확인된다. 그 결과, 버퍼층(113)으로서 작용하는 질소 도핑된 탄소막이 제공되지 않은 경우, 하부 전극(112)과 저항 변화층(114) 사이에 국소적인 갭(local gap)이 형성된다는 것이 이해된다. 한편, 버퍼층(113)이 제공되는 경우, 하부 전극(112) 및 저항 변화층(114)은 가깝게 접합되고, 이후 단계에서도 또는 추가 열처리가 행해지는 경우에도 그 접합면들은 분리되지 않는다. 따라서, 소자 동작의 양호한 특성을 얻어 유지하기 위해서는, 갭들을 형성하지 않는 것이 절대적으로 필요하고, 단면을 SEM을 사용하여 관찰함으로써 품질이 확인될 수 있었다.
도 10은 버퍼층(113)로서 작용하는 질소 도핑된 탄소막 및 저항 변화층(114)으로서 작용하는 탄소막의 전기 저항률에 대한 측정 테스트 결과들을 도시한다. 질소 도핑된 탄소막의 전기 저항률은 탄소막의 전기 저항률에 비해 1자릿수 만큼 낮다. 따라서, 전극들(112 및 116) 사이에 인가된 전압은 버퍼층(113)에서 크게 감쇠되지 않고, 저항 변화층(114)에 효율적으로 인가될 수 있다. 또한, 질소 도핑된 탄소막 및 탄소막의 막 두께비를 변화시킴으로써, 저항 변화층(114)으로서 사용되는 탄소막에 인가되는 전압이 조정될 수 있다.
도 11은 버퍼층(113)으로서 작용하는 질소 도핑된 탄소막 및 저항 변화층(114)으로서 작용하는 탄소막에 대한 X선 광전자 분광기(XPS) 측정 테스트들(O1s 스펙트럼)의 결과들을 도시한다.
도면 11에서, 실선은 탄소막만이 형성되어 있고 질소 도핑된 탄소막은 형성되어 있지 않은 경우를 나타내고, 파선은 질소 도핑된 탄소막을 통해 탄소막이 형성되는 경우를 나타낸다.
질소 도핑된 탄소막 및 탄소막은 질화 티타늄 하부 전극 상에 2nm로 성막된다. XPS 신호는 막이 두껍게 형성되는 경우 감쇠되기 때문에, 2nm의 막 두께를 갖는 질소 도핑된 탄소막 또는 탄소막을 통하여, 질화 티타늄의 하부 전극이 분석된다. O1s XPS 강도는 표면 상 및 광전자 감쇠 길이 이내, 대략 10nm 이하의 영역에 존재하는 산소량에 대응한다. 질소 도핑된 탄소막을 통해 탄소막이 형성되는 경우, 탄소막이 직접 형성되는 경우에 비해 O1s XPS 강도가 감소된다. 그 결과, 질소 도핑된 탄소막을 통해 탄소막이 형성되는 경우, 하부 전극 상에 형성된 금속 산화층이 감소될 수 있다는 것이 입증된다. 마찬가지로, 분열되어 그 단면이 노출된 후의 웨이퍼에 대한 에너지 분산형 X선 분광기를 사용하는 평가 방법에서도, 하부 전극 부분의 산소의 신호가 감소되는 것이 확인될 수 있다.
제1 실시예의 구성에서, 질소 도핑된 탄소막의 질소 조성이 0, 10, 30, 40 원자%로 설정되고, 저항 변화부의 직경이 30, 2, 0.2, 0.1, 0.05μmφ의 순서로 변화되는 샘플이 형성되고, 그 스위칭 특성이 평가된다. 하기의 표 1에 도시되는 바와 같이 저항 변화부의 직경이 크고 질소 도핑된 탄소 버퍼막이 제공되지 않은 경우 이외의 경우들에서 양호한 스위칭 특성들이 얻어질 수 있다.
질소 조성[원자%] 저항 변화부의 직경[μmφ] SW 특성
0 30 불량
10 30 불량
30 30 불량
40 30 불량
0 2 불량
10 2 양호
30 2 양호
40 2 양호
0 0.2 불량
10 0.2 양호
30 0.2 양호
40 0.2 양호
0 0.1 불량
10 0.1 양호
30 0.1 양호
40 0.1 양호
0 0.05 불량
10 0.05 양호
30 0.05 양호
40 0.05 양호
표 1에서, "불량"은 일반적인 스위칭 동작을 행할 수 없는 것을 나타내고, "양호"는 세트/리셋 저항 및 전압을 얻을 수 있다는 것을 나타낸다. 저항 변화부의 직경이 큰 경우, 즉, 소자 면적이 넓은 경우, 소자는 결함들의 영향을 받기 쉬워, 스위칭 동작을 행하기 어렵다. 소자 면적이 작을수록, 동작 확률이 높아진다. 그러나, 질소 조성이 0%인 경우, 즉, 질소 도핑된 탄소막이 제공되지 않은 경우, 소자는 밀착성의 열화의 영향을 받기 쉬워, 스위칭 동작을 행하기 어렵다.
이상 설명한 바와 같이, 저항 변화막(114)인 탄소막과 하부 전극(112) 사이에, 버퍼층(113)인 질소 도핑된 탄소막을 배치함으로써, 상기 막들 사이에서의 반응이 억제될 수 있다. 그 결과, 물리적으로는 분리가 억제될 수 있고, 전기적으로는 안정된 저항 변화 특성이 실현될 수 있다.
따라서, 이러한 실시예에 따르면, 흡수성이 높고, 밀착성이 약한 탄소막의 경우에도, 탄소계 재료와 전극 사이의 밀착성이 저하되는 것이 방지될 수 있고, 저항 변화 특성이 불안정하게 되는 것이 억제될 수 있다. 또한, 메모리 셀들은, 그 조성이 다원계 산화물 재료에 비해 용이하게 제어될 수 있기 때문에, 비교적 용이하게 형성될 수 있다. 따라서, 현재의 불휘발성 플래시 메모리의 기록 밀도를 더 향상시키기 위한 차세대 기술로서, 산업 상의 상당한 장점들이 얻어질 수 있다.
(변형예)
본 발명은 상기 예들 및 실시예들로 한정되는 것이 아니고, 본 발명의 기술적 범위에서 벗어남 없이, 구성 요소들을 다양하게 변형하여 구체화할 수 있다. 또한, 상기 실시예에 개시되어 있는 복수의 구성 요소들을 적당히 조합하여 다양한 발명들을 구성할 수 있다. 예를 들어, 상기 실시예들에 개시되어 있는 모든 구성 요소들로부터 일부 구성 요소들이 삭제될 수 있고, 다른 실시예들의 구성 요소들이 적절히 조합될 수 있다.
저항 변화층은 반드시 단일 탄소막으로 형성될 필요는 없고, 주성분으로서 탄소를 포함하는 막으로 형성될 수 있다. 마찬가지로, 버퍼층은 반드시 질소 도핑된 탄소막으로 형성될 필요는 없고, 질소가 도핑되고 주성분으로서 탄소를 포함하는 막으로 형성될 수 있다.
본 기술분야의 기술자들에 있어 추가 장점들 및 변형들이 쉽게 발생할 것이다. 따라서, 광범위한 양태들의 본 발명은 본원에 도시되고 기재되어 있는 특정 상세들 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 특허청구범위 및 그 균등물에 의해 규정되는 바와 같이 일반적인 발명의 개념에 대한 사상 또는 범위에서 벗어나지 않고 다양한 변형들이 이루어질 수 있다.
11: 기판
12: 하부 전극
13: 제1 버퍼층
14: 저항 변화층
16: 상부 전극

Claims (20)

  1. 불휘발성 반도체 메모리로서,
    기판 상에 형성되는 하부 전극들;
    상기 하부 전극들 상에 형성되는 제1 버퍼층들 - 상기 버퍼층들은 질소 및 탄소를 포함하는 막으로 형성됨 - ;
    상기 제1 버퍼층들 상에 형성되는 저항 변화막들 - 상기 저항 변화막들은 탄소를 포함하는 막으로 형성되고, 그 전기 저항률은 전압 인가 또는 전류 공급 중 하나에 따라 변화됨 - ; 및
    상기 저항 변화막들 상에 형성되는 상부 전극들
    을 포함하고,
    상기 하부 전극들과 상기 제1 버퍼층들 사이의 접합 계면(bonding interface)에서의 산소 농도는 30 원자% 이하이고,
    상기 제1 버퍼층들에서의 질소의 비율은 10 원자% 이상 50 원자% 이하인, 불휘발성 반도체 메모리.
  2. 제1항에 있어서,
    각각이 상기 저항 변화막과 상기 상부 전극 사이에 배치되고, 질소 및 탄소를 포함하는 막으로 형성되는 제2 버퍼층들을 더 포함하는, 불휘발성 반도체 메모리.
  3. 삭제
  4. 제1항에 있어서,
    상기 하부 전극 및 상기 상부 전극 각각은 티타늄, 지르코늄, 하프늄, 탄탈륨, 텅스텐, 알루미늄, 실리콘 또는 이들의 질화물로 형성되는, 불휘발성 반도체 메모리.
  5. 제1항에 있어서,
    상기 제1 버퍼층은 질소 도핑된 탄소층인, 불휘발성 반도체 메모리.
  6. 제2항에 있어서,
    상기 제2 버퍼층은 질소 도핑된 탄소층인, 불휘발성 반도체 메모리.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 버퍼층의 막 두께는 2nm이상 10nm이하인, 불휘발성 반도체 메모리.
  9. 제1항에 있어서,
    상기 저항 변화막의 막 두께는 20nm 이상 100nm 이하인, 불휘발성 반도체 메모리.
  10. 제1항에 있어서,
    상기 저항 변화막은 탄소 나노 재료, 그래파이트, 비정질 탄소, 탄소 나노튜브, 풀러렌을 포함하는 탄소의 입체 구조체(steric structure) 및 이들의 혼합물 중 하나로 형성되는, 불휘발성 반도체 메모리.
  11. 불휘발성 반도체 저장 장치로서,
    제1 배선과 제2 배선 사이의 교점에 각각 배치되는 복수의 메모리 셀들을 포함하고,
    각각의 메모리 셀들은
    하부 전극,
    질소 및 탄소를 포함하며 상기 하부 전극 상에 형성되는 버퍼층,
    탄소를 포함하며 상기 버퍼층 상에 형성되는 저항 변화막 및
    상기 저항 변화막 상에 형성되는 상부 전극을 포함하고,
    상기 하부 전극과 상기 버퍼층 사이의 접합 계면에서의 산소 농도는 30 원자% 이하이고,
    상기 버퍼층에서의 질소의 비율은 10 원자% 이상 50 원자% 이하인, 불휘발성 반도체 저장 장치.
  12. 제11항에 있어서,
    상기 제1 배선과 상기 하부 전극 사이 또는 상기 상부 전극과 상기 제2 배선 사이에 배치되는 비오믹 소자(non ohmic element)를 더 포함하는, 불휘발성 반도체 저장 장치.
  13. 불휘발성 반도체 메모리의 제조 방법으로서,
    기판 상에 하부 전극들을 형성하는 단계;
    상기 하부 전극들 상에, 각각이 질소 및 탄소를 포함하는 막으로 형성되는 버퍼층들을 형성하는 단계;
    상기 버퍼층들 상에 저항 변화막들 - 상기 저항 변화막들은 탄소를 포함하는 막으로 형성되고, 그 전기 저항률이 전압 인가 또는 전류 공급 중 하나에 따라 변화됨 - 을 형성하는 단계;
    상기 저항 변화막들 상에 상부 전극들을 형성하는 단계
    를 포함하고,
    상기 하부 전극들과 상기 버퍼층들 사이의 접합 계면에서의 산소 농도는 30 원자% 이하이고,
    상기 버퍼층들에서의 질소의 비율은 10 원자% 이상 50 원자% 이하인, 불휘발성 반도체 메모리 제조 방법.
  14. 제13항에 있어서,
    상기 버퍼층들을 형성하기 전에, 환원성 분위기에서 상기 하부 전극들에 열처리를 가함으로써, 상기 하부 전극들의 표면들 상의 산소 성분들을 제거하는 단계를 더 포함하는, 불휘발성 반도체 메모리 제조 방법.
  15. 제13항에 있어서,
    상기 버퍼층들을 형성하기 전에, 플라즈마 분위기에 상기 하부 전극들을 노출시킴으로써, 상기 하부 전극들의 표면들 상의 산소 성분들을 제거하는 단계를 더 포함하는, 불휘발성 반도체 메모리 제조 방법.
  16. 제13항에 있어서,
    상기 하부 전극들을 형성하는 단계, 상기 버퍼층들을 형성하는 단계, 상기 저항 변화막들을 형성하는 단계 및 상기 상부 전극들을 형성하는 단계는 진공에서 연속적으로 행해지고, 진공도는 1×10-6Torr 이하로 설정되는, 불휘발성 반도체 메모리 제조 방법.
  17. 제15항에 있어서,
    상기 플라즈마 분위기를 형성하기 위해, 아르곤, 수소, 헬륨, 질소, 및 이들의 혼합 가스 중 하나가 사용되는, 불휘발성 반도체 메모리 제조 방법.
  18. 삭제
  19. 삭제
  20. 삭제
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