KR101242944B1 - 메모리 셀, 메모리 셀 구조 및 메모리 셀 프로그래밍 방법 - Google Patents

메모리 셀, 메모리 셀 구조 및 메모리 셀 프로그래밍 방법 Download PDF

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Abstract

일부 실시형태는 제1 전도성 물질, 제2 전도성 물질 및 상기 제1 전도성 물질 및 상기 제2 전도성 물질 사이의 산화 물질을 포함하는 메모리 컴포넌트를 포함하는 메모리 셀들을 포함한다. 상기 메모리 컴포턴트의 저항성은 상기 제1 전도성 물질로부터 상기 산화 물질을 통해 상기 제2 전도성 물질로 전도되는 전류를 통해 구성될 수 있다. 다른 실시형태는 금속 및 유전체 물질을 포함하는 다이오드 및 상기 다이오드와 직렬로 연결된 메모리 컴포넌트를 포함한다. 상기 메모리 컴포넌트는 자기저항 물질을 포함하며, 상기 다이오드 및 자기저항 물질을 통해 전도되는 전류를 통해 변화가능한 저항성을 갖는 것을 특징으로 한다.

Description

메모리 셀, 메모리 셀 구조 및 메모리 셀 프로그래밍 방법{MEMORY CELLS, MEMORY CELL CONSTRUCTIONS, AND MEMORY CELL PROGRAMMING METHODS}
본 발명은 메모리 셀, 메모리 셀 구조 및 메모리 셀 프로그래밍 방법에 관한 것이다.
비-휘발성 메모리는 휴대용 장치, 예컨대 디지털 카메라 및 퍼스널 오디오 플레이어에 광범위하게 사용되고 있다. 여러 가지 많은 타입의 비-휘발성 메모리는 각각 상이한 핵심적인 기술을 사용하여 이용할 수 있다. 플래시 메모리 및 자기 디스크 메모리가 비-휘발성 메모리의 두 가지 예이다. 일부 비-휘발성 메모리는 부피가 클 수 있으며, 바람직하지 않는 전력량을 소모할 수 있다. 비-휘발성 메모리를 사용하는 휴대용 장치들의 배터리 수명을 연장시키고, 이러한 장치들의 크기를 줄이는 것이 바람직하다. 따라서 적은 면적을 차지하고, 소량의 전력을 소모하는 비-휘발성 메모리가 바람직하다.
도 1은 일 실시형태에 따른 구조 부분의 개략적인 단면도이다.
도 2는 일 실시형태에 따른 구조 부분의 개략적인 단면도이다.
도 3은 일 실시형태에 따른 다이오드의 3개의 상이한 바이어스 조건을 설명하기 위한 3개의 밴드-갭 다이어그램을 나타낸다.
도 4는 일 실시형태에 따른 메모리 요소들의 배열의 개략적인 전기회로도이다.
도 5는 일 실시형태에 따른 반도체 구조 부분의 개략적인 단면도이다. 도 5는 또한 일부 단면의 컴포넌트들의 개략적인 전기회로도를 나타낸다.
도 6은 일 실시형태에 따른 반도체 구조 부분의 개략적인 단면도이다. 도 6은 또한 일부 단면의 컴포넌트들의 개략적인 전기회로도를 나타낸다.
일부 실시형태에서, 교차점(cross-point) 메모리 셀들은 다이오드들을 포함하도록 형성된다. 상기 다이오드들은 또한 인접한 장치들 사이의 크로스-토크(cross-talk)를 완화하고, 가능하면 방지하면서 메모리 셀 부분에 또는 메모리 셀 부분으로부터 전류가 통하도록 구성될 수 있다. 상기 다이오드들은 적층형 얇은 유전체 필름들(stacked thin dielectric films)을 포함할 수 있으며, 상기 유전체 필름들은 특정 메모리 셀들에 대한 맞춤형 다이오드 특성들(tailored diode properties)을 획득하도록 조작된 밴드-구조이다.
종래의 실리콘계 n-p 접합 다이오드들을 이용하는 것보다는 다이오드들에 있어서 적층형 유전체 물질들을 이용하는 것이 유리할 수 있다. 상기 종래의 실리콘계 접합 다이오드들은 밴드갭, 소클리-리드-홀(SRH) 발생 및 재결합율, 활성 도핑 농도, 분사 속도, 캐리어 수명 및 파괴 강도(또는 이온화율 등과 같은 기타 고전계 특성들)와 관련해서 제한이 있을 수 있다.
상기 교차점 메모리 셀들은 수직 적층형으로 배열될 수 있다. 상기 메모리 셀들의 적층은 개개 메모리 셀에 제공되는 공간 소모(real estate consumption)를 실질적으로 줄일 수 있다. 예를 들면, 두개의 4F2 메모리 셀이 적층되어 하나의 메모리 셀이 다른 메모리 셀의 바로 위에 온다면, 각 메모리 셀에 의해 소비되는 반도체 공간의 양이 효과적으로 반으로 줄어 개개 메모리 셀이 반도체 공간의 2F2만 필수적으로 소모하게 된다. 효과적인 공간 소모의 감소는 수직-적층형 메모리 셀들의 수에 비례하여 증가한다. 따라서 메모리 셀 어레이의 적어도 일부 메모리 셀들을 수직으로 적층함으로써 집적에 상당한 발전이 달성될 수 있다.
적층된 메모리 셀들은 비휘발성 메모리로서 이용될 수 있으며, 싱글 레벨 셀들(SLCs) 또는 멀티레벨 셀들(MLCs)에 상응할 수 있다. 이러한 비휘발성 메모리는 NAND 메모리 어레이로 통합될 수 있다. 멀티-적층형 멀티레벨 셀들(MS-MLCs)을 형성하는 실시형태에서, 메모리는 특히 비용이 저렴하며, 고성능이며, 고 밀도인 것을 알 수 있다. 적층형 셀들은 멀티-레벨 상호연결을 통해 전송될 수 있다.
일부 실시형태에서, 메모리 셀의 제조는 임의의 고온의 도펀트 활성 단계가 거의 없이 저온 증착 공정을 이용하여 실리콘 기판 상에서 실행된다. 고온 공정을 피함으로써 집적 회로 장치에 열적으로 유도되는 손상을 경감시킬 수 있다. 또한 교차점 메모리 셀들의 메모리 요소들로서 이용할 수 있을 것으로 보이는 대다수의 물질들(예를 들면, Ge2Se2Te5 및 다른 칼코겐의 이원 화합물(chalcogenide), 다양한 금속 산화물 등)은 고온에서의 안정성이 부족하다.
실시형태는 도 1 내지 14를 참조하여 설명한다.
도 1을 참조하여 다이오드 구조(2)의 단편을 나타낸다. 상기 단편은 베이스(12)와 상기 베이스(12) 상의 다이오드(26)를 포함한다.
베이스(12)는 반도체 물질을 포함할 수 있으며, 일부 실시형태에서, 단결정 실리콘을 포함할 수 있거나, 필수적으로 단결정 실리콘으로 구성되거나, 또는 단결정 실리콘으로 구성될 수 있다. 상기 베이스는 반도체 기판으로 언급될 수 있다. "반도체성 기판(semiconductive substrate)", "반도체 구조(semiconductor construction)" 및 "반도체 기판(semiconductor substrate)"이라는 용어는 이에 제한되는 것은 아니나, 예컨대(단독으로 또는 다른 물질들을 포함하는 조립체들로서) 반도체성 웨이퍼 및(단독으로 또는 다른 물질들을 포함하는 조립체들로서) 반도체성 물질 층들과 같은 벌크 반도체성 물질들을 포함하는 반도체성 물질을 포함하는 임의의 구조를 의미한다. "기판(substrate)"이라는 용어는 이에 제한되는 것은 아니나, 전술한 반도체성 기판들을 포함하는 임의의 지지 구조체(supporting structure)를 나타낸다.
베이스(12)는 동일하게 나타내지는 않았지만 일부 실시형태들에서 다수의 층들을 포함할 수 있다. 예를 들면, 베이스(12)는 집적 회로 제조와 관련된 하나 이상의 층들을 포함하는 반도체 기판에 상응할 수 있다. 일부 실시형태들에서, 상기 층들은 하나 이상의 금속 상호연결 층들, 배리어 층들, 확산 층들, 절연 층들 등에 상응할 수 있다. 일부 실시형태들에서, 상기 베이스의 최상부 영역은 전기적 절연 물질을 포함하여 다이오드(26)의 전도성 층이 직접 그러한 절연 물질에 대응하도록 할 수 있다. 일부 실시형태들에서, 베이스(12)는 SOI(semiconductor-on-insulator) 구조를 포함할 수 있다.
다이오드(26)는 전도성 물질들(22 및 32), 및 절연성 물질(34)을 포함한다. 일부 실시형태에서, 전도성 물질들(22 및 32)은 전도성 다이오드 물질들(또는, 다시 말해, 다이오드 전극들)로서 언급될 수 있다. 전도성 물질들(22 및 32)은 임의의 적당한 조성물 또는 조성물들의 결합물을 포함할 수 있으며, 예를 들면, 하나 이상의 다양한 금속들(예를 들면, 탄탈, 플래티넘, 텅스텐, 알루미늄, 구리, 금, 니켈, 티타늄, 몰리브덴 등), 금속-함유 조성물들(예를 들면, 질화금속, 텅스텐 실리케이트 또는 탄탈 실리사이드 등과 같은 금속 실리사이드), 및 전도성-도핑 반도체 물질들(예를 들면, 전도성-도핑 실리콘)을 포함하거나, 이들로 필수적으로 구성되거나, 또는 구성될 수 있다. 일부 실시형태에서, 전도성 물질들(22 및 32)은 각각 약 2 나노미터 내지 약 20 나노미터의 두께를 가질 수 있다.
일부 실시형태에서, 물질(22)은 알루미늄, 텅스텐, 몰리브덴, 플래티넘, 니켈, 탄탈, 구리, 티타늄, 텅스텐 실리사이드 또는 탄탈 실리사이드 중 하나를 포함할 수 있으며, 물질(32)은 알루미늄, 텅스텐, 몰리브덴, 플래티넘, 니켈, 탄탈, 구리, 티타늄, 텅스텐 실리사이드 또는 탄탈 실리사이드를 포함할 수 있다.
절연성 물질(34)은 다이오드 유전체 물질로서 언급될 수 있으며, 임의의 적당한 조성물 또는 조성물들의 조합을 포함할 수 있다. 도 1에 도시된 바와 같이, 절연성 물질(34)은 물질(22) 및 물질(34) 둘 다와 물리적으로 직접 접촉할 수 있다.
일부 실시형태에서, 절연성 물질(34)은 전기적인 절연성 층의 적층을 포함하며, 각각의 층들은 다이오드의 특정 응용에 있어서 맞춤 제작된 밴드 갭 및/또는 밴드-정렬 특성들을 갖는다. 상기 층들은 약 0.7 나노미터 내지 약 5 나노미터의 개별 두께를 가질 수 있으며, 질화알루미늄, 알루미늄 산화물, 하프늄 산화물, 마그네슘 산화물, 니오브 산화물, 질화실리콘, 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 이트륨 산화물 및 지르코늄 산화물로 이루어진 군으로부터 선택된 하나 이상의 조성물을 포함하거나, 이들로 필수적으로 구성되거나 또는 구성될 수 있다. 상기 산화물 및 질화물은 특정 화학량론에 관한 것이라기보다는 주 성분들에 관한 것을 나타낸다. 따라서 실리콘 산화물은 실리콘 이산화물의 화학량론을 포함하는 실리콘 산화물로서 언급된다.
다이오드(26)는, 제1 전압이 물질(32) 및 물질(22)에 인가되는 경우, 상기 물질(32)이 물질(22) 보다 더 높은 전위에 있으며, 물질(32)로부터 물질(22)로 전류를 전도시키도록 구성될 수 있다. 다이오드(26)는 또한, 제2 전압이 물질(32) 및 물질(22)에 인가되는 경우, 상기 물질(22)이 물질(32) 보다 더 높은 전위에 있으며, 물질(22)로부터 물질(34)로 전류가 흐르는 것을 막도록 구성될 수 있다. 따라서 상기 제2 전압은 상기 제1 전압의 극성에 반대되는 극성을 가질 수 있다. 일부 실시형태에서, 상기 제1 전압은 약 0.5 볼트 및 1.5 볼트 사이일 수 있으며, 상기 제2 전압은 약 0 볼트 및 -15 볼트 사이일 수 있다. 따라서 다이오드(26)는 인가된 바이어스 전압에 따라 전류를 전도시키는 능력의 선택적으로 전도시키는 장치로서 특징지워질 수 있다.
일부 실시형태에서, 상기 제1 전압은 상기 제2 전압과 동일한 크기를 가질 수 있다. 따라서 다이오드(26)는 순방향 바이어스 전압인 경우에 물질(32)로부터 물질(22)로 전류가 흐르도록 할 수 있지만, 역방향 바이어스의 동일한 전압인 경우에는 물질(22)로부터 물질(32)로 전류가 흐르는 것을 막을 수 있다.
물질(34)의 터널링 특성들 및/또는 전도성 물질들(22 및 32)의 캐리어 주입 특성들은 엔지니어가 다이오드(26)로 목적하는 특성들을 맞출 수 있다. 예를 들면, 물질들(22, 32 및 34)을 조절하여 다이오드(26)가 전술한 제1 전압이 물질(32) 및 물질(22)에 인가되는 경우에 물질(22)로부터 물질(34)을 통해 물질(32)로 전자가 터널링 하도록 하지만, 전술한 제2 전압이 물질(32) 및 물질(22)에 인가되는 경우에는 물질(32)로부터 물질(22)로 전자가 터널링을 하는 것을 막는다.
도 2를 참조하여 다이오드 구조(4)의 단편을 설명하였다. 적당하게 상기 도 1의 설명에서 사용된 것과 같이, 도 2에서도 유사한 참조번호들이 사용되었다. 단편(4)은 다이오드(26)의 다른 실시형태를 나타낸다. 단편(4)은 베이스(12), 및 상기 베이스(12) 상의 다이오드(26)을 포함한다.
도시된 실시형태에서, 다이오드 유전체 물질(34)은 3개의 상이한 유전체 조성물(54, 56 및 58)의 적층을 포함한다. 상기 조성물은 서로에 대해서 조정되어, 그 조성물들 사이의 밴드 갭 및/또는 전도대 에지들 및/또는 가전자대 에지들 이, 반대 방향으로는 아니나, 그 조성물들을 통해 일 방향으로 캐리어들의 터널링을 가능하게 할 수 있다.
유전체 조성물(54, 56 및 58)은 임의의 적당한 조성물들을 포함할 수 있으며, 예를 들면, 질화알루미늄, 알루미늄 산화물, 하프늄 산화물, 마그네슘 산화물, 니오브 산화물, 질화실리콘, 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 이트륨 산화물 및 지르코늄 산화물로 이루어진 군으로부터 선택된 하나 이상의 조성물을 포함할 수 있다.
도 2의 예시적인 다이오드(26)는 3개의 상이한 유전체 조성물들(54, 56 및 58)을 가지지만, 다른 실시형태에서, 다이오드(26)는 3개의 상이한 유전체 조성물 이외의 다른 것을 포함할 수 있다. 특히 일부 실시형태에서, 다이오드(26)는 3개 이상의 상이한 유전체 조성물을 포함할 수 있으며, 다른 실시형태에서, 다이오드(26)는 3개 미만의 상이한 유전체 조성물을 포함할 수 있다. 다이오드(26)에서 사용되는 상이한 유전체 조성물의 수는 전압에 다이오드가 반응하는 속도에 영향을 줄 수 있다. 예를 들면, 상이한 유전체 조성물의 수가 증가함에 따라, 다이오드(26)에 전압이 바이어스된 시간과 상기 전압에 응답하여 다이오드(26)를 통해 전류가 흐르기 시작하는 시간 사이의 차이가 감소할 수 있다. 그러나 상이한 유전체 조성물의 수가 증가함에 따라, 순방향 바이어스 다이오드(26)에 사용되는 전압의 크기 또한 증가할 수 있다.
도 2의 실시형태는 하기와 같이 제조될 수 있다. 처음으로, 물질(22)이 베이스(12) 상에 형성될 수 있다. 물질(22)은 포토리소그래피 공정 및 하나 이상의 에치를 이용하여 패터닝될 수 있다. 이후에, 조성물(54)이 물질(22) 상에 형성될 수 있다. 일부 실시형태에서, 조성물(54)은 물질(22) 상에 증착될 수 있으며, 포토리소그래피 공정 및 하나 이상의 에치를 이용하여 패터닝될 수 있다. 조성물(54)은 예를 들어 원자 층 증착(ALD)을 포함하는 임의의 적당한 방법으로 증착될 수 있다. 조성물들(56 및 58)은 이후에, 조성물(54)과 관련해서 전술한 기술 중 하나 이상을 사용하여 조성물(54) 상에 증착될 수 있다.
일부 실시형태에서, 조성물(54, 56 및 58)을 형성하는데 사용되는 방법을 선택하여 방법이 실질적으로 물질(22)의 치수들을 변형시키지 않거나 또는 그렇지 않으면 물질(22)이 다이오드(26)의 전극으로서 작용하지 않도록 할 수 있다. 예를 들면, 조성물(54, 56 및 58)을 형성하는데 사용되는 최대 온도를 물질(22)의 용융 온도 이하로 하여, 물질(22)이 조성물들(54, 56 및 58)의 형성 결과로서 규모(dimension) 또는 형상을 변화시키지 않도록 할 수 있다. 또 다른 예로서, 조성물들(54, 56 및 58)은 도핑되지 않을 수 있다. 따라서 어닐링은 조성물들(54, 56 및 58)을 형성하는데 사용되지 않을 수 있다. 어닐링 없이 이들 조성물들을 형성하는 것이 유리할 수 있는데, 어닐링은 어닐링 중에 사용된 고온의 결과로서 물질(22)의 규모가 바람직하지 않게 변형되는 것을 포함할 수 있기 때문이다.
이후에, 물질(32)은 조성물(58) 상에 형성될 수 있다. 물질(32)은 포토리소그래피 공정 및 하나 이상의 에치를 사용하여 패터닝될 수 있다. 물질(32)은 도핑되지 않을 수 있으며, 물질(32)의 형성은 물질(22)의 용융 온도 보다 더 높은 온도는 사용하지 않을 수 있다.
도 3은 언바이어스(unbiased) 조건(다이어그램 60), 순방향 바이어스 조건(다이어그램 62) 및 역방향 바이어스 조건(다이어그램 64)에서의 다이오드(26)의 밴드 갭 다이어그램을 보여준다. 다이어그램들(60 및 64)은 언바이어스 조건 및 역방향 바이어스 조건에서, 유전체 조성물들(58, 56 및 54)로부터의 밴드가 전도성 물질들(22 및 32) 사이의 캐리어의 이동을 방해하는 것을 보여준다. 대조적으로, 다이어그램(62)은 터널링이 순방향 바이어스 조건에서 발생하여 캐리어(특히 도시된 실시형태에서의 전자들)가 전도성 물질(22)로부터 전도성 물질(32)로 양자 우물(66)을 통하여 터널링할 수 있음을 나타낸다. 상기 캐리어의 흐름은 도 3에서의 점선 화살표로서 도식적으로 나타냈다. 도 1 및 2에 도시된 다이오드들은 전도성 물질(32)로부터 전도성 물질(22)로 전류가 흐르도록 방향설정됨(oriented)을 주의해야 한다. 이는 전자가 전도성 물질(22)로부터 전도성 물질(32)로(즉, 전류 흐름의 반대 방향으로) 흐르는 것을 도시하는 도 3의 다이어그램들과 일치한다. 다른 실시형태들에서, 조성물들(54, 56 및 58)의 배열은 정반대가 되어, 순방향 바이어스 조건에서 전자 흐름은 전도성 물질(32)로부터 전도성 물질(22) 방향이다.
도 3의 밴드 구조들은 설계된(engineered) 밴드 구조로 생각할 수 있다. 헤테로 구조는 III/V 물질의 분자선 에피택시(MBE)에 의해 형성될 수 있다. 유전체 물질들에서, 밴드 갭은 비휘발성 메모리 셀들(예컨대 "크리스티드 배리어(crested barrier)" 셀 및 VARIOT 플래쉬 셀)로 알려져 있는, 열 처리(예컨대 알루미늄 산화물의 열처리)를 통해서 설계될 수 있다. 상기 밴드 갭 설계 구조들은 반도체에서 캐리어 전송의 밴드-에지 불연속의 특성을 이용할 수 있으며, 및/또는 유전체의 전하 저장에서의 밴드-에지 불연속의 특성을 이용할 수 있다. 비휘발성 메모리 셀에 있어서, 이는 유지 및 내구 특성을 최적화할 수 있다.
유전체 물질의 얇은 층들의 증착은 여기서 설명된 다이오드 구조들내에서 이용될 수 있는 국부 양자 우물들(66)을 생성할 수 있다. 유전체의 전도대 및 가전자대 에지들은 물질 선택 및/또는 열 처리에 의해서 설계될 수 있다. 금속 영역에서의 페르미 레벨 피닝(pinning)은 다이오드들의 상부 및 하부에서 전도성 물질의 조성물들을 맞춤으로써 설계될 수 있다. 유전체 두께에 따른 배리어 높이들은 구조들의 터널링 특성을 결정할 수 있다.
도 1 및 2에 도시된 다이오드들은 물질들(22, 32, 54, 56 및 58)의 조성들이 다이어그램(62)의 순방향 바이어스 터널링이 발생하도록 선택되도록 설계된 밴드-갭으로 고려될 수 있다. 물질들(22 및 32)의 선택에 있어서, 일함수가 고려될 수 있다. 일함수는 금속으로부터 전자를 제거하기 위해 사용되는 에너지의 양과 관련될 수 있다. 도 3에서, 물질들(22 및 32)에 상응하는 바들(bars)의 높이는 물질들(22 및 32)의 일함수를 나타낼 수 있다. 도 3에 도시된 바와 같이, 물질(22)은 물질(32) 보다 더 높은 일함수(더 높은 바로 나타냄)를 가질 수 있다. 결과적으로, 물질(22)로부터 전자를 제거하는데 사용되는 에너지의 양은 물질(32)로부터 전자를 제거하는데 사용되는 에너지의 양보다 더 클 수 있다. 물질(32) 보다 더 높은 일함수를 갖도록 물질(22)을 디자인하는 것은, 전자들이 물질(22)로부터 조성물들(54, 56 및 58)을 통하여 물질(32)로 터널링하는 것을 도울 수 있다.
조성물들(54, 56 및 58)의 선택에 있어서, 배리어 높이가 고려될 수 있다. 배리어 높이는 물질의 전도대와 물질의 가전자대 사이의 에너지 차이와 관련될 수 있다. 도 3에서, 조성물들(54, 56 및 58)에 상응하는 바들의 높이들은 조성물 들(54, 56 및 58)의 배리어 높이들을 나타낼 수 있다. 일부 실시형태에서, 조성물 들(54, 56 및 58)의 배리어 높이들은 도 3의 다이어그램(60)에 의해 도시된 바와 같이 물질들(22 및 32)의 일함수들보다 더 클 수 있다.
다이오드(26)의 밴드-갭 설계는 조성물들(54, 56 및 58)의 배리어 높이들이 특정 관계를 갖도록 조성물들(54, 56 및 58)을 선택하는 단계를 포함할 수 있다. 예를 들면, 각 조성물(54, 56 및 58)은 상이한 배리어 높이를 가질 수 있다. 또한, 다이어그램(60)에서 도시된 바와 같이, 조성물들(54, 56 및 58)은 배리어 높이를 증가시키기 위해서 물질들(22 및 32) 사이에 배열될 수 있다. 따라서(물질(22)에 거의 근접하는) 조성물(54)은 조성물(54, 56 및 58) 중 가장 낮은 배리어 높이를 가질 수 있으며, 조성물(56)은 조성물(54) 보다 더 큰 배리어 높이를 가질 수 있으며, 조성물(58)은 조성물(56) 보다 더 큰 배리어 높이를 가질 수 있다.
조성물(54, 56 및 58)은 서로에 대해서 정렬되어 있는 가전자대 에너지 레벨들을 갖도록 선택될 수 있다. 예로서, 조성물들(54, 56 및 58)의 가전자대 에너지 레벨들은, 조성물들(54, 56 및 58)의 가전자대 에너지 레벨이 실질적으로 동일하다면, 정렬될 수 있다. 대안적으로, 조성물들(54, 56 및 58)은 서로에 대해서 정렬되는 전도대 에너지 레벨을 갖도록 선택될 수 있다. 예로서, 조성물들(54, 56 및 58)의 전도대 에너지 레벨들은, 조성물들(54, 56 및 58)의 전도대 에너지 레벨들이 실질적으로 동일하다면, 정렬될 수 있다.
조성물들(54, 56 및 58)을 선택하여, 다이오드(26)가 순방향 바이어스될 때, 양자 우물들(66)이 조성물(56) 및 조성물(58) 사이의 접합부(junction) 및 조성물(54) 및 조성물(56) 사이의 접합부에 생성되도록 할 수 있다. 전술한 바와 같이, 다이오드(26)는 물질들(32 및 22)에 인가되는 전압에 의해서 순방향 바이어스되어, 물질(32)이 물질(22) 보다 더 높은 전위에 있을 수 있다. 또한 순방향 바이어스 조건에서, 양자 우물들은 다이오드들의 상부들 및 하부들에서 전도성 물질들 사이에 형성될 수 있다(상기 전도성 물질은 다이오드들의 전극들임).
상기 양자 우물은 불연속적인 에너지 레벨들을 가질 수 있다. 하나의 전극 및 인접한 유전체 사이의 접촉은 제1 페르미 레벨을 가질 수 있다. 에너지가 제공되는 경우, 그 상태는 캐리어 터널링의 가능성을 크게 증가시킬 수 있는 제1 허용 양자 에너지 레벨로 올라갈 수 있다. 이로 인해서 유전체 내의 전위 배리어를 효과적으로 낮출 수 있다.
역방향 바이어스 조건(예컨대 다이어그램(64)으로 도시된 조건)에서, 그 전위 배리어는 높고, 임의의 양자 우물의 형성은 억제된다. 따라서 유전체 두께가 적당하게 맞추어진다면, 제로에 근접하는 감소된 터널링으로 인하여, 하나의 금속으로부터 다른 금속으로 전도 전류가 흐를 가능성이 낮다.
다이오드(26)와 같은 구조들에 걸친 터널링 특성들은 페르미 레벨이 최저 허용 양자 에너지 레벨에 상응하는 경우, 급격한 턴온 특성이 있을 수 있음을 나타낸다. 이러한 결과는 더 높은 온도에서 포논(phonon)의 존재로 변형될 수 있지만 비-선형 특성이 상기 구조로부터 초래될 수 있다.
터널링은 매우 신속한 공정일 수 있으며, 펨토 초(femtosecond)로 발생할 수 있다. 터널링은 또한 비교적 온도에 의존하지 않을 수 있다. 따라서 여기서 설명된 타입의 얇은 필름 다이오드들은 매우 신속하게 스위칭될 수 있으며, 고온 신뢰성 기준을 충족할 수 있다. 예를 들면, 다이오드(26)는 순방향 바이어스될 수 있으며, 전류는 다이오드(26)를 통해 흐를 수 있다. 다이오드(26)는 이후에 역방향으로 바이어스되어 전류가 다이오드(26)를 통해서 흐르는 것을 막을 수 있다. 다이오드(26)는 고속으로 상기 방식으로 반복적으로 순방향으로 바이어스되고 다음에 역방향 바이어스될 수 있다. 일부 실시형태에서, 상기 속도는 10 Ghz를 초과할 수 있다.
밴드-갭 설계 다이오드에 적당한 일부 예시적인 조성물들은 물질(22) 용 알루미늄, 조성물(58) 용 알루미늄 산화물, 조성물(56) 용 실리콘 이산화물, 조성물(54) 용 질화실리콘, 및 물질(32) 용 텅스텐이다. 또 다른 예시적인 조성물 세트는 물질(22) 용 몰리브덴, 조성물(58) 용 실리콘 이산화물, 조성물(56) 용 질화실리콘, 조성물(54) 용 하프늄 산화물 및 물질(32) 용 플래티넘이다. 또 다른 예시적인 조성물 세트는 물질(22) 용 플래티넘, 조성물(58) 용 실리콘 이산화물, 조성물(56) 용 하프늄 산화물, 조성물(54) 용 지르코늄 산화물 및 물질(32) 용 니켈이다.
도 4는 메모리 셀들의 어레이의 일 실시형태를 도시하는 개략적인 회로도이다. 각 메모리 셀은 다이오드(26), 및 비트라인(22) 및 워드라인(24) 사이에 직렬로 연결된 메모리 요소(28)를 포함한다. 메모리 요소(28)는 2개 이상의 상이한 저항성 상태 중 하나로 구성될 수 있다. 결과적으로 메모리 요소(28)의 저항성 상태는 하나 이상의 정보 비트를 나타내기 위해 사용될 수 있다.
도 4의 메모리 셀 중 선택된 하나의 저항성 상태를 결정하기 위해서, 판독 전압(read voltage)을 워드라인들(24) 중 선택된 하나와 비트라인들(22) 중 선택된 하나에 인가할 수 있다. 응답으로서, 전류는 선택된 워드라인(24)으로부터 선택된 비트라인(22)으로 흐를 수 있다. 상기 전류는 선택된 메모리 셀의 메모리 요소(28)의 저항성 상태를 결정하기 위해서 측정될 수 있다. 예를 들면, 메모리 요소(28)가 높은 저항성 상태 또는 낮은 저항성 상태 중 하나로 프로그램되도록 구성된다면, 전류는 상기 전류가 높은 저항성 상태 또는 낮은 저항성 상태에 상응하는지의 여부를 결정하기 위해서 측정될 수 있다.
상기 판독 전압이 선택된 워드라인 및 선택된 비트라인에 인가되는 동안, 전압들은 다른(비-선택된) 워드라인들 및 비트라인들에 인가될 수 있다. 이러한 전압들은 선택된 셀을 통해 흐르는 전류의 정확한 측정을 보증할 수 있으며, 판독 전압 및 그 선택된 셀을 통하여 흐르는 전류가 그 어레이의 다른(비-선택된) 메모리 셀들의 저항성 상태들에 영향을 주는 것을 막을 수 있다.
예를 들면, 전압들은 비-선택된 메모리 셀들에 인가되어, 비-선택된 비트라인들이 선택된 워드라인과 동일하거나 또는 더 높은 전위에 있고, 이로써, 전류가 선택된 워드라인을 공유하는 비-선택된 메모리 셀들의 다이오드들을 통해서 흐르는 것을 막도록 할 수 있다.
일부 실시형태에서, 메모리 셀은 "0"의 비트 값에 상응하는 낮은 저항 상태와 "1"의 비트 값에 상응하는 높은 저항성 상태를 가지고, 또는 그 반대로, 단일 정보 비트를 저장하는데 사용될 수 있다.
일부 실시형태에서, 메모리 요소(28)는 4개의 상이한 저항성 상태 중 하나로 구성될 수 있다. 따라서, 메모리 요소(28)는 두개의 정보 비트를 나타낼 수 있다. 물론, 메모리 요소(28)가 4개의 상이한 저항성 상태보다 더 많거나 더 적게 가지며, 따라서 두개의 정보 비트보다 더 많거나 더 적게 나타낼 수 있는 다른 실시형태들도 가능하다.
후술하는 바와 같이, 메모리 요소(28)의 저항성 상태는 역으로 변경될 수 있다. 예를 들면, 메모리 요소(28)가 두개의 상이한 저항성 상태("A" 및 "B") 중 하나를 갖도록 구성되고, 메모리 요소(28)가 현재 저항성 상태 "A"이면, 메모리 요소(28)는 저항성 상태 "B"로 변경될 수도 있으며, 이후에 저항성 상태 "A"로 다시 변경될 수 있다. 일부 실시형태에서, 메모리 요소(28)의 저항성 상태는 하나 이상의 정보 비트를 저장하기 위해서 메모리 셀의 능력에 실질적으로 영향을 주지 않으면서 반복적으로 변경될 수 있다.
도 5를 참조하여 구조(6)의 단편을 설명한다. 적당하게 도 1-4의 설명에서 사용된 것과 같이, 도 5에서도 유사한 참조번호가 사용된다. 단편(6)은 도 4의 메모리 셀 중 하나의 구조의 일 실시형태이다. 단편(6)은(전술한) 베이스(12) 및 베이스(12) 상의 메모리 셀(10)을 포함한다.
개략적 전기회로도(8)는 단편(6)의 전기 컴포넌트 중 일부를 도시하기 위해서 단편(6)에 인접하게 도시하였다. 전기회로도(8)는 메모리 셀(10)이 워드라인(24), 메모리 요소(28), 다이오드(26) 및 비트라인(22)을 포함하는 것을 보여준다.
워드라인(24) 및 비트라인(22)은 구조(6) 안에서 전기적 전도성 물질을 포함하도록 도시되었다. 이러한 전기적 전도성 물질은, 하나 이상의 다양한 금속들(예를 들면, 탄탈, 플래티넘, 텅스텐, 알루미늄, 구리, 금 등), 금속-함유 조성물(예를 들면, 질화금속, 금속 실리사이드 등) 및 전도성-도핑된 반도체 물질(예를 들면, 전도성-도핑된 실리콘)을 포함하는, 임의의 적당한 조성물 또는 조성물의 조합을 포함할 수 있다. 개개 워드라인 및 비트라인은 두께가 약 2 나노미터 내지 약 20 나노미터일 수 있다.
워드라인(24), 메모리 요소(28) 및 전도성 물질(32)은 함께 메모리 컴포넌트(52)를 형성한다. 메모리 요소(28)는 임의의 적당한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 예를 들어, 산화-환원(redox) 공정을 실행하기에 적당할 수 있는 하나 이상의 자기저항성 물질을 포함하거나, 이들로 필수적으로 구성되거나 또는 구성될 수 있다. 일부 실시형태에서, 메모리 요소(28)는 두개의 상이한 안정 화학량론 상태를 나타내는 하나 이상의 금속 산화물을 포함할 수 있다.
예를 들면, 메모리 요소(28)는 산화철을 포함할 수 있으며, 두개의 상이한 저항성 상태 중 하나로 구성될 수 있다. 두개의 저항성 상태 중 첫번째 저항성 상태에서, 메모리 요소(28)는 주로 Fe3O4를 포함할 수 있으며, Fe2O3보다는 더 많은 Fe3O4를 포함할 수 있다. 이러한 저항성 상태에서 메모리 요소(28)는 약 5e3 Ohms의 비교적 낮은 저항성을 가질 수 있다.
두개의 저항성 상태 중 두번째 저항성 상태에서, 메모리 요소(28)는 주로 Fe2O3를 포함할 수 있으며, Fe3O4 보다 더 많은 Fe2O3를 포함할 수 있다. 따라서 첫번째 저항성 상태에서 메모리 요소(28)는 두번째 저항성 상태에서보다 더 높은 농도의 산소를 가질 수 있다. 두번째 저항성 상태에서 메모리 요소(28)는 약 1e5 Ohms의 비교적 높은 저항성을 가질 수 있다.
첫번째 저항성 상태일 때, 메모리 요소(28)는 첫번째 저항성 상태 대신에 두번째 저항성 상태로 재구성될 수 있다. 일부 실시형태에서, 프로그래밍 전압이 워드라인(24) 및 비트라인(22)에 인가될 수 있다. 전압은 15 볼트까지 될 수 있다. 프로그래밍 전압에 응답하여, 프로그래밍 전류는 메모리 요소(28)를 통해 이동할 수 있다. 전류는 메모리 요소(28)에서 산화환원 반응을 일으키기에 충분할 수 있으므로 첫번째 저항성 상태 대신에 두번째 저항성 상태로 메모리 요소를 재구성할 수 있다. 일부 실시형태에서, 프로그래밍 전류는 1 밀리 초 미만의 지속성을 갖는 전류 펄스의 형태일 수 있다.
메모리 요소(28)는 프로그래밍 전류 및/또는 프로그래밍 전압이 불연속적인 이후에, 두번째 저항성 상태로 남아있을 수 있다. 일부 실시형태에서, 메모리 요소(28)는 예를 들면, 1cm3 당 1e15 원자까지 금속성 원자의 양으로 도핑될 수 있다. 상기 금속성 원자는, 메모리 요소(28)의 저항성 상태를 변경할 수 있는 산화환원 반응이 일어나는 것을 방지함으로써 메모리 요소(28)가 도핑되지 않는다면, 메모리 셀이 특정 저항성 상태를 유지하는 시간의 양과 비교해서 메모리 요소(28)의 자기저항 물질이 특정 저항성 상태를 유지하는 시간의 양을 증가시킬 수 있다. 일부 실시형태에서, 금속성 이온은 구리 이온 및/또는 아연 이온일 수 있다.
메모리 요소(28)가 두번째 저항성 상태로 재구성되면, 메모리 요소(28)는 첫번째 저항성 상태로 재구성될 수 있다. 일부 실시형태에서, 프로그래밍 전압이 비트라인(22) 및 워드라인(24)에 인가되어 비트라인(22)이 워드라인(24)보다 더 높은 전위에 있을 수 있다. 그 전압의 결과로서, 전기장이 메모리 요소(28)에 걸쳐 존재할 수 있다. 상기 전기장은 메모리 요소(28)에서 산화환원 반응을 야기하기에 충분한 강도이어서, 메모리 요소(28)가 첫번째 저항성 상태로 재구성될 수 있다. 일부 실시형태에서, 프로그래밍 전압은 15 볼트까지일 수 있으며, 10 볼트 내지 15 볼트 사이일 수 있다. 일부 실시형태에서, 그 전압의 결과로서 메모리 요소(28)를 통해 흐르는 전류가 적거나 거의 없을 수 있는데, 다이오드(26)가 역방향으로 바이어스될 수 있으며, 비트라인(22)으로부터 워드라인(24)으로 전류가 흐르는 것을 억제하기 때문이다.
일부 실시형태에서, 하나 이상의 전도성 브리지가, 프로그래밍 전류에 의해 야기되는 산화환원 반응의 결과로서 메모리 요소(28)를 통해 형성될 수 있다. 하나 이상의 전도성 브리지는 비트라인(22) 및 워드라인(24)에 인가되는 프로그래밍 전압에 의해서 단절되어, 비트라인(22)이 워드라인(24) 보다 높은 전위에 있을 수 있다. 일부 실시형태에서, 복수의 약간 상이한 전압 레벨들이 복수의 전도성 브리지들을 각각 단절시킬 수 있다.
대안적으로 일부 실시형태에서, 하나 이상의 전도성 브리지는 물질(32)로부터 물질(40)를 통해 물질(38)로 흐르는 프로그래밍 전류에 의해서 단절될 수 있다.
전도성 물질(32), 절연성 물질(34)(도 2와 관련해서 전술한 유전체 조성물 들(54, 56 및 58)을 포함함) 및 비트라인(22)은 함께 도 1-3과 관련해서 전술한 것과 같이 다이오드(26)를 형성한다. 전도성 물질(32)은 메모리 컴포넌트(35) 및 다이오드(26)에 의해 오버랩된다. 일부 실시형태에서, 전도성 물질(32)은 물질(32)이 또한 메모리 컴포넌트(52)의 일부임에도 불구하고 전도성 다이오드 물질(또는 다시 말해서, 다이오드 전극)로서 언급될 수 있다.
도 3과 관련해서 전술한 바와 같이, 다이오드(26)는 전자가 절연성 물질(34)을 통해서 터널링할 수 있도록 구성될 수 있다. 상기 터널링 때문에, 물질(32)을 통하여 다이오드(26)를 나와서 메모리 요소(28)로 들어가는 전자들이 매우 높은 에너지 레벨을 가질 수 있다. 예를 들면, 전자들은 다이오드(26)가 종래의 p-n 다이오드인 경우에 그 전자들이 가질 수 있는 에너지 레벨보다 더 높은 2.0 내지 3.0 전자 볼트인 에너지 레벨을 가질 수 있다. 일부 실시형태에서, 전자들은 적어도 3.5 내지 4.0 전자 볼트의 에너지 레벨을 가질 수 있다. 높은 에너지 레벨 때문에 전자들은 대부분 탄도적(ballistic)일 수 있다. 탄도 전자는 비-탄도(non-ballistic) 전자들보다 메모리 요소(28)에서 산화환원 반응을 보다 효과적으로 야기할 수 있다. 예를 들면, 메모리 셀(10)을 프로그래밍하기 위해 사용되는 프로그래밍 전압은 종래의 p-n 다이오드를 갖는 메모리 셀의 프로그램보다 더 낮을 수 있는데, 메모리 셀(10)의 다이오드(26)가 종래의 p-n 다이오드에 의해 제공되는 비-탄도 전자보다 더 높은 에너지 레벨을 갖는 탄도 전자들을 제공하기 때문이다.
개략적인 전기회로도(8)에서, 다이오드(26)는 비트라인(22)과 메모리 요소(28) 사이에 있다. 다른 실시형태에서, 다이오드(26)는 추가적으로 또는 대안적으로 워드라인(24)과 메모리 요소(28) 사이에 있을 수 있다.
도시된 실시형태에서, 다이오드(26)는 전류가 메모리 컴포넌트(52)로부터 비트라인(22)으로 흐르도록 하지만, 전류가 반대 방향으로 흐르는 것은 제한한다. 이는 개개 메모리 요소로부터의 판독 및 기입을 가능하게 할 수 있으면서, 인접한 메모리 요소들 사이의 크로스-토크를 제한한다.
다이오드(26)가 메모리 컴포넌트(52)로부터 비트라인(22)으로 전류가 흐르도록 방향설정된 것으로 도시하였지만, 다른 실시형태에서, 다이오드(26)의 방향은 역전될 수 있다. 따라서 다이오드(26)는 전류가 비트라인(22)으로부터 메모리 컴포넌트(52)로 흐르도록 하며, 반대 방향으로의 전류 흐름을 제한하도록 방향설정될 수 있다.
일부 실시형태에서, 메모리 셀(10)은 메모리 셀의 수직 적층 및/또는 메모리 셀의 수평 배열을 포함하는 어레이로 통합될 수 있다. 일부 실시형태에서, 워드라인(24)은 메모리 셀(10)에 더하여 복수의 메모리 셀(예를 들면, 도 4에 도시된 바와 같은 메모리 셀의 컬럼)의 일부일 수 있으며, 비트라인(22)에 실질적으로 직교하여 연장될 수 있다. 비트라인(22)은 메모리 셀(10)에 더하여 복수의 메모리 셀(예를 들면, 도 4에서 도시한 메모리 셀의 열)의 일부일 수 있다. "실질적으로 직교하여(substantially orthogonally)"라는 용어는 비트라인들 및 워드라인들이 서로에 대해서 보다 직교하는 것을 의미하며, 이에 제한되지는 않지만, 워드라인들 및 비트라인들이 서로에 대해서 전체로 정확하게 직교하는 실시형태를 포함할 수 있다.
도 4 및 5의 실시형태는 하기와 같이 제조될 수 있다. 우선, 비트라인들(22)이 반도체 베이스(또는 기판)(12) 상에 형성될 수 있다. 비트라인들(22)은 비트라인 물질이 복수의 라인으로 패터닝되도록 포토리소그래피 공정 및 하나 이상의 에치를 이용하여 패터닝될 수 있다.
이후에, 다이오드 유전체 물질(34)(예를 들어 도 1-3과 관련해서 전술한 복수의 유전체 조성물의 적층일 수 있음)의 첫번째 레벨이 그 비트라인들 위에 형성된다. 다이오드 유전체 물질(34)은 그 비트라인들 및 그 비트라인들 사이의 공간에 걸쳐 증착될 수 있으며, 그 후, 도 5에 도시된 구조를 만들기 위해서 포토리소그래피 공정 및 하나 이상의 에치를 이용하여 패터닝될 수 있다. 일부 실시형태에서, 다이오드 유전체 물질(34)은 단지 워드라인들 및 비트라인들의 교차점들에만 있다. 일부 실시형태에서, 다이오드 유전체 물질은 워드라인들 및 비트라인들의 교차점에만 있도록 패터닝되기 보다는 비트라인들 사이에 남아 있을 수 있다. 다이오드 유전체 물질(34)은 예를 들면, ALD를 포함하는 임의의 적당한 방법으로 증착될 수 있다.
전기적 전도성 다이오드 물질(예를 들면, 다이오드 전극)(32)의 첫번째 레벨은 그후, 다이오드 유전체 물질(34) 상에 형성된다. 전기적 전도성 물질(32)은 물질을 증착한 다음에 포토리소그래피적으로 패터닝된 마스크 및 하나 이상의 에치로 이를 패터닝함으로써 도 5에 도시된 구조로 형성될 수 있다.
메모리 요소(28)는 그후, 전기적 전도성 물질(32) 상에 형성된다. 상기 메모리 요소는 비트라인들과 비트라인들 사이의 공간에 걸쳐 메모리 요소 물질을 증착하고, 다음에 포토리소그래피 공정 및 하나 이상의 에치를 이용하여 패터닝함으로써 형성되어, 메모리 요소 물질이 단지 워드라인 및 비트라인의 교차점에만 있는 그 도시된 구조를 만들 수 있다. 일부 실시형태에서, 메모리 요소 물질은 워드라인 및 비트라인의 교차점에만 있도록 패터닝되기 보다는 비트라인들 사이에 남아있을 수 있다.
워드라인 물질의 첫번째 레벨이 메모리 요소들 상에 형성된다. 상기 워드라인 물질은 비트라인들과 비트라인들 사이의 공간에 걸쳐 증착되고, 그후, 포토리소그래피 공정 및 하나 이상의 에치를 이용하여 패터닝되어, 비트라인들이 워드라인들과 실질적으로 직교하는 도시된 구조를 형성할 수 있다.
비트라인들, 다이오드 유전체, 전도성 다이오드 물질, 메모리 요소들 및 워드라인들의 후속 레벨들은 패시베이션 물질에 의해 분리되는 전술한 공정의 후속 반복을 이용하여 형성되어, 원하는 높이의 수직-적층형 메모리 어레이들을 형성할 수 있다. 일부 실시형태에서, 수직 적층체는 적어도 3개의 메모리 셀, 적어도 10개의 메모리 셀 또는 적어도 15개의 메모리 셀을 포함할 수 있다.
수직-적층형 메모리 셀은 서로 동일하거나 또는 서로 상이할 수 있다. 예를 들면, 수직 적층의 하나의 레벨에서 메모리 셀들에 이용되는 다이오드 물질은 수직 적층의 또 다른 레벨에서 메모리 셀들에 이용되는 다이오드 물질과는 조성에 있어서 상이할 수 있으며; 또는 수직 적층의 다른 레벨에서 메모리 셀들에 이용된 다이오드 물질과 동일한 조성물일 수 있다.
도 5는 비트라인(22) 및 메모리 컴포넌트(52) 사이에 제공되는 다이오드(26)를 나타낸다. 메모리 셀들이 전술한 바와 같이 적층되는 구조들을 포함하는 다른 구조에서, 다이오드(26)는 메모리 컴포넌트(52) 및 워드라인(24) 사이에 제공될 수 있다. 이러한 다른 구조를 형성하기 위해 이용되는 제조 공정은, 전도성 다이오드 물질 및 다이오드 유전체 물질이 메모리 요소 형성 이전보다는 메모리 요소 형성 이후에 형성될 수 있는 것을 제외하고는, 도 5의 구조를 형성하기 위해서 이용되는 공정과 유사할 수 있다. 또 다른 실시형태에서, 메모리 셀들 내의 워드라인들 및 비트라인들의 방향은 역전될 수 있으며(이에 따라서 워드라인들이 비트라인들 아래에 있음), 다이오드는 워드라인들과 메모리 요소들 사이 또는 비트라인들과 메모리 요소들 사이에 형성될 수 있다.
메모리 요소(28)의 다른 구조도 또한 가능하다.
도 6을 참조하면, 구조(8)의 단편이 도시되어 있다. 적당하게 도 1-2의 설명에서 사용된 것과 같이 유사한 참조번호가 도 6에서 사용되었다. 도 6은 메모리 요소(28)의 대안적인 실시형태를 도시한다. 단편(8)은 도 4의 메모리 셀 중 하나의 구조의 일 실시형태이다. 단편(8)은(전술한) 베이스(12) 및 상기 베이스(12) 상의 메모리 셀(10)을 포함한다.
개략적인 전기회로도(14)는 단편(8)의 전기적 컴포넌트 중 일부를 도시하기 위해 단편(8)에 인접하게 도시하였다. 전기회로도(14)는 메모리 셀(10)이 각각 전술한 워드라인(24), 다이오드(26) 및 비트라인(22)을 포함하는 것을 보여준다.
메모리 셀(10)은 또한 도 6에서 도시한 실시형태에서, 물질(38) 및 물질(40)을 포함하는 메모리 요소(28)도 포함한다. 물질(38)은 이온성 구리 또는 이온성 실버와 같은 철-풍부 전도성 물질을 포함하거나, 이들로 필수적으로 구성되거나 또는 구성될 수 있다. 일부 실시형태에서, 물질(38)이 포함될 수 있으며, 텔루르 또는 셀레늄과 같은 반응성 이온에 의해 활성화될 수 있다. 따라서 일부 실시형태에서, 물질(38)은 특정 화학량론에 관한 것이라기보다는 주컴포넌트에 관해서 언급되는 Cu-Te, Cu-Se, Ag-Te 또는 Ag-Se 중 하나 이상을 포함할 수 있다.
일부 실시형태에서, 물질(38)은 도핑된 칼코겐의 이원 화합물을 포함하거나, 이로 필수적으로 구성되거나 또는 구성될 수 있으며, 상기 도핑된 칼코겐의 이원 화합물은 유리일 수 있다. 예를 들면, 물질(38)은 게르마늄, 셀레늄, 텔루르 또는 실버 중 하나 이상을 포함할 수 있다. 물질(38)은 게르마늄, 셀레늄, 텔루르 또는 실버로 1 cm3 당 1.0e16 내지 5.0e17 원자의 농도로 도핑될 수 있다.
물질(40)은 금속 산화물과 같은 얇은 산화(thin oxide) 물질일 수 있다. 일부 실시형태에서, 물질(40)은 두께가 25 옹스트롬 미만일 수 있다. 물질(40)은 물질(38) 및 물질(32)과 물리적으로 직접 접촉할 수 있다. 따라서 물질(40)은 25 옹스트롬 미만의 물질(38) 및 물질(32) 사이의 분리를 제공할 수 있다.
메모리 요소(28)는 두개 이상의 상이한 저항성 상태 중 하나로 구성될 수 있다. 일부 실시형태에서, 메모리 요소(28)는 두개의 상이한 저항성 상태 중 하나로 구성될 수 있다. 두개의 저항성 상태 중 첫번째 상태에서, 메모리 요소(28)는 비교적 높은 저항성(예를 들면, 약 1 메가 ohm 및 100 메가 ohms 사이)을 가질 수 있다. 두개의 저항성 상태 중 두번째 상태에서, 메모리 요소(28)는 비교적 낮은 저항성(예를 들면, 6.5 k ohms 및 10 k ohms 사이)을 가질 수 있다.
첫번째 저항성 상태에 있을 때, 메모리 요소(28)는 첫번째 저항성 상태 대신에 두번째 저항성 상태로 재구성될 수 있다. 일부 실시형태에서, 프로그래밍 전압은 워드라인(24) 및 비트라인(22)에 인가될 수 있다. 상기 전압은 15 볼트까지일 수 있다. 프로그래밍 전압에 응답해서, 프로그래밍 전류는 메모리 요소(28)을 통해서 흐를 수 있다. 상기 전류는 물질(38)로부터의 이온이 물질(38)로부터 물질(40)로 급속히 퍼지도록 할 수 있으며, 이것은 전류의 전자와 이온 사이의 운동량 전달(momentum transfer) 때문이다. 일부 실시형태에서, 물질(38)로부터 물질(40)으로의 이온의 이동은 전자이동(electronmigration)으로 언급될 수 있다. 상기 이온은 메모리 요소(28)의 저항성을 감소시킬 수 있는 물질(38)과 물질(32) 사이에 전도성 브리지를 형성하여, 이로써 두개의 저항성 상태 중 두번째 상태로 메모리 요소(28)를 재구성할 수 있다. 일부 실시형태에서, 프로그래밍 전류는 수 마이크로 초만큼 짧거나 또는 수 밀리 초만큼 긴 지속성을 갖는 전류 펄스의 형태일 수 있다.
메모리 요소(28)는 프로그래밍 전류 및/또는 프로그래밍 전압이 불연속적인 이후에 두번째 저항성 상태에 남아있을 수 있다.
메모리 요소(28)가 두번째 저항성 상태로 재구성되면, 메모리 요소(28)는 첫번째 저항성 상태로 재구성될 수 있다. 일부 실시형태에서, 프로그래밍 전압은 비트라인(22) 및 워드라인(24)에 인가되어, 비트라인(22)이 워드라인(24) 보다 더 높은 전위에 있도록 할 수 있다. 그 전압의 결과로서, 전기장이 메모리 요소(28)에 걸쳐 존재할 수 있다. 상기 전기장은 이동된 이온들(migrated ions)에 의해 형성되는 전도성 브리지를 분리할 만큼 충분한 강도이므로, 메모리 요소(28)가 첫번째 저항성 상태로 재구성되도록 할 수 있다. 일부 실시형태에서, 프로그래밍 전압은 15 볼트까지일 수 있다. 일부 실시형태에서, 그 전압의 결과로서 메모리 요소(28)를 통해 흐르는 전류는 거의 없거나 또는 없으며, 이것은 다이오드(26)가 역방향 바이어스될 수 있으며, 비트라인(22)으로부터 워드라인(24)으로 전류가 흐르는 것을 막을 수 있기 때문이다.
일부 실시형태에서, 복수의 전도성 브리지가 존재할 수 있으며, 복수의 전도성 브리지 각각은 약간 상이한 전압 레벨에서 분리될 수 있다. 대안적으로 일부 실시형태에서, 전도성 브리지는 물질(32)로부터 물질(40)을 통해서 물질(38)로 흐르는 프로그래밍 전류에 의해서 단절될 수 있다.
도 3과 관련해서 전술한 것과 같이, 다이오드(26)는 전자들이 절연성 물질(34)을 통해서 터널링할 수 있도록 구성될 수 있다. 상기 터널링 때문에, 물질(32)을 통해 다이오드(26)를 나오고 물질(40)로 들어가는 전자들은 매우 높은 에너지 레벨을 가질 수 있으며, 도 5와 관련해서 전술한 것과 같이 탄도성(ballistic)일 수 있다. 탄도 전자들은 비-탄도 전자들보다 물질(38)로부터 물질(40)로의 이온의 이동을 보다 효과적으로 야기시킬 수 있다. 예를 들면, 메모리 셀(10)을 프로그래밍하는데 사용되는 프로그래밍 전압은 종래의 p-n 다이오드를 갖는 메모리 셀의 프로그래밍보다 더 낮을 수 있으며, 이는 메모리 셀(10)의 다이오드(26)가 종래의 p-n 다이오드에 의해 제공되는 비-탄도 전자들보다 더 높은 에너지 레벨을 갖는 탄도 전자들을 제공하기 때문이다.
개략적인 전기회로도(14)에서, 다이오드(26)는 비트라인(22)과 메모리 요소(28) 사이에 도시되었다. 다른 실시형태에서, 다이오드(26)는 워드라인(24) 및 메모리 요소(28) 사이에 추가적으로 또는 대안적으로 제공될 수 있다.
도 6의 실시형태는 하기와 같이 제조될 수 있다. 우선, 비트라인(22)이 반도체 베이스(또는 기판)(12) 상에 형성될 수 있다. 비트라인(22)은 포토리소그래피 공정 및 하나 이상의 에치를 이용하여 비트라인 물질을 복수의 라인으로 패터닝하도록 패터닝될 수 있다.
이후에, 다이오드 유전체 물질(34)(예를 들어 도 1-3과 관련해서 전술한 바와 같은 복수의 유전체 조성물의 적층일 수 있음)의 첫번째 레벨이 상기 비트라인 상에 형성된다. 다이오드 유전체 물질(34)은 비트라인 및 비트라인들 사이의 공간에 걸쳐 증착될 수 있으며, 그후에, 도 5에 도시된 구조를 만들기 위해서 포토리소그래피 공정 및 하나 이상의 에치를 이용하여 패터닝될 수 있다. 일부 실시형태에서, 다이오드 유전체 물질(34)은 단지 워드라인들 및 비트라인들의 교차점들에만 있다. 일부 실시형태에서, 다이오드 유전체 물질은 워드라인들 및 비트라인들의 교차점들에만 있도록 패터닝되기 보다는 비트라인들 사이에 남아 있을 수 있다. 다이오드 유전체 물질(34)은 예를 들면, ALD를 포함하는 임의의 적당한 방법으로 증착될 수 있다.
전기적 전도성 다이오드 물질(예를 들면, 다이오드 전극)(32)의 첫번째 레벨이 그후에, 다이오드 유전체(34) 상에 형성된다. 전기적 전도성 물질(32)은 그 물질을 증착한 다음에 포토리소그래피적으로 패터닝된 마스크 및 하나 이상의 에치로 이를 패터닝함으로써 도 5에 도시된 구조로 형성될 수 있다.
메모리 요소들(28)이 그후에, 전기적 전도성 물질(32) 상에 형성된다. 상기 메모리 요소들은 물질(32) 상에 제1 증착 물질(40) 그리고 그후에 물질(40) 상에 증착 물질(38)에 의해서 형성될 수 있다. 물질들(38 및 40)은, 메모리 요소(28)가 단지 워드라인들 및 비트라인들의 교차점들에만 있는 도시된 구조를 만들기 위해, 포토리소그래피 공정 및 하나 이상의 에치를 이용하여 패터닝될 수 있다. 일부 실시형태에서, 물질들(38 및 40)은 단지 워드라인들 및 비트라인들의 교차점들에만 있도록 패터닝되기 보다는 비트라인들 사이에 남아 있을 수 있다.
워드라인 물질의 첫번째 레벨은 메모리 요소들 상에 형성된다. 상기 워드라인 물질은 비트라인들 및 비트라인들 사이의 공간에 걸쳐 증착된 다음에, 포토리소그래피 공정 및 하나 이상의 에치를 이용하여 패터닝되어, 비트라인들이 워드라인들에 실질적으로 직교하는 도시된 구조를 형성할 수 있다.
비트라인들, 다이오드 유전체, 전도성 다이오드 물질, 메모리 요소들 및 워드라인들의 이후의 레벨은 패시베이션 물질에 의해 분리되는 전술한 공정의 이후 반복들을 이용하여 형성되어, 원하는 높이의 수직-적층형 메모리 어레이들을 형성할 수 있다. 일부 실시형태에서, 수직 적층은 적어도 3개의 메모리 셀, 적어도 10개의 메모리 셀 또는 적어도 15개의 메모리 셀을 포함할 수 있다.
수직-적층형 메모리 셀들은 서로 동일하거나 또는 서로 상이할 수 있다. 예를 들면, 수직 적층의 하나의 레벨에서 메모리 셀들에 있어서 이용되는 다이오드 물질은 수직 적층의 또 다른 레벨에서 메모리 셀들에 있어서 이용되는 다이오드 물질과는 조성에 있어서 상이할 수 있으며; 또는 수직 적층의 다른 레벨에서 메모리 셀들에 있어서 이용되는 다이오드 물질과 동일한 조성일 수 있다.
도 6은 비트라인(22) 및 메모리 컴포넌트(52) 사이에 제공되는 다이오드(26)를 나타낸다. 메모리 셀들이 전술한 바와 같이 적층되는 구조를 포함하는 다른 구조에서, 다이오드(26)는 메모리 컴포넌트(52) 및 워드라인(24) 사이에 제공될 수 있다. 이러한 다른 구조를 형성하기 위해 이용되는 제조 공정은, 전도성 다이오드 물질 및 다이오드 유전체 물질이 메모리 요소들의 형성 이전보다는 오히려 메모리 요소들의 형성 이후에 형성될 수 있는 것을 제외하고는, 도 6의 구조를 형성하기 위해서 이용된 공정과 유사할 수 있다. 또 다른 실시형태에서, 메모리 셀들의 워드라인들 및 비트라인들의 방향설정은 역전될 수 있으며(이에 따라, 워드라인들이 비트라인들 아래에 있음), 다이오드들은 워드라인들과 메모리 요소들 사이 또는 비트라인들과 메모리 요소들 사이에 형성될 수 있다.

Claims (34)

  1. 삭제
  2. 메모리 컴포넌트를 포함하는 메모리 셀에 있어서,
    상기 메모리 컴포넌트는,
    제1 전도성 물질;
    제2 전도성 물질; 및
    상기 제1 전도성 물질 및 상기 제2 전도성 물질 사이의 산화 물질을 포함하며;
    상기 메모리 컴포넌트의 저항성은 상기 제1 전도성 물질로부터 상기 산화 물질을 통해 상기 제2 전도성 물질로 전도되는 전류를 통해 구성될 수 있고,
    상기 메모리 셀은 제1 전극, 제2 전극 및 유전체 물질을 포함하는 다이오드를 추가로 포함하며, 상기 다이오드는 상기 메모리 컴포넌트와 직렬로 연결되어 상기 다이오드를 통과하는 전류가 또한 상기 메모리 컴포넌트도 통과하도록 하며,
    상기 제1 전극은 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 금속과는 상이한 제2 금속을 포함하며,
    상기 제1 금속과 연관된 제1 일함수는 상기 제1 금속으로부터 전자를 제거하기 위해 사용되는 에너지의 양과 관련이 있으며, 상기 제2 금속과 연관된 제2 일함수는 상기 제2 금속으로부터 전자를 제거하기 위해 사용되는 에너지 양과 관련이 있고, 상기 제1 일함수는 상기 제2 일함수보다 낮으며,
    상기 유전체 물질은 상기 제1 일함수 및 상기 제2 일함수 둘 모두 보다 더 높은 배리어 높이를 가지며, 상기 배리어 높이는 상기 유전체 물질의 전도대 및 상기 유전체 물질의 가전자대 사이의 에너지 차이와 관련이 있는, 메모리 셀.
  3. 메모리 컴포넌트를 포함하는 메모리 셀에 있어서,
    상기 메모리 컴포넌트는,
    제1 전도성 물질;
    제2 전도성 물질; 및
    상기 제1 전도성 물질 및 상기 제2 전도성 물질 사이의 산화 물질을 포함하며;
    상기 메모리 컴포넌트의 저항성은 상기 제1 전도성 물질로부터 상기 산화 물질을 통해 상기 제2 전도성 물질로 전도되는 전류를 통해 구성될 수 있고,
    상기 메모리 셀은 제1 전극, 제2 전극 및 유전체 물질을 포함하는 다이오드를 추가로 포함하며, 상기 다이오드는 상기 메모리 컴포넌트와 직렬로 연결되어 상기 다이오드를 통과하는 전류가 또한 상기 메모리 컴포넌트도 통과하도록 하며,
    상기 제1 전극은 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 금속과는 상이한 제2 금속을 포함하며,
    상기 제1 금속은 알루미늄, 텅스텐, 몰리브덴, 플래티넘, 니켈, 탄탈, 구리, 티타늄, 텅스텐 실리사이드 또는 탄탈 실리사이트 중 하나이며, 상기 제2 금속은 알루미늄, 텅스텐, 몰리브덴, 플래티넘, 니켈, 탄탈, 구리, 티타늄, 텅스텐 실리사이드 또는 탄탈 실리사이드 중 상이한 하나이고, 상기 유전체 물질은 실리콘 이산화물, 질화실리콘, 티타늄 산화물, 탄탈 산화물, 알루미늄 산화물, 질화알루미늄, 하프늄 산화물, 지르코늄 산화물, 마그네슘 산화물, 이트륨 산화물 및 니오브 산화물 중에서 선택되는 하나 이상의 물질을 포함하고,
    상기 다이오드는 3.0 전자볼트 이상의 에너지를 갖는 전자들을 전도시키도록 구성되는, 메모리 셀.
  4. 메모리 컴포넌트를 포함하는 메모리 셀에 있어서,
    상기 메모리 컴포넌트는,
    제1 전도성 물질;
    제2 전도성 물질; 및
    상기 제1 전도성 물질 및 상기 제2 전도성 물질 사이의 산화 물질을 포함하며;
    상기 메모리 컴포넌트의 저항성은 상기 제1 전도성 물질로부터 상기 산화 물질을 통해 상기 제2 전도성 물질로 전도되는 전류를 통해 구성될 수 있고,
    상기 메모리 셀은 제1 전극, 제2 전극 및 유전체 물질을 포함하는 다이오드를 추가로 포함하며, 상기 다이오드는 상기 메모리 컴포넌트와 직렬로 연결되어 상기 다이오드를 통과하는 전류가 또한 상기 메모리 컴포넌트도 통과하도록 하며,
    상기 다이오드는 3.0 전자볼트 이상의 에너지를 갖는 전자들을 전도시키도록 구성되는, 메모리 셀.
  5. 메모리 컴포넌트를 포함하는 메모리 셀에 있어서,
    상기 메모리 컴포넌트는,
    제1 전도성 물질;
    제2 전도성 물질; 및
    상기 제1 전도성 물질 및 상기 제2 전도성 물질 사이의 산화 물질을 포함하며;
    상기 메모리 컴포넌트의 저항성은 상기 제1 전도성 물질로부터 상기 산화 물질을 통해 상기 제2 전도성 물질로 전도되는 전류를 통해 구성될 수 있고,
    상기 메모리 셀은 제1 전극, 제2 전극 및 유전체 물질을 포함하는 다이오드를 추가로 포함하며, 상기 다이오드는 상기 메모리 컴포넌트와 직렬로 연결되어 상기 다이오드를 통과하는 전류가 또한 상기 메모리 컴포넌트도 통과하도록 하며, 상기 유전체 물질은 복수의 층으로서, 상기 복수의 층 중 개개의 층은 서로에 대해서 상이한 유전체 조성물을 가지며, 상기 유전체 물질은 상기 제1 전극 및 상기 제2 전극에 인가되는 전압에 응답하는 상기 복수의 층 사이의 접합부에 양자 우물들(quantum wells)을 형성하도록 구성되고,
    상기 복수의 층 중 개개 층은 서로에 대해서 상이한 배리어 높이를 가지며, 상기 배리어 높이는 상기 복수의 층의 전도대 및 가전자대 사이의 에너지 차이와 관련이 있고,
    상기 복수의 층은 배리어 높이를 증가시키기 위해서 상기 제2 전극 및 상기 제1 전극 사이에 물리적으로 배열되며, 상기 제2 전극에 가장 근접한 상기 복수의 층 중 하나의 층은 상기 복수의 층 중 가장 낮은 배리어 높이를 갖고, 상기 제1 전극에 가장 근접한 상기 복수의 층 중 하나의 층은 상기 복수의 층 중 가장 높은 배리어 높이를 갖고,
    상기 제1 전도성 물질은 금속을 포함하고, 상기 전류는 상기 제1 전도성 물질로부터 상기 산화 물질로 상기 금속의 전자이동을 야기시키기에 충분한, 메모리 셀.
  6. 메모리 컴포넌트를 포함하는 메모리 셀에 있어서,
    상기 메모리 컴포넌트는,
    제1 전도성 물질;
    제2 전도성 물질; 및
    상기 제1 전도성 물질 및 상기 제2 전도성 물질 사이의 산화 물질을 포함하며;
    상기 메모리 컴포넌트의 저항성은 상기 제1 전도성 물질로부터 상기 산화 물질을 통해 상기 제2 전도성 물질로 전도되는 전류를 통해 구성될 수 있고,
    상기 제1 전도성 물질은 금속을 포함하고, 상기 전류는 상기 제1 전도성 물질로부터 상기 산화 물질로 상기 금속의 전자이동을 야기시키기에 충분한, 메모리 셀.
  7. 메모리 컴포넌트를 포함하는 메모리 셀에 있어서,
    상기 메모리 컴포넌트는,
    제1 전도성 물질;
    제2 전도성 물질; 및
    상기 제1 전도성 물질 및 상기 제2 전도성 물질 사이의 산화 물질을 포함하며;
    상기 메모리 컴포넌트의 저항성은 상기 제1 전도성 물질로부터 상기 산화 물질을 통해 상기 제2 전도성 물질로 전도되는 전류를 통해 구성될 수 있고,
    상기 제1 전도성 물질은 상기 산화 물질에 의해서 상기 제2 전도성 물질로부터 분리되며,
    상기 산화 물질은 상기 제1 전도성 물질 및 상기 제2 전도성 물질과 물리적으로 직접 접촉하고, 상기 제1 전도성 물질 및 상기 제2 전도성 물질은 25 옹스트롬 미만의 거리만큼 분리되고,
    상기 제1 전도성 물질은 이온성 구리, 이온성 실버, Cu-Te, Cu-Se, Ag-Te 또는 Ag-Se를 포함하는, 메모리 셀.
  8. 메모리 컴포넌트를 포함하는 메모리 셀에 있어서,
    상기 메모리 컴포넌트는,
    제1 전도성 물질;
    제2 전도성 물질; 및
    상기 제1 전도성 물질 및 상기 제2 전도성 물질 사이의 산화 물질을 포함하며;
    상기 메모리 컴포넌트의 저항성은 상기 제1 전도성 물질로부터 상기 산화 물질을 통해 상기 제2 전도성 물질로 전도되는 전류를 통해 구성될 수 있고,
    상기 제1 전도성 물질은 이온성 구리, 이온성 실버, Cu-Te, Cu-Se, Ag-Te 또는 Ag-Se를 포함하는, 메모리 셀.
  9. 메모리 컴포넌트를 포함하는 메모리 셀에 있어서,
    상기 메모리 컴포넌트는,
    제1 전도성 물질;
    제2 전도성 물질; 및
    상기 제1 전도성 물질 및 상기 제2 전도성 물질 사이의 산화 물질을 포함하며;
    상기 메모리 컴포넌트의 저항성은 상기 제1 전도성 물질로부터 상기 산화 물질을 통해 상기 제2 전도성 물질로 전도되는 전류를 통해 구성될 수 있고,
    상기 제1 전도성 물질은 도핑된 칼코겐의 이원 화합물(chalcogenide)을 포함하고, 상기 도핑된 칼코겐의 이원 화합물은 유리이며, 상기 도핑된 칼코겐의 이원 화합물은 게르마늄, 셀레늄, 텔루르 또는 실버를 포함하는, 메모리 셀.
  10. 삭제
  11. 메모리 셀에 있어서,
    금속 및 유전체 물질을 포함하는 다이오드;
    상기 다이오드와 직렬로 연결되고 자기저항 물질을 포함하는 메모리 컴포넌트를 포함하며, 상기 메모리 컴포넌트는 상기 다이오드와 상기 자기저항 물질을 통해 전도된 전류를 통해서 변화가능한 저항성을 갖고,
    상기 자기저항 물질은, 상기 자기저항 물질이 변화된 저항성을 유지하는 시간의 양이, 상기 자기저항 물질이 도핑되지 않았다면, 상기 메모리 셀이 상기 변화된 저항성을 유지하는 시간의 양보다 더 길도록 금속성 원자의 양으로 도핑되고, 금속성 이온은 구리 이온 또는 아연 이온이며, 상기 자기저항 물질은 산화철을 포함하는, 메모리 셀.
  12. 메모리 셀에 있어서,
    금속 및 유전체 물질을 포함하는 다이오드;
    상기 다이오드와 직렬로 연결되고 자기저항 물질을 포함하는 메모리 컴포넌트를 포함하며, 상기 메모리 컴포넌트는 상기 다이오드와 상기 자기저항 물질을 통해 전도된 전류를 통해서 변화가능한 저항성을 갖고,
    상기 자기저항 물질은, 상기 자기저항 물질이 변화된 저항성을 유지하는 시간의 양이, 상기 자기저항 물질이 도핑되지 않았다면, 상기 메모리 셀이 상기 변화된 저항성을 유지하는 시간의 양보다 더 길도록 금속성 원자의 양으로 도핑되고, 금속성 이온은 구리 이온 또는 아연 이온이며, 상기 자기저항 물질은 산화철을 포함하며,
    상기 유전체 물질은 복수의 층을 포함하며, 상기 복수의 층 중 개개 층은 서로에 대해서 상이한 유전체 조성물을 갖고, 상기 유전체 물질은 상기 다이오드에 인가되는 전압에 응답하여 상기 복수의 층 사이의 접합부들에 양자 우물들을 형성하도록 구성되며, 상기 복수의 층 중 개개 층은 6 나노미터와 동일하거나 또는 미만인 두께를 갖는 메모리 셀.
  13. 삭제
  14. 메모리 셀 프로그래밍 방법에 있어서,
    자기저항 물질을 포함하는 메모리 요소로서, 상기 메모리 요소는 제1 저항성 상태이며 제1 저항성을 갖는 상기 메모리 요소; 및
    금속 및 유전체 물질을 포함하는 다이오드를 포함하며, 상기 다이오드 및 상기 메모리 요소는 함께 직렬로 연결되는 메모리 셀을 제공하는 단계; 및
    상기 메모리 요소가 상기 제1 저항성 상태와는 상이한 제2 저항성 상태가 되고 상기 제1 저항성과는 상이한 제2 저항성을 갖도록 재구성하는데 효과적인 전류를 상기 메모리 요소 및 상기 다이오드를 통하여 전도시키는 단계를 포함하고,
    상기 자기저항 물질은 상기 전류의 전도 단계에 응답하여 산화-환원 공정이 수행되고, 상기 제1 저항성 상태 동안, 상기 자기저항 물질은 상기 제2 저항성 상태에 있는 동안보다 더 높은 농도의 산소를 포함하며, 상기 전류는 전류 펄스 형태인, 메모리 셀 프로그래밍 방법.
  15. 메모리 셀 프로그래밍 방법에 있어서,
    자기저항 물질을 포함하는 메모리 요소로서, 상기 메모리 요소는 제1 저항성 상태이며 제1 저항성을 갖는 상기 메모리 요소; 및
    금속 및 유전체 물질을 포함하는 다이오드를 포함하며, 상기 다이오드 및 상기 메모리 요소는 함께 직렬로 연결되는 메모리 셀을 제공하는 단계; 및
    상기 메모리 요소가 상기 제1 저항성 상태와는 상이한 제2 저항성 상태가 되고 상기 제1 저항성과는 상이한 제2 저항성을 갖도록 재구성하는데 효과적인 전류를 상기 메모리 요소 및 상기 다이오드를 통하여 전도시키는 단계를 포함하고,
    상기 제1 저항성 상태 동안, 상기 메모리 셀은 Fe2O3 보다 더 많은 Fe3O4를 포함하며;
    상기 제2 저항성 상태 동안, 상기 메모리 셀은 Fe3O4 보다 더 많은 Fe2O3를 포함하는, 메모리 셀 프로그래밍 방법.
  16. 삭제
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