TWI424562B - 記憶體單元，記憶體單元構造及記憶體單元程式化方法 - Google Patents

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Description

記憶體單元，記憶體單元構造及記憶體單元程式化方法
記憶體單元、記憶體單元構造及記憶體單元程式化方法。
非揮發性記憶體廣泛用於例如數位相機及個人音訊播放器等可攜式裝置中。可獲得諸多不同類型之非揮發性記憶體，每一類型之記憶體使用一不同基本技術。快閃記憶體及磁碟記憶體是非揮發性記憶體之兩個實例。某一非揮發性記憶體可係笨重且可消耗一不合需要之功率量。期望延長使用非揮發性記憶體之可攜式裝置之電池使用壽命且減小此等裝置之大小。因此，需要佔用一小面積且消耗小功率量之非揮發性記憶體。
在某些實施例中，形成包含二極體之交叉點記憶體單元。該等二極體可經組態以使電流能夠傳遞至該記憶體單元之一部分或自該記憶體單元之一部分傳遞，同時亦減輕且可能地防止毗鄰裝置之間的串擾。該等二極體可含有經堆疊之薄介電膜，其中該等介電膜經帶結構設計以達成針對特定記憶體單元之經修整之二極體特性。
利用用於該等二極體之經堆疊介電材料而不利用習用基於矽之n-p接面二極體可係有利的。習用基於矽之接面二極體可相對於帶隙、Shockley-Read-Hall(SRH)產生及重組速率、有效摻雜濃度、注入速度、載流子壽命及崩潰強度(或其他高場特性，例如離子化速率等)而受限。
可將交叉點記憶體單元配置為垂直堆疊。堆疊該等記憶體單元可實質減少由個別記憶體單元所致的佔用面積消耗。舉例而言，若將兩個4F2 之記憶體單元堆疊以使一者直接位於另一者上方，則每一記憶體單元所消耗之半導體佔用面積量有效地減半以使個別記憶體單元實質上僅消耗2F2 之半導體佔用面積。有效佔用面積消耗之減少與經垂直堆疊之記憶體單元之數目成比例地增加。因此，可藉由垂直堆疊一記憶體單元陣列中之至少某些記憶體單元達成整合之顯著進步。
經堆疊之記憶體單元可用作非揮發性記憶體且可對應於單層級單元(SLC)或多層級單元(MLC)。此非揮發性記憶體可併入至NAND記憶體陣列中。在其中形成經多重堆疊之多層級單元(MS-MLC)之實施例中，記憶體可證明係尤其低成本、高效能且高密度。可透過多層級互連路由經堆疊之單元。
在某些實施例中，利用低溫沈積製程且藉助甚少(若存在)高溫摻雜劑活化步驟在一矽基板上方實施記憶體單元之製造。避免高溫處理可減輕對積體電路裝置之熱致毀壞。而且，有希望用作交叉點記憶體單元中之記憶體元件之材料中的諸多材料(舉例而言，Ge2 Se2 Te5 及其他硫族化物、各種金屬氧化物等)缺乏高溫穩定性。
參照圖1-14闡述例示性實施例。
參照圖1，圖解闡釋二極體構造2之一片段。該片段包括一基底12及一位於基底12上方之二極體26。
基底12可包括半導體材料，且在某些實施例中可包括單晶矽、基本上由單晶矽組成或由單晶矽組成。該基底可稱作一半導體基板。術語「半導電基板(semiconductive substrate)」、「半導體構造(semiconductor construction)」及「半導體基板(semiconductor substrate)」意指包括半導電材料之任一構造，該半導電材料包含(但並不侷限於)：體半導電材料，例如一半導電晶圓(單獨或在包括其他材料之總成中)；及半導電材料層(單獨或在包括其他材料之總成中)。術語「基板(substrate)」係指任一支撐結構，其包含(但並不侷限於)上文所闡述之半導電基板。
雖然將基底12顯示為同質的，但在某些實施例中其可包括眾多層。舉例而言，基底12可對應於一含有與積體電路製造相關聯之一個或多個層之半導體基板。在此等實施例中，此等層可對應於金屬互連層、障壁層、漫射層、絕緣體層等中之一者或多者。在某些實施例中，該基底之一最上區域可包括一電絕緣材料以使二極體26之一導電層直接抵靠此絕緣材料。在某些實施例中，基底12可包括一絕緣體上半導體(SOI)構造。
二極體26包括導電材料22及32以及絕緣材料34。在某些實施例中，導電材料22及32可稱作導電二極體材料(或換言之，稱作二極體電極)。導電材料22及32可包括任一合適組合物或組合物之組合，且可(舉例而言)包括以下材料中之一者或多者、基本上由該一者或多者組成或由該一者或多者組成：各種金屬(舉例而言，鉭、鉑、鎢、鋁、銅、金、鎳、鈦、鉬等)、含有金屬之組合物(舉例而言，金屬氮化物、金屬矽化物(例如，矽化鎢或矽化鉭等))及經導電摻雜之半導體材料(舉例而言，經導電摻雜之矽)。在某些實施例中，導電材料22及32可各自具有一自大約2奈米至大約20奈米之厚度。
在某些實施例中，材料22可包含鋁、鎢、鉬、鉑、鎳、鉭、銅、鈦、矽化鎢或矽化鉭中之一者且材料32可包含鋁、鎢、鉬、鉑、鎳、鉭、銅、鈦、矽化鎢或矽化鉭中之一不同者。
絕緣材料34可稱作二極體介電材料，且可包括任一合適組合物或組合物之組合。如圖1所圖解闡釋，絕緣材料34可與材料22及材料34兩者直接實體接觸。
在某些實施例中，絕緣材料34包括電絕緣層之一堆疊，其中該等個別層具有適合於二極體之特定應用之帶隙及/或帶對準特性。該等層可具有自大約0.7奈米至大約5奈米之個別厚度且可包括選自由以下材料組成之群組之一種或多種組合物、基本上由該一種或多種組合物組成或由該一種或多種組合物組成：氮化鋁、氧化鋁、氧化鉿、氧化鎂、氧化鈮、氮化矽、氧化矽、氧化鉭、氧化鈦、氧化釔及氧化鋯。該等氧化物及氮化物係指就主要分量而言，而非就特定化學計量而言。因此，矽之氧化物稱作氧化矽，其包括二氧化矽之化學計量。
二極體26可經組態以在跨越材料32與材料22施加一第一電壓(其中材料32處於高於材料22之一電位)時將電流自材料32傳導至材料22。二極體26亦可經組態以在跨越材料32與材料22施加一第二電壓(其中材料22處於高於材料32之一電位)時抑制電流自材料22流至材料34。因此，該第二電壓可具有與該第一電壓之一極性相反之一極性。在某些實施例中，該第一電壓可係在大約0.5伏與1.5伏之間且該第二電壓可係在大約0伏與-15伏之間。因此，二極體26可表徵為一選擇性傳導裝置，其傳導電流之能力取決於一所施加之偏壓電壓。
在某些實施例中，該第一電壓可具有與該第二電壓相同之量值。因此，當以一電壓正向偏壓二極體26時，該二極體可允許電流自材料32流至材料22，但當以相同電壓反向偏壓二極體26時，該二極體可抑制電流自材料22流至材料32。
材料34之隧穿特性及/或導電材料22及32之載流子注入特性可經修整以將所期望之特性設計至二極體26中。舉例而言，材料22、32及34可經設計以使得二極體26在跨越材料32與材料22施加上文所闡述之第一電壓時允許電子自材料22隧穿穿過材料34至材料32，但在跨越材料32與材料22施加上文所闡述之第二電壓時抑制電子自材料32隧穿至材料22。
參照圖2，圖解闡釋二極體構造4之一片段。在參照圖2時，在適當位置處使用與上文在闡述圖1時所使用之編號類似之編號。片段4繪示二極體26之另一實施例。片段4包含基底12及位於基底12上方之二極體26。
在所示之實施例中，二極體介電材料34包括三種不同介電組合物54、56及58之一堆疊。可相對於彼此修整此等材料以使該等組合物之間的帶隙及/或傳導帶邊緣及/或價帶邊緣使載流子能夠沿一個方向而非沿一相反方向隧穿通過該等組合物。
介電組合物54、56及58可包括任何合適組合物，且可(舉例而言)包括選自由以下材料組成之群組之一種或多種組合物：氮化鋁、氧化鋁、氧化鉿、氧化鎂、氧化鈮、氮化矽、氧化矽、氧化鉭、氧化鈦、氧化釔及氧化鋯。
雖然圖2之例示性二極體26具有三種不同介電組合物(54、56及58)，但在其他實施例中二極體26可包括除三種不同介電材料以外之介電組合物。具體而言，在某些實施例中，二極體26可包括三種以上不同介電組合物，而在其他實施例中，二極體26可包括三種以下不同介電組合物。在二極體26中所使用之不同介電組合物之數目可影響該二極體對一電壓作出反應之速度。舉例而言，隨著不同介電組合物之數目增加，當以一電壓偏壓二極體26時之一時間與當回應於該電壓電流開始流經二極體26時之一時間之間的一差可減小。然而，隨著不同介電組合物之數目增加，用於正向偏壓二極體26之一電壓之一量值亦可增加。
可如下製造圖2之實施例。最初，可在基底12上方形成材料22。可藉由利用微影處理及一個或多個蝕刻圖案化材料22。隨後，可在材料22上方形成組合物54。在某些實施例中，可在材料22上沈積組合物54且可使用微影處理及一個或多個蝕刻將其圖案化。可藉助包含(舉例而言)原子層沈積(ALD)等任一合適方法沈積組合物54。隨後，可使用上文結合組合物54闡述之技術中之一者或多者在組合物54上方沈積組合物56及58。
在某些實施例中，可選擇在形成組合物54、56及58中所使用之方法以使得該等方法實質不改變材料22之尺寸或以其他方式致使材料22不可作為二極體26之一電極運作。舉例而言，在形成組合物54、56及58中所使用之一最大溫度可係低於材料22之一熔化溫度以使材料22不因組合物54、56及58之形成而改變尺寸或形狀。作為另一實例，組合物54、56及58可係未經摻雜的。因此，在形成組合物54、56及58中可不使用退火。不藉助退火形成此等組合物可係有利的，此乃因退火可涉及因在退火期間所使用之高溫而不合需要地改動材料22之尺寸。
隨後，可在組合物58上方形成材料32。可藉由利用微影處理及一個或多個蝕刻圖案化材料32。材料32可係未經摻雜的且材料32之形成可不使用一高於材料22之一熔化溫度之溫度。
圖3顯示二極體26在一未經偏壓條件下(圖示60)、在一經正向偏壓條件下(圖示62)及在一經反向偏壓條件下(圖示64)之帶隙圖示。圖示60及64顯示，在一未經偏壓條件下及在一經反向偏壓條件下，來自介電組合物58、56及54之帶阻止載流子在導電材料22與32之間的遷移。相比之下，圖62顯示，在一經正向偏壓條件下可發生隧穿以使得載流子(具體而言，所示實施例中之電子)可自導電材料22經由量子井66隧穿至導電材料32。圖3中用一虛線箭頭63以圖解法圖解闡釋載流子之流動。應注意，圖1及2中所示之二極體針對自導電材料32至導電材料22之電流而定向。此與圖3中圖解闡釋自導電材料22至導電材料32之電子流(換言之，沿與電流相反之一方向)之圖示一致。在其他實施例中，可反轉組合物54、56及58之配置以使得在經正向偏壓條件下電子流係自導電材料32至導電材料22。
圖3之帶結構可視為經設計之帶結構。可藉由III/V材料之分子束磊晶(MBE)生長形成異質結構。在介電材料中，可透過熱處理(例如，對氧化鋁之熱處理)設計一帶隙，此對於非揮發性記憶體單元(例如，「頂障壁」單元及VARIOT快閃記憶體單元)是已知的。經帶隙設計之結構可採用在半導體中之載流子傳輸中帶邊緣不連續之特性，及/或可採用在電介質之電荷儲存中帶邊緣不連續之特性。對於非揮發性記憶體單元而言，此可實現保持及持久特性之最佳化。
介電材料薄層之沈積可形成局部量子井66，量子井66可在本文中所闡述之二極體結構中予以採用。可藉由材料選擇及/或熱處理設計電介質之傳導帶及價帶邊緣。可藉由修整二極體之頂部及底部處導電材料之組合物來設計金屬區域中之費米能階(Fermi-level)釘紮。沿電介質厚度之障壁高度可確定結構之隧穿特性。
圖1及2中所闡述之二極體可視為經帶隙設計，此乃因材料22、32、54、56及58之組合物經選擇以使得圖示62之經正向偏壓隧穿發生。在選擇材料22及32中，應考量功函數。一功函數可與用於自一金屬移除一電子之一能量相關。在圖3中，對應於材料22及32之條之高度可表示材料22及32之功函數。如圖3中所圖解闡釋，材料22可具有高於材料32之一功函數(由一較高條表示)。因此，用於自材料22移除一電子之一能量可大於用於自材料32移除一電子之一能量。將材料22設計為具有高於材料32之一功函數可有助於使電子能夠自材料22隧穿穿過組合物54、56及58至材料32。
在選擇材料54、56及58中，應考量障壁高度。一障壁高度可與一材料之一傳導帶與該材料之一價帶之間的一能量差相關。在圖3中，對應於組合物54、56及58之條之高度可表示組合物54、56及58之障壁高度。在某些實施例中，如圖3之圖示60所圖解闡釋，組合物54、56及58之障壁高度可係大於材料22及32之功函數。
帶隙設計二極體26可包含選擇組合物54、56及58以使組合物54、56及58之障壁高度具有一特定關係。舉例而言，組合物54、56及58中之每一者可具有一不同障壁高度。另外，如圖示60中所圖解闡釋，組合物54、56及58可以增加之障壁高度之次序配置於材料22與32之間。因此，組合物54(其最靠近材料22)可具有組合物54、56及58中之最低障壁高度，組合物56可具有一大於組合物54之障壁高度，且材料58可具有一大於組合物56之障壁高度。
組合物54、56及58可經選擇以具有相對於彼此對準之價帶能階。作為實例，若組合物54、56及58之價帶能階係大致相同，則組合物54、56及58之價帶能階可係對準的。另一選擇係，組合物54、56及58可經選擇以具有相對於彼此對準之傳導帶能階。作為實例，若組合物54、56及58之傳導帶能階係大致相同，則組合物54、56及58之傳導帶能階可係對準的。
組合物54、56及58可經選擇以便當正向偏壓二極體26時可在組合物54與組合物56之間的接面處及在組合物56與58之間的接面處形成量子井66。如上文所闡述，可藉由跨越材料32與22施加之一電壓加正向偏壓於二極體26以使材料32處於高於材料22之一電位。此外，在一經正向偏壓條件下，可在該二極體之頂部與底部處之導電材料(其中此等導電材料係該等二極體之電極)之間形成量子井。
該等量子井將具有離散能階。一個電極與一毗鄰電介質之間的接觸將具有一第一費米能階。當提供能量時，該狀態可上升為一第一允許量子能階，該第一允許量子能階可顯著增加載流子隧穿之概率。此可導致電介質中電位障壁之一有效降低。
在一反向偏壓條件(例如，圖示64所繪示之條件)下，電位障壁係高且任一量子井之形成皆受到抑制。因此，存在一傳導電流自一種金屬流至另一金屬之低概率-此乃因減少之隧穿，其接近零-若適當修整電介質厚度。
跨越例如二極體26之結構之隧穿特性指示當費米能階對應於一最低允許量子能階時可存在一突然接通特性。該等結果可在較高溫度下存在聲子之情形下加以修改，但可自此結構產生一非線性特性。
隧穿可係一極快過程，且可在毫微微秒中發生。隧穿亦可相對地獨立於溫度。因此，本文中所闡述類型之薄膜二極體能夠被極快地切換，且滿足高溫可靠性準則。舉例而言，可正向偏壓二極體26且電流可流經二極體26。隨後，可反向偏壓二極體26以便抑制電流流經二極體26。可以此方式以一高速率重複地正向偏壓且然後反向偏壓二極體26。在某些實施例中，該速率可超過10 Ghz。
適合於經帶隙設計之二極體之某些例示性組合物係用於材料22之鋁、用於組合物58之氧化鋁、用於組合物56之二氧化矽、用於組合物54之氮化矽及用於材料32之鎢。另一組例示性組合物係用於材料22之鉬、用於組合物58之二氧化矽、用於組合物56之氮化矽、用於組合物54之氧化鉿及用於材料32之鉑。另一組例示性組合物系用於材料22之鉑、用於組合物58之二氧化矽、用於組合物56之氧化鉿、用於組合物54之氧化鋯及用於材料32之鎳。
圖4係圖解闡釋一記憶體單元陣列之一個實施例之一示意性電路圖。每一記憶體單元包含串聯連接在一位元線22與一字線24之間的二極體26及一記憶體元件28。記憶體元件28可被組態於兩個或兩個以上不同電阻狀態中之一個電阻狀態中。因此，記憶體元件28之電阻狀態可用於表示一個或多個資訊位元。
為確定圖4之記憶體單元中之一選定單元之一電阻狀態，可跨越字線24中之一選定字線與位元線22中之一選定位元線施加一讀取電壓。作為回應，一電流可自選定字線24流至選定位元線22。可量測此電流以確定該選定記憶體單元之記憶體元件28之一電阻狀態。舉例而言，若記憶體元件28經組態以被程式化為一高電阻狀態或一低電阻狀態，則可量測該電流以確定該電流是對應於該高電阻狀態還是該低電阻狀態。儘管跨越選定字線與選定位元線施加了該讀取電壓，但可跨越其他(未選定)字線與位元線施加電壓。此等電壓可確保對流經選定單元之電流之一準確量測且可防止該讀取電壓及流經該選定單元之電流影響該陣列之其他(未選定)記憶體單元之電阻狀態。舉例而言，可跨越未選定記憶體單元施加電壓以使未選定位元線處於一等於或高於選定字線之電位，藉此防止電流流經共享該選定字線之未選定記憶體單元之二極體。在某些實施例中，該記憶體單元可用於儲存關於對應於一位元值「0」之低電阻狀態及對應於一位元值「1」之高電阻狀態之一單個資訊位元，反之亦然。在某些實施例中，記憶體元件28可被組態於四個不同電阻狀態中之一個電阻狀態中。因此，記憶體元件28可表示兩個資訊位元。當然，可能存在其中記憶體元件28具有多於或少於四個不同電阻狀態且因此表示多於或少於兩個資訊位元之其他實施例。
如下文將闡述，可反向地改動記憶體元件28之電阻狀態。舉例而言，若記憶體元件28經組態以具有兩個不同電阻狀態-「A」及「B」中之一個電阻狀態-且記憶體元件28當前處於電阻狀態「A」中，則記憶體元件28可經改動以處於電阻狀態「B」中且隨後可再次經改動以處於電阻狀態「A」中。在某些實施例中，可在不實質影響記憶體元件28儲存一個或多個資訊位元之能力之情形下重複地改變該電阻元件之電阻狀態。
參照圖5，圖解闡釋一構造6之一片段。在參照圖5時，在適當位置處使用與上文在闡述圖1-4時所使用之編號類似之編號。片段6係圖4之記憶體單元中之一者之一構造之一個實施例。片段6包括基底12(上文所闡述)及一位於基底12上方之記憶體單元10。
毗鄰片段6顯示一示意性電路圖8以圖解闡釋片段6之電組件中之某些組件。電路圖8顯示，記憶體單元10包括一字線24、一記憶體元件28、二極體26及一位元線22。
構造6中將字線24及位元線22顯示為包括導電材料。此導電材料可包括包含以下材料中之一者或多者之任一合適組合物或組合物之組合：各種金屬(舉例而言，鉭、鉑、鎢、鋁、銅、金等)、含有金屬之組合物(舉例而言，金屬氮化物、金屬矽化物等)及經導電摻雜之半導體材料(舉例而言，經導電摻雜之矽)。個別字線及位元線可具有自大約2奈米至大約20奈米之厚度。
字線24、記憶體元件28及導電材料32共同形成記憶體組件52。記憶體元件28可包括任一合適組合物或組合物之組合，且可(舉例而言)包括易受經歷一還原-氧化(redox)過程之影響之一種或多種磁阻材料、基本上由該一種或多種磁阻材料組成或由該一種或多種磁阻材料組成。在某些實施例中，記憶體元件28可包括展示兩個不同穩定化學計量狀態之一種或多種金屬氧化物。
舉例而言，記憶體元件28可包括氧化鐵且可被組態於兩個不同電阻狀態中之一個電阻狀態中。在該兩個電阻狀態中之一第一狀態中，記憶體元件28可主要包括Fe3 O4 且可包括比Fe2 O3 多之Fe3 O4 。在此電阻狀態中，記憶體元件28可具有一大約5e3歐之相對低電阻。
在該兩個電阻狀態中之一第二狀態中，記憶體元件28可主要包括Fe2 O3 且可包括比Fe3 O4 多之Fe2 O3 。因此，在該第一電阻狀態中，記憶體元件28可具有一比該第二電阻狀態中高之氧濃度。在該第二電阻狀態中，記憶體元件28可具有一大約1e5歐之相對高電阻。
當處於該第一電阻狀態中時，記憶體元件28可被重新組態於該第二電阻狀態而非該第一電阻狀態中。在某些實施例中，可跨越字線24與位元線22施加一程式化電壓。該電壓可係高達15伏。回應於該程式化電壓，一程式化電流可行進通過記憶體元件28。該電流可足以在記憶體元件28中引起一還原氧化反應，藉此將記憶體元件重新組態於該第二電阻狀態而非該第一電阻狀態中。在某些實施例中，該程式化電流可呈具有一小於1毫秒之持續時間之一電流脈衝之形式。
記憶體元件28可在已中斷該程式化電流及/或該程式化電壓之後保持於該第二電阻狀態中。在某些實施例中，記憶體元件28可摻雜有大量金屬原子，例如高達每立方釐米1e15個原子。與在不對記憶體元件28進行摻雜之情形下記憶體單元將保持一特定電阻狀態之一時間量相比較，該等金屬原子可藉由防止一將改動記憶體元件28之電阻狀態之還原氧化反應發生而增加記憶體元件28之一磁阻材料保持該特定電阻狀態之一時間量。在某些實施例中，該等金屬原子可係銅離子及/或鋅離子。
一旦已將記憶體元件28重新組態於該第二電阻狀態中，則可將記憶體元件28重新組態於該第一電阻狀態中。在某些實施例中，可跨越位元線22與字線24施加一程式化電壓以使位元線22處於高於字線24之一電位。由於該電壓，跨越記憶體元件28可存在一電場。該電場可具有足以在記憶體元件28中引起一還原氧化反應之強度以使得將記憶體元件28重新組態於該第一電阻狀態中。在某些實施例中，該程式化電壓可係高達15伏且可在10伏與15伏之間。在某些實施例中，幾乎無電流可作為該電壓之一結果而流經記憶體元件28，此乃因二極體26可被反向偏壓且可抑制一電流自位元線22流至字線24。
在某些實施例中，可因該程式化電流所引起之還原氧化反應而透過記憶體元件28形成一個或多個導電橋。可藉由跨越位元線22與字線24施加之一程式化電壓來切斷該一個或多個導電橋以使位元線22處於高於字線24之一電位。在某些實施例中，複數個稍微不同之電壓位準可分別切斷多個導電橋。
另一選擇係，在某些實施例中，可藉由自材料32穿過材料40流至材料38中之一程式化電流來切斷該一個或多個導電橋。
導電材料32、絕緣材料34(包括如上文結合圖2闡述之介電組合物54、56及58)及位元線22共同形成二極體26，如上文結合圖1-3詳細闡述。導電材料32係由記憶體組件35及二極體26重疊而成。在某些實施例中，導電材料32可稱作導電二極體材料(或換言之，稱作二極體電極)，即使材料32亦係記憶體組件52之一部分。
如上文結合圖3所闡述，二極體26可經組態以使電子能夠隧穿通過絕緣材料34。由於此隧穿，經由材料32離開二極體26且進入記憶體元件28之電子可具有一極高能階。舉例而言，該等電子可具有一在高於該等電子在二極體26係一習用p-n二極體之情形下將具有之一能階之2.0與3.0電子伏特之間的能階。在某些實施例中，該等電子可具有一至少3.5至4.0電子伏特之能階。由於該高能階，該等電子可主要為彈道式。彈道式電子可比非彈道式電子更有效地在記憶體元件28中引起還原氧化反應。舉例而言，一用於程式化記憶體單元10之程式化電壓可係低於用於程式化具有一習用p-n二極體之記憶體單元之一程式化電壓，此乃因記憶體單元10之二極體26提供具有高於習用p-n二極體所提供之非彈道式電子之一能階之彈道式電子。
在示意性電路圖8中，二極體26顯示於位元線22與記憶體元件28之間。在其他實施例中，二極體26可另外地或替代地提供於字線24與記憶體元件28之間。
在所示之實施例中，二極體26准許自記憶體組件52至位元線22之電流，但限制沿相反方向之電流。此可實現至個別記憶體元件之讀取及自個別記憶體元件之寫入，同時限制毗鄰記憶體元件之間的串擾。
雖然將二極體26顯示為經定向以將電流自記憶體組件52引導至位元線22，但在其他實施例中可反轉二極體26之定向。因此，二極體26可經定向以准許自位元線22至記憶體組件52之電流，且限制沿相反方向之電流。
在某些實施例中，記憶體單元10可併入至一包括記憶體單元之垂直堆疊及/或記憶體單元之水平配置之陣列中。在某些實施例中，字線24可係除記憶體單元10以外之複數個記憶體單元(例如，圖4中所圖解闡釋之一行記憶體單元)之一部分且可大致垂直於位元線22延伸。位元線22可係除記憶體單元10以外之複數個記憶體單元(例如，圖4中所圖解闡釋之一列記憶體單元)之一部分。術語「大致垂直(substantially orthogonally)」意指與不垂直相比位元線及字線更加彼此垂直，其可包含(但並不限於)其中字線及位元線係彼此恰好完全垂直之實施例。
可如下製造圖4及5之實施例。最初，可在半導體基底(或基板)12上方形成位元線22。可利用微影處理及一個或多個蝕刻圖案化位元線22以將位元線材料圖案化成複數條線。
隨後，在該等位元線上方形成一第一二極體介電材料34層級(例如，如上文結合圖1-3所論述，其可係多個介電組合物之一堆疊)。可跨越該等位元線及該等位元線之間的空間沈積二極體介電材料34，且然後利用微影處理及一個或多個蝕刻將其圖案化以形成圖5中所示之組態。在某些實施例中，二極體介電材料34僅位於字線與位元線之交叉點處。在某些實施例中，二極體介電材料可留在位元線之間而非經圖案化以僅位於字線與位元線之交叉點處。可藉助包含(舉例而言)ALD之任一合適方法沈積二極體介電材料34。
然後，在二極體介電材料34上方形成一第一導電二極體材料層級(亦即，二極體電極)32。可藉由沈積導電材料32且然後藉助一經微影圖案化遮罩及一個或多個蝕刻將其圖案化從而以圖5中所示之組態來形成該導電材料。
然後，在導電材料32上方形成記憶體元件28。可藉由跨越位元線與該等位元線之間的空間沈積記憶體元件材料，且然後利用微影處理及一個或多個蝕刻來圖案化該記憶體元件材料以形成所示組態(在該組態中該記憶體元件材料僅位於字線與位元線之交叉點處)來形成該等記憶體元件。在某些實施例中，該記憶體元件材料可留在位元線之間而非經圖案化以僅位於字線與位元線之交叉點處。
在該等記憶體元件上方形成一第一字線材料層級。可跨越位元線與該等位元線之間的空間沈積字線材料，且然後利用微影處理及一個或多個蝕刻將其圖案化以形成所示組態(在該組態中該等位元線大致垂直於該等字線)。
可使用上文所論述處理之後續反覆形成後續位元線、二極體電介質、導電二極體材料、記憶體元件及字線層級，藉由一鈍化層將其分離開以將經垂直堆疊之記憶體陣列形成為所期望之高度。在某些實施例中，該等垂直堆疊可包括至少3個記憶體單元、至少10個記憶體單元或至少15個記憶體單元。
該等經垂直堆疊之記憶體單元可彼此相同或可彼此不同。舉例而言，用於處於一垂直堆疊之一個層級之記憶體單元之二極體材料在成分上可與用於處於一垂直堆疊之另一層級之記憶體單元之二極體材料不同，或可與用於處於該垂直堆疊之另一層級之記憶體單元之二極體材料為相同成分。
圖5圖解闡釋提供於位元線22與記憶體組件52之間的二極體26。在其他組態(包含其中記憶體單元係如上文所論述堆疊之組態)中，二極體26可提供於記憶體組件52與字線24之間。除了可在記憶體元件形成之後而非在記憶體元件形成之前形成導電二極體材料及二極體介電材料以外，用於形成此等其他組態之製造製程可與用於形成圖5之組態之製程類似。在又一些實施例中，可反轉該等記憶體單元中之字線及位元線之定向(以使字線位於位元線下方)且可在字線與記憶體元件之間或在位元線與記憶體元件之間形成二極體。
亦可能有記憶體元件28之其他組態。
參照圖6，圖解闡釋一構造8之一片段。在參照圖6時，在適當位置處使用與在闡述圖1-5時所使用之編號類似之編號。圖6圖解闡釋記憶體元件28之一替代實施例。片段8係圖4之記憶體單元中之一者之一構造之一個實施例。片段8包括一基底12(上文所闡釋)及一位於基底12上方之一記憶體單元10。
毗鄰片段8顯示一示意性電路圖14以圖解闡釋片段8之電組件中之某些組件。電路圖14顯示，記憶體單元10包括字線24、二極體26及位元線22，上文已詳細闡述了其中之每一者。
記憶體單元10亦包括記憶體元件28，在圖6中所繪示之實施例中，記憶體元件28包括材料38及材料40。材料38可包括例如離子銅或離子銀之一富離子導電材料、基本上由該富離子導電材料組成或由該富離子導電材料組成。在某些實施例中，材料38可由例如碲或硒之一反應離子來嵌入及活化。因此，在某些實施例中，材料38可包括Cu-Te、Cu-Se、Ag-Te或Ag-Se(其係就主要組分而言，而非就特定化學計量而言)中之一者或多者。
在某些實施例中，材料38可包括一經摻雜硫族化物、基本上由該硫族化物組成或由該硫族化物組成且該經摻雜硫族化物可係一玻璃。舉例而言，材料38可包括鍺、硒、蹄或銀中之一者或多者。可以一每立方釐米1.0e16至5.0e17個原子之濃度用鍺、硒、碲或銀對材料38進行摻雜。
材料40可係例如一金屬氧化物之一薄氧化物材料。在某些實施例中，材料40可具有一小於25埃之厚度。材料40可與材料38及材料32直接實體接觸。因此，材料40可在材料38與材料32之間間置一小於25埃之間隔。
可將記憶體元件28組態於兩個或兩個以上不同電阻狀態中之一個電阻狀態中。在某些實施例中，可將記憶體元件28組態於兩個不同電阻狀態中之一個電阻狀態中。在該兩個電阻狀態中之一第一狀態中，記憶體元件28可具有一相對高電阻(例如，在約1百萬歐與100百萬歐之間)。在該兩個電阻狀態中之一第二狀態中，記憶體元件28可具有一相對低電阻(例如，在約6.5千歐與10千歐之間)。
當處於該第一電阻狀態中時，記憶體元件28可被重新組態於該第二電阻狀態而非該第一電阻狀態中。在某些實施例中，可跨越字線24與位元線22施加一程式化電壓。該電壓可係高達15伏。回應於該程式化電壓，一程式化電流可行進通過記憶體元件28。該電流可致使來自材料38之離子因該電流之離子與電子之間的動量轉移而從材料38被掃掠到材料40中。在某些實施例中，離子自材料38到材料40中之移動可稱為電遷移。該等離子可在材料38與材料32之間形成一導電橋，該導電橋可減小記憶體元件28之電阻，藉此將記憶體元件28重新組態於該兩個電阻狀態中之第二狀態中。在某些實施例中，該程式化電流可呈具有一長達數毫秒或短至數微妙之持續時間之一電流脈衝之形式。
記憶體元件28在已中斷該程式化電流及/或該程式化電壓之後可保持處於該第二電阻狀態中。
一旦已將記憶體元件28重新組態於該第二電阻狀態中，則可將記憶體元件28重新組態於該第一電阻狀態中。在某些實施例中，可跨越位元線22與字線24施加一程式化電壓以使得位元線22處於高於字線24之一電位中。由於該電壓，跨越記憶體元件28可存在一電場。該電場可具有足以切斷由所遷移之離子形成之導電橋之強度以使得將記憶體元件28重新組態於該第一電阻狀態中。在某些實施例中，該程式化電壓可係高達15伏。在某些實施例中，幾乎無電流將作為該電壓之一結果而流經記憶體元件28，因為二極體26可被反向偏壓且可抑制一電流自位元線22流至字線24。
在某些實施例中，可存在多個導電橋且可以稍微不同之電壓位準切斷該多個導電橋。另一選擇係，在某些實施例中，可藉由自材料32穿過材料40流至材料38中之一程式化電流來切斷導電橋。
如結合圖3所闡述，二極體26可經組態以使電子能夠隧穿通過絕緣材料34。由於此隧穿，經由材料32離開二極體26且進入材料40之電子可具有一極高能階且可為如上文結合圖5所闡述之彈道式電子。彈道式電子可比非彈道式電子更有效地致使離子自材料38遷移至材料40中。舉例而言，一用於程式化記憶體單元10之程式化電壓可係低於用於程式化具有一習用p-n二極體之記憶體單元之一程式化電壓，此乃因記憶體單元10之二極體26提供具有高於習用p-n二極體所提供之非彈道式電子之一能階之彈道式電子。
在示意性電路圖14中，顯示二極體26位於位元線22與記憶體元件28之間。在其他實施例中，二極體26可另外地或替代地提供於字線24與記憶體元件28之間。
可如下製造圖6之實施例。最初，可在半導體基底(或基板)12上方形成位元線22。可利用微影處理及一個或多個蝕刻圖案化位元線22以將位元線材料圖案化成複數條線。
隨後，在該等位元線上方形成一第一二極體介電材料34層級(例如，如上文結合圖1-3所論述，其可係多個介電組合物之一堆疊)。可跨越該等位元線及該等位元線之間的空間沈積二極體介電材料34，且然後利用微影處理及一個或多個蝕刻將其圖案化以形成圖5中所示之組態。在某些實施例中，二極體介電材料34僅位於字線與位元線之交叉點處。在某些實施例中，二極體介電材料可留在位元線之間而非經圖案化以僅位於字線與位元線之交叉點處。可藉助包含(舉例而言)ALD之任一合適方法沈積二極體介電材料34。
然後，在二極體介電材料34上方形成一第一導電二極體材料(亦即，二極體電極)32層級。可藉由沈積導電材料32且然後藉助一經微影圖案化遮罩及一個或多個蝕刻將其圖案化從而以圖5中所示之組態來形成該導電材料。
然後在導電材料32上方形成記憶體元件28。可藉由首先在材料32上方形成第一沈積材料40且然後在材料40上方沈積材料38來形成記憶體元件。可利用微影處理及一個或多個蝕刻圖案化材料38及40以形成所示組態(在該組態中記憶體元件28僅位於字線與位元線之交叉點處)。在某些實施例中，材料38及40可留在位元線之間而非經圖案化以僅位於字線與位元線之交叉點處。
在該等記憶體元件上方形成一第一字線材料層級。可跨越位元線與該等位元線之間的空間沈積字線材料，且然後利用微影處理及一個或多個蝕刻將其圖案化以形成所示組態(在該組態中該等位元線大致垂直於該等字線)。
可使用上文所論述處理之後續反覆形成後續位元線、二極體電介質、導電二極體材料、記憶體元件及字線層級，藉由一鈍化層將該等層級分離開以將經垂直堆疊之記憶體陣列形成為所期望之高度。在某些實施例中，該等垂直堆疊可包括至少3個記憶體單元、至少10個記憶體單元或至少15個記憶體單元。
該等經垂直堆疊之記憶體單元可彼此相同或可彼此不同。舉例而言，用於處於一垂直堆疊之一個層級之記憶體單元之二極體材料在成分上可與用於處於一垂直堆疊之另一層級之記憶體單元之二極體材料不同，或可與用於處於該垂直堆疊之另一層級之記憶體單元之二極體材料為相同成分。
圖6圖解闡釋提供於位元線22與記憶體組件52之間的二極體26。在其他組態(包含其中記憶體單元係如上文所論述堆疊之組態)中，二極體26可提供於記憶體組件52與字線24之間。除了可在記憶體元件形成之後而非在記憶體元件形成之前形成導電二極體材料及二極體介電材料以外，用於形成此等其他組態之製造製程可與用於形成圖6之組態之製程類似。在又一些實施例中，可反轉該等記憶體單元中之字線及位元線之定向(以使字線位於位元線下方)且可在字線與記憶體元件之間或在位元線與記憶體元件之間形成二極體。
按照條例，已使用或多或少關於結構及方法特徵之特定語言闡述了本文中所揭示之標的物。然而，應理解，由於本文所揭示之方法包括例示性實施例，因此申請專利範圍並不侷限於所顯示及所闡述之具體特徵。因此，申請專利範圍係由字面措辭來提供完整範疇，且根據等效內容之教義適當地予以解釋。
2．．．二極體構造(片段)
4．．．二極體構造(片段)
6．．．構造(片段)
8．．．電路圖
10．．．記憶體單元
12．．．基底(基板)
14．．．電路圖
22．．．導電材料(位元線)
24．．．字線
26．．．二極體
28．．．記憶體元件
32．．．導電材料
34．．．絕緣材料
38．．．材料
40．．．材料
52．．．記憶體組件
54．．．組合物
56．．．組合物
58．．．組合物
66．．．量子井
圖1係一根據一實施例之一構造之一部分之圖解剖面圖；圖2係一根據一實施例之一構造之一部分之圖解剖面圖；圖3顯示圖解闡釋根據一實施例之二極體之三個不同偏壓條件之三個帶隙圖；圖4係一根據一實施例之一記憶體元件陣列之示意性電路圖；圖5係一根據一實施例之一半導體構造之一部分之圖解剖面圖。圖5亦顯示該剖面之組件中之某些組件之一示意性電路圖；及圖6係一根據一實施例之一半導體構造之一部分之圖解剖面圖。圖6亦顯示該剖面之組件中之某些組件之一示意性電路圖。
22．．．導電材料(位元線)
24．．．字線
26．．．二極體
28．．．記憶體元件

Claims (34)

  1. 一種記憶體單元，其包括：一記憶體組件，其包括：一第一導電材料；一第二導電材料；及氧化物材料，其位於該第一導電材料與該第二導電材料之間；且其中該記憶體組件之一電阻係可經由自該第一導電材料傳導穿過該氧化物材料至該第二導電材料之一電流來組態。
  2. 如請求項1之記憶體單元，其中該記憶體單元進一步包括一個二極體，該二極體包括一第一電極、一第二電極及一介電材料，該二極體與該記憶體組件串聯連接以使得行進穿過該二極體之一電流亦行進穿過該記憶體組件。
  3. 如請求項2之記憶體單元，其中該第一電極包括一第一金屬，且該第二電極包括不同於該第一金屬之一第二金屬。
  4. 如請求項3之記憶體單元，其中與該第一金屬相關聯之一第一功函數係與用於自該第一金屬移除一電子之一能量相關且與該第二金屬相關聯之一第二功函數係與用於自該第二金屬移除一電子之一能量相關，該第一功函數係低於該第二功函數。
  5. 如請求項3之記憶體單元，其中該介電材料具有大於該第一金屬之一功函數及該第二金屬之一功函數兩者之一障壁高度，該障壁高度係與該介電材料之一傳導帶與該介電材料之一價帶之間的一能量差相關。
  6. 如請求項3之記憶體單元，其中該第一金屬係鋁、鎢、鉬、鉑、鎳、鉭、銅、鈦、矽化鎢或矽化鉭中之一者，且該第二金屬係鋁、鎢、鉬。鉑。鎳、鉭、銅、鈦。矽化鎢或矽化鉭中之一不同者。
  7. 如請求項2之記憶體單元，其中該二極體經組態以傳導主要為彈道式之電子且具有一至少3.0電子伏特之能量。
  8. 如請求項2之記憶體單元，其中該介電材料包括選自二氧化矽、氮化矽、氧化鈦、氧化鉭、氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化鎂、氧化釔及氧化鈮中之至少一種材料。
  9. 如請求項2之記憶體單元，其中該介電材料包括複數個層，該複數個層中之個別層相對於彼此具有不同之介電組合物；且其中該介電材料經組態以回應於跨越該第一電極與該第二電極施加之一電壓在該複數個層中之該等層之間的接面處形成量子井。
  10. 如請求項9之記憶體單元：其中該複數個層中之個別層相對於彼此具有不同之障壁高度，該等障壁高度係與該複數個層中之該等層之傳導帶與價帶之間的能量差相關；且其中該複數個層係以增加之障壁高度之次序實體地配置於該第二電極與該第一電極之間，該複數個層中最接近該第二電極之一層具有該複數個層中之最低障壁高度且該複數個層中最接近該第一電極之一層具有該複數個層中之最高障壁高度。
  11. 如請求項1之記憶體單元，其中該第一導電材料包括一金屬。
  12. 如請求項11之記憶體單元，其中該電流足以致使該金屬自該第一導電材料電遷移至該氧化物材料中。
  13. 如請求項1之記憶體單元：其中該第一導電材料係藉由該氧化物材料而與該第二導電材料分離；且其中該氧化物材料與該第一導電材料及該第二導電材料直接實體接觸。
  14. 如請求項13之記憶體單元，其中該第一導電材料與該第二導電材料分離一小於25埃之距離。
  15. 如請求項1之記憶體單元，其中該第一導電材料包括離子銅或離子銀。
  16. 如請求項1之記憶體單元，其中該第一導電材料包括Cu-Te、Cu-Se、Ag-Te或Ag-Se。
  17. 如請求項1之記憶體單元，其中該第一導電材料包括一經摻雜之硫族化物。
  18. 如請求項17之記憶體單元，其中該經摻雜之硫族化物係一玻璃，且該經摻雜之硫族化物玻璃包括鍺、硒、碲或銀。
  19. 一種記憶體單元構造，其包括：一基板；一位元線，其位於該基板上方；介電材料，其位於該位元線上方；一金屬材料，其位於該介電材料上方；氧化物材料，其位於該金屬材料上方；一導電材料，其位於該氧化物材料上方；一字線，其位於該導電材料上方；且其中易於由自該字線傳導穿過該導電材料、該氧化物材料、該金屬材料及該介電材料至該位元線之一電流來修改該記憶體單元之一電阻。
  20. 一種記憶體單元，其包括：一個二極體，其包括金屬及一介電材料；一記憶體組件，其與該二極體串聯連接且包括一磁阻材料，該記憶體組件具有可經由經傳導穿過該二極體及該磁阻材料之一電流來改變之一電阻。
  21. 如請求項20之記憶體單元，其中該磁阻材料摻雜有一定量之金屬原子以使得該磁阻材料保持一電阻之一時間量長於該記憶體單元在未對該磁阻材料進行摻雜之情形下將保持該經修改之電阻之一時間量。
  22. 如請求項21之記憶體單元，其中該等金屬離子係銅離子或鋅離子。
  23. 如請求項20之記憶體單元，其中該磁阻材料包括氧化鐵。
  24. 如請求項20之記憶體單元，其中該介電材料包括複數個層，該複數個層中之個別層相對於彼此具有不同之介電組合物，該介電材料經組態以回應於跨越該二極體施加之一電壓在該複數個層中之該等層之間的接面處形成量子井。
  25. 如請求項24之記憶體單元，其中該複數個層中之個別層具有小於或等於6奈米之厚度。
  26. 如請求項20之記憶體單元，其中該二極體經組態以傳導主要為彈道式之電子且具有一至少3.0電子伏特之能量。
  27. 一種記憶體單元構造，其包括：一基板；一位元線，其位於該基板上方；介電材料，其位於該位元線上方；一金屬材料，其位於該介電材料上方；一磁阻材料，其位於該金屬材料上方；一字線，其位於該磁阻材料上方；且其中該記憶體單元具有可經由自該字線傳導穿過該磁阻材料、該金屬材料及該介電材料至該位元線之一電流來組態之一電阻。
  28. 一種記憶體單元程式化方法，其包括：提供一記憶體單元，該記憶體單元包括：一記憶體元件，其包括一磁阻材料，該記憶體元件處於一第一電阻狀態中且具有一第一電阻；及一個二極體，其包括金屬及一介電材料，該二極體與該記憶體元件係串聯連接在一起；及傳導一電流穿過該記憶體元件及該二極體，以有效地將該記憶體元件重新組態為處於一不同於該第一電阻狀態之第二電阻狀態中且具有一不同於該第一電阻之第二電阻。
  29. 如請求項28之方法，其中該磁阻材料回應於該電流之該傳導而經歷一還原-氧化過程。
  30. 如請求項28之方法，其中在處於該第一電阻狀態中時，該磁阻材料包括一比在處於該第二電阻狀態中時更高之氧濃度。
  31. 如請求項28之方法：其中在處於該第一電阻狀態中時，該記憶體單元包括比Fe2 O3 多之Fe3 O4 ；且其中當處於該第二電阻狀態中時，該記憶體單元包括比Fe3 O4 多之Fe2 O3 。
  32. 如請求項28之方法，其中該電流係呈一電流脈衝之形式。
  33. 如請求項28之方法，其進一步包括在已將該記憶體元件重新組態於該第二電阻狀態中之後終止該電流之該傳導且其中該記憶體元件於不存在該電流之情形下保持處於該第二電阻狀態中。
  34. 如請求項28之方法，其進一步包括繼該電流之該傳導之後，跨越該記憶體裝置施加一電壓以有效地將該記憶體單元重新組態回至該第一電阻狀態。
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