JP2010050411A - 半導体メモリ装置の製造方法 - Google Patents
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Abstract
【解決手段】Si基板2上に順次SiC層3及びSi層11を積層する工程と、1段階の所定温度による熱酸化処理で、Si層11をSiO2層5に変えると共に、SiC層3のSi層11に接する界面をSiOx層4に変える工程を有する。熱酸化の温度は800℃〜950℃の範囲に設定する。
【選択図】図4
Description
さらに、本発明は、ON/OFF比の向上を図り、かつ低温プロセスでの製造を可能にした半導体メモリ装置の製造方法を提供することを目的とする。
先ず、図1に、本発明に係る半導体メモリ装置の一実施の形態を示す。本実施の形態に係る半導体メモリ装置1は、Si基板2上に順次SiC層3、SiOx層4及びSiO2層5が形成されて成る。Si基板2の裏面には、一方の電極6が形成され、SiO2層5の表面には、他方の電極7が形成される。この半導体メモリ装置1は、2端子メモリであり、不揮発性抵抗変化型メモリとして構成される。
図2及び図3のエネルギーバンド図を参照して、本実施の形態に係る半導体メモリ装置1の動作原理を説明する。先ず、図2Aは、両電極6及び7間に電圧を印加しない状態であり、メモリ装置1として、OFF状態である。すなわち、この状態では、SiOx層4、及びSiOx層4とSiC層3との界面に捕獲準位(ドナー型欠陥)10が存在する。捕獲準位10は、模式的に四角領域で図示する。
OFF状態からON状態に遷移することは情報“1”の書き込みに対応する。
ON状態からOFF状態に遷移することは、情報の消去または情報“0”の書き込みに対応する。
図4を用いて、半導体メモリ装置1の製造方法の一実施の形態を説明する。
先ず、図4Aに示すように、例えば、主面の面方位が(100)面であり、n型不純物をドーピングしたn型のSi基板2を用意する。本例のn型Si基板2は、比抵抗が0.01Ω−cmのSi基板である。
図13に本メモリ装置と他のトランジスタを一体集積化した半導体集積デバイスの例を示す。本実施の形態に係る半導体集積デバイス21は、シリコン基板として、たとえばp型のシリコン半導体基板22を用いる。基板22に不純物ドーピングによってn型半導体ウェル領域23を形成する。さらに不純物を高濃度にドープしたp+型半導体ウェル領域24、およびn+型半導体ウェル領域25を形成する。また、素子分離領域41を形成する。素子分離領域としては、例えば埋め込み絶縁膜で形成することができる。
図9〜図12に、二段階熱酸化の比較例を示す。図9の模式図に示すように、n型Si基板22上にSiC層23を形成する(同図A)。次いで、SiC層23に対して1200℃の熱酸化後に、1000℃で熱酸化を行う二段階熱酸化を行う。すなわち、1200℃による一段階熱酸化でSiC層23の表面にSiO2層25を形成し、1000℃による二段階熱酸化でSiC層23のSiO2層25との界面にSiOx層24を形成する(同図B)。図11に、1000℃熱酸化における基板深さ方向の組成分布を示し、図12に、1200℃熱酸化における基板深さ方向の組成分布を示す。この図11及び図12の組成分布に基き、SiC層23を二段階熱酸化した場合の酸化物SiO2、SiOxの構成の割合を模式的に図10A〜Cに示す。最終的に図10Cに示すように、SiO2層25も完全酸化でなく、多少SiOxが混在する。また、SiOx層24においても、SiO2の割合が多くSiOxの割合が少ない。
図5〜図7に、一段階熱酸化の実施の形態を示す。図5の模式図に示すように、n型Si基板2上にSiC層3及びSi層11を積層する(同図A)。次いで、Si層11及びSiC層3に対して一段階熱処理を行う。本例では950℃による一段階熱酸化でSi層11を完全酸化してSiO2層5を形成し、SiC層3を不完全酸化してSiOx層4を形成する。そして、SiO2層の表面にAu電極7を形勢し、n型Si基板2の裏面にAl電極6を形成する(同図B)。この一段階熱酸化した場合の酸化物SiO2、SiOxの構成の割合を模式的に図6A,B に示す。最終的に図6Bに示すように、SiO2層5のSiO2の割合が増加し、ほぼ完全なSiO2層が得られる。SiC層3の界面領域(SiOx層4に相当する)でのSiOxの割合が増加している。SiOx層4における捕獲欠陥密度の増加が認められる。また、SiO2層5における欠陥は、SiC層を酸化して形成したSiO2層における欠陥より、減少する。SiO2層5はSi層11を熱酸化して形成されるので、堆積したSiO2と比べて膜質が緻密で良質である。
図7の破線(b)に、Si/SiC/0.01Ω−cmのn-Si(100)面の基板構造を用いて、850℃、120分の一段階段熱酸化で製造した本実施の形態のメモリ装置1のI−V特性を示す。
メモリ特性であるヒステリシスがI−V特性に現れ、良好な特性を示している。
Claims (6)
- Si基板上に順次SiC層及びSi層を積層する工程と、
1段階の所定温度による熱酸化処理で、前記積層したSi層をSiO2層に変えると共に、前記SiC層の前記積層したSi層に接する界面近傍をSiOx層に変える工程を有し、
SiO2層/SiOx層/SiC層/Si基板構造を形成する
ことを特徴とする半導体メモリ装置の製造方法。 - 前記所定温度を950℃〜800℃の範囲内に設定する
ことを特徴とする請求項1記載の半導体メモリ装置の製造方法。 - 前記熱酸化処理としてドライ酸化処理を用いる
ことを特徴とする請求項1又は2記載の半導体メモリ装置の製造方法。 - 前記酸化処理を、酸素100%の大気圧中で行う
ことを特徴とする請求項1,2又は3記載の半導体メモリ装置の製造方法。 - 前記SiC層を成膜する下地のSi基板がn型である
ことを特徴とする請求項1記載の半導体メモリ装置の製造方法。 - 前記SiC層を成膜する下地のSi基板がp型であり、かつ、このp型Si基板がn型に接触している
ことを特徴とする請求項1記載の半導体メモリ装置の製造方法。
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