CN110875426B - 纳米管随机存储器及其形成方法 - Google Patents
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- 239000002071 nanotube Substances 0.000 title claims abstract description 223
- 238000000034 method Methods 0.000 title claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000000463 material Substances 0.000 claims description 81
- 239000007772 electrode material Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 21
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 13
- 229910052721 tungsten Inorganic materials 0.000 claims description 13
- 239000010937 tungsten Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000004528 spin coating Methods 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 9
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 9
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 9
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 8
- -1 silicon carbide nitride Chemical class 0.000 claims description 8
- 239000007788 liquid Substances 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 101150026129 gpa-5 gene Proteins 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 249
- 239000003989 dielectric material Substances 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 239000002041 carbon nanotube Substances 0.000 description 5
- 229910021393 carbon nanotube Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
一种纳米管随机存储器及其形成方法，其中方法包括：提供基底，所述基底表面具有第一介质层，且所述第一介质层内具有开口；在所述开口内形成底部电极，所述底部电极表面低于所述第一介质层表面；形成纳米管结构和顶部电极，所述纳米管结构位于底部电极上以及底部电极周围的部分第一介质层表面，所述顶部电极位于纳米管结构表面。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及存储器领域，尤其涉及一种纳米管随机存储器及其形成方法。
背景技术
随着芯片集成的器件越来越多，器件的尺寸正逐渐接近其物理极限，因此，寻找尺寸小、成本低、速度快、稳定性好的存储器件，并实现器件的高度集成化，已经成为半导体工艺所面临的关键问题。
与此同时，碳纳米管(Carbon Nano Tubes，简称CNT)由于具有低电流、快速程序处理效率，稳定电阻，良好数据保留和良好程序稳定性等良好的电学性能，成为下一代随机存储器的首选材料。
然而，现有技术形成的碳纳米管随机存储器的性能较差。
发明内容
本发明解决的技术问题是提供一种纳米管随机存储器结构及其形成方法，使形成的纳米管随机存储器的性能较好。
为解决上述技术问题，本发明实施例提供一种纳米管随机存储器的形成方法，包括：提供基底，所述基底表面具有第一介质层，且所述第一介质层内具有开口；在所述开口内形成底部电极，所述底部电极表面低于所述第一介质层表面；形成纳米管结构和顶部电极，所述纳米管结构位于底部电极上以及底部电极周围的部分第一介质层表面，所述顶部电极位于纳米管结构表面。
可选的，所述纳米管结构包括：位于开口内的第一纳米管和位于部分第一介质层上和第一纳米管上的第二纳米管；所述纳米管结构为碳纳米管结构。
可选的，所述第一纳米管在平行于基底表面方向上的尺寸为20纳米～150纳米；所述第二纳米管在平行于基底表面方向上的尺寸为30纳米～200纳米。
可选的，所述纳米管结构从与顶部电极接触的表面到与底部电极接触的表面的距离为10纳米～100纳米，其中，第二纳米管的厚度和第一纳米管的厚度比例关系为1:10～9:10。
可选的，所述顶部电极的侧壁与第二纳米管的侧壁齐平；所述底部电极的侧壁与第一纳米管的侧壁齐平。
可选的，所述顶部电极的材料包括钛、钽、氮化钛、氮化钽和钨的一种或者几种组合；所述底部电极的材料包括钛、钽、氮化钛、氮化钽和钨的一种或者几种组合。
可选的，所述顶部电极的厚度为10纳米～100纳米；所述底部电极的厚度为10纳米～100纳米。
可选的，所述顶部电极沿平行于基底表面截面上的图形为圆形，所述底部电极沿平行于基底表面截面上的图形为圆形；所述顶部电极圆形直径比底部电极圆形直径大20纳米～40纳米。
可选的，所述底部电极包括：位于开口侧壁和底部表面的粘附层、以及位于粘附层表面的导电层。
可选的，所述纳米管结构和顶部电极的形成方法包括：在所述底部电极上形成纳米管材料层，所述纳米管材料层填充满所述开口且表面高于第一介质层表面；在所述纳米管材料层上形成顶部电极材料层；形成顶部电极材料层后，在所述顶部电极材料层上形成图形化层；以所述图形化层为掩膜，刻蚀所述纳米管材料层和顶部电极材料层，直至暴露出第一介质层表面；暴露出第一介质层表面后，继续对第一介质层进行刻蚀，所述刻蚀深度为20埃～500埃，形成所述纳米管结构和所述顶部电极。
可选的，形成所述纳米管材料层的步骤包括：通过旋涂工艺在所述底部电极以及第一介质层表面形成纳米管材料旋涂液；对所述纳米管材料旋涂液进行烘烤处理，形成纳米管材料膜；形成所述纳米管材料膜之后，对所述纳米管材料膜进行退火处理，在所述底部电极以及第一介质层表面形成纳米管材料层；所述烘烤工艺的温度为100摄氏度～300摄氏度；所述退火工艺的温度为300摄氏度～400摄氏度。
可选的，形成所述底部电极之后，形成纳米管结构之前，还包括：对所述第一介质层表面和底部电极表面进行湿法清洗工艺。
可选的，形成所述顶部电极之后，还包括：在所述第一介质层上形成侧墙结构，所述侧墙结构覆盖所述纳米管结构和顶部电极侧壁以及部分第一介质层侧壁，所述侧墙可以全部、完整包裹纳米管结构和顶部电极的侧壁；所述侧墙结构的材料包括氮化硅或者氮碳化硅；所述侧墙结构的应力范围为1GPa～5GPa。
可选的，所述侧墙结构的形成方法包括：在所述第一介质层顶部和侧壁、纳米管结构侧壁以及顶部电极顶部和侧壁沉积具有压应力的侧墙结构材料，形成侧墙结构膜；回刻蚀所述侧墙结构膜，直至暴露出第一介质层表面和顶部电极表面；暴露出第一介质层和顶部电极表面后，继续对第一介质层进行刻蚀，所述刻蚀深度为20埃～500埃，形成侧墙结构。
可选的，形成所述侧墙结构之后，还包括：在所述第一介质层上形成第二介质层，所述第二介质层覆盖侧墙结构侧壁和第一介质层侧壁和表面，且所述第二介质层表面与顶部电极的表面齐平。
可选的，形成所述第二介质层之后，还包括：在所述第二介质层上形成第三介质层；在所述第三介质层内形成通孔和沟槽；在所述通孔内形成导电插塞；在所述沟槽内形成导电线。
相应的，本发明还提供一种纳米管存储器，包括：基底，所述基底表面具有第一介质层，且所述第一介质层内具有开口；位于所述开口内的底部电极，所述底部电极表面低于所述第一介质层表面；位于底部电极上以及底部电极周围的部分第一介质层表面的纳米管结构和位于纳米管结构表面的顶部电极；
可选的，所述底部电极包括：位于开口侧壁和底部表面的粘附层、以及位于粘附层表面的导电层。
可选的，所述纳米管结构包括第一纳米管和第二纳米管；所述第一纳米管在平行于基底表面方向上的尺寸为20纳米～150纳米，所述第二纳米管在平行于基底表面方向上的尺寸为30纳米～200纳米。
可选的，还包括：位于第一介质层上的侧墙结构，所述侧墙结构覆盖所述纳米管结构和顶部电极侧壁以及部分第一介质层侧壁；所述侧墙结构的材料包括氮化硅或者氮碳化硅；位于第一介质层上的第二介质层，所述第二介质层覆盖侧墙结构侧壁和第一介质层侧壁和表面，且所述第二介质层表面与顶部电极的表面齐平；位于所述第二介质层上的第三介质层，所述第三介质层内具有通孔和沟槽；位于所述通孔内的导电插塞；位于所述沟槽内的导电线。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的纳米管随机存储器的形成方法中，部分纳米管结构嵌入于第一介质层内，部分纳米管结构位于第一介质层表面，则所述纳米管结构与第一介质层的接触面积增大，而且所述纳米管结构与所述第一介质层之间相互嵌合，从而提高了纳米管结构与第一介质层之间的结合力。进而，所述纳米管结构相对于第一介质层不易发生移动，则所述纳米管结构与顶部电极、底部电极和第一介质层之间形成更牢固的结合，避免纳米管结构自顶部电极、底部电极或第一介质层脱落。综上，所形成的纳米管随机存储器的性能更好。
进一步，在所述第一介质层上形成侧墙结构，所述侧墙结构覆盖所述纳米管结构和顶部电极侧壁以及部分第一介质层侧壁，侧墙结构的材料包括氮化硅或者氮碳化硅。所述侧墙结构具有较高的压应力，能够使其覆盖的纳米管结构与顶部电极以及第一介质层之间具有更高的结合力，从而使纳米管结构与顶部电极、底部电极和第一介质层之间形成更牢固的结合，使形成的纳米管随机存储器的性能更好。
进一步，所述底部电极包括：位于开口侧壁和底部表面的粘附层、以及位于粘附层表面的导电层。所述粘附层能够提高所述导电层与所述第一介质层之间的结合力，从而使形成的纳米管存储器结构更稳定，使形成的纳米管随机存储器的性能更好。
附图说明
图1是本发明一种纳米管随机存储器的结构示意图；
图2至图12是本发明一实施例中纳米管随机存储器的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，纳米管随机存储器的性能较差。
图1是一种纳米管随机存储器的结构示意图。
请参考图1，一种纳米管随机存储器，包括：衬底100；位于所述衬底100上的第一介质层110，所述第一介质层110内具有底部电极120，所述底部电极120贯穿所述第一介质层110；位于底部电极120表面和部分第一介质层110表面的纳米管层130；位于纳米管层130表面的顶部电极140；位于第一介质层110上的侧墙结构150，所述侧墙结构150覆盖顶部电极140部分表面和侧壁以及纳米管层130侧壁以及第一介质层110表面。
在上述纳米管随机存储器中，由于纳米管层130的材料为碳纳米管，所述碳纳米管材料与介质层的层间结合力低，导致所述纳米管层130与第一介质层110之间容易发生分层。继而导致所述纳米管层130容易自底部电极120、顶部电极140或第一介质层110剥离，使形成的纳米管随机存储器的性能较低。
为解决所述技术问题，本发明提供了一种纳米管随机存储器的形成方法，其中纳米管结构位于底部电极上以及底部电极周围的部分第一介质层表面，所述纳米管结构与第一介质层之间的结合能力提高，使形成纳米管随机存储器的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图2，提供基底200，所述基底200表面具有第一介质层210，且所述第一介质层210内具有开口211。
所述基底200上形成有器件层(图中未示出)，所述器件层上形成有第一介质层210，所述器件层内包括MOS管或其他类似元件。在本实施例中，所述器件层包括：位于基底200表面的栅极结构、位于所述源区和漏区上的多层导电线以及位于相邻导电线之间的导电插塞；所述器件层表面暴露出位于顶层的导电线；位于栅极结构两侧的基底内具有源区和漏区；所述第一介质层210覆盖在所述位于顶层的导电线上。
所述第一介质层210的形成方法包括：在所述基底200表面沉积第一介质材料层(图中未示出)；在所述第一介质材料层上形成光刻胶层(图中未示出)；对所述光刻胶层进行曝光显影工艺，在所述光刻胶层中形成图形开口，所述图形开口定义出所述开口211的位置和形状；在进行曝光显影工艺之后，以所述光刻胶层为掩膜，刻蚀所述第一介质材料层，直至暴露出所述基底200表面，形成所述第一介质层210和位于所述第一介质层210内的开口211。
所述第一介质层材料层的材料包括：氧化硅、氮氧化硅或者低K介质材料(K小于3.9)。
形成所述第一介质材料层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
刻蚀所述第一介质材料层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，在所述开口211内形成底部电极，所述底部电极表面低于所述第一介质层210。后续结合参考图3至图5对所述底部电极的形成过程进行说明。
请参考图3，在所述开口211内和第一介质层210表面形成底部电极材料层220。
形成所述底部电极材料层220的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
所述底部电极材料层220的材料包括：钛、钽、氮化钛、氮化钽和钨的一种或者几种组合。相应的，后续形成的底部电极的材料包括：钛、钽、氮化钛、氮化钽和钨的一种或者几种组合。在本实施例中，所述底部电极材料层220的材料为钨。
在本实施例中，所述底部电极材料层220包括：位于开口211侧壁和底部表面的粘附材料层(图中未示出)、以及位于粘附材料层表面的导电材料层(图中未示出)。相应的，所述底部电极221包括：位于开口侧壁和底部表面的粘附层(图中未示出)、以及位于粘附层表面的导电层(图中未示出)。
所述粘附材料层能够提高所述导电材料层与所述第一介质层210之间的结合力，相应的，后续形成的粘附层能够提高导电层与所述第一介质层210之间的结合力，从而使形成的纳米管随机存储器结构更稳定，使形成的纳米管随机存储器的性能更好。
在其他实施例中，所述底部电极材料层220包括：位于开口侧壁和底部表面的导电材料层。
请参考图4和图5，回刻蚀所述底部电极材料层220形成底部电极221，直至所述底部电极221的表面低于所述第一介质层210。图5是图4沿A-A1方向的截面示意图。
回刻蚀所述底部电极材料层220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。在本实施例中，采用干法刻蚀工艺形成所述底部电极221。
所述底部电极221沿平行于基底200表面截面上的图形为圆形。
在本实施例中，形成所述底部电极221之后，形成纳米管结构和顶部电极，所述纳米管结构位于底部电极上以及底部电极周围的部分第一介质层表面，所述顶部电极位于纳米管结构表面。后续结合参考图6至图9对所述纳米管结构和顶部电极的形成过程进行说明。
请参考图6，在所述底部电极221上形成纳米管材料层230，所述纳米管材料层230填充满所述开口211(图2中所示)且表面高于第一介质层210表面。
形成所述纳米管材料层230的步骤包括：通过旋涂工艺在所述底部电极221以及第一介质层210表面形成纳米管材料旋涂液(图中未示出)；对所述纳米管材料旋涂液进行烘烤处理，形成纳米管材料膜(图中未示出)；形成所述纳米管材料膜之后，对所述纳米管材料膜进行退火处理，在所述底部电极221以及第一介质层210表面形成纳米管材料层230。
所述烘烤工艺的温度为100摄氏度～300摄氏度。
所述烘烤工艺用于将所述纳米管材料旋涂液中的水分等液体烘干去除，从而形成纳米管材料膜。
所述退火工艺的温度为300摄氏度～400摄氏度。
由于形成所述纳米管材料膜之后，到后续在纳米管材料膜上形成顶部电极材料之前，所述纳米管材料膜会有较长时间暴露在大气环境下，易发生吸水，影响形成的纳米管材料膜的性能，所以形成所述纳米管材料膜之后，形成顶部电极材料层之前，还需进行所述退火工艺，将纳米管材料膜中吸附的水分去除，从而形成纳米管材料层。
请参考图7，形成所述纳米管材料层230之后，在所述纳米管材料层230表面形成顶部电极材料层240。
形成所述顶部电极材料层240的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
所述顶部电极材料层240的材料包括：钛、钽、氮化钛、氮化钽和钨中的一种或者几种组合。在本实施例中，所述顶部电极材料层240的材料为钨。
请参考图8和图9，刻蚀所述纳米管材料层230和顶部电极材料层240，形成所述纳米管结构231和所述顶部电极241。图9为图8沿B-B1方向的截面示意图。
所述纳米管结构231和所述顶部电极241的形成方法包括：在所述纳米管材料层230和顶部电极材料层240上形成图形化层(图中未示出)；以所述图形化层为掩膜，刻蚀所述纳米管材料层230和顶部电极材料层240，直至暴露出第一介质层210表面；暴露出所述第一介质层表面后，继续对所述第一介质层进行刻蚀，所述刻蚀深度为20埃～500埃，形成所述纳米管结构231和所述顶部电极241。
刻蚀所述纳米管材料层230和顶部电极材料层240的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述纳米管结构231包括：位于开口211内的第一纳米管232和位于部分第一介质层210上和第一纳米管232上的第二纳米管233；所述纳米管结构231为碳纳米管结构。
所述第一纳米管232在平行于基底表面方向上的尺寸为20纳米～150纳米，所述第二纳米管233在平行于基底表面方向上的尺寸为30纳米～200纳米。
所述纳米管结构231从与顶部电极241接触的表面到与底部电极221接触的表面的距离为10纳米～100纳米，其中，第二纳米管233的厚度和第一纳米管232的厚度比例关系为1:10～9:10。
所述第二纳米管233与第一纳米管232的厚度比例关系，有利于所述纳米管结构231与第一介质层210之间形成较大的接触面积，则纳米管结构231与第一介质层210的结合力更强，有利于提高形成纳米管随机存储器的性能。若第一纳米管232相对第二纳米管太厚，或者第一纳米管232相对第二纳米管233太厚相对太薄，都不利于所述纳米管结构231与第一介质层210之间形成较大的接触面积，且形成的纳米管结构231不稳定，从而所述纳米管结构231与第一介质层210之间容易发生剥离。
在本实施例中，所述顶部电极241的侧壁与第二纳米管233的侧壁齐平；所述底部电极221的侧壁与第一纳米管232的侧壁齐平。
所述顶部电极241沿平行于基底200表面截面上的图形为圆形；所述顶部电极241圆形直径比底部电极221圆形直径大20纳米～40纳米。
所述纳米管结构231嵌入于第一介质层210内，部分纳米管结构231位于第一介质层210表面，则所述纳米管结构231与第一介质层210的接触面积增大，而且所述纳米管结构231与所述第一介质层210之间相互嵌合，从而提高了纳米管结构231与第一介质层210之间的结合力。进而，所述纳米管结构231相对于第一介质层210不易发生移动，则所述纳米管结构231与顶部电极241、底部电极221和第一介质层210之间形成更牢固的结合，避免纳米管结构231自顶部电极241、底部电极221或第一介质层210脱落，从而使形成的纳米管随机存储器的性能更好。
在本实施例中，形成所述底部电极221之后，形成所述纳米管结构231之前，还包括：对所述第一介质层210表面和底部电极221表面进行湿法清洗工艺。
所述湿法清洗工艺的参数包括：使用PH1～7的稀释后的HF酸，室温下清洗10～50秒；或者使用PH8～14的稀释后的氨水，室温下清洗2～3分钟。
所述湿法清洗工艺能够将第一介质层210表面和底部电极221表面残留的杂质去除，减少第一介质层210表面和底部电极211表面的缺陷，界面态好，且湿法清洗处理后，所述第一介质层210表面和底部电极221表面光滑，有利于后续在第一介质层210表面和底部电极221表面形成质量较好的纳米管结构231，从而能够使形成的纳米管随机存储器的性能较好。
请参考图10，形成所述顶部电极241之后，在所述第一介质层210上形成侧墙结构250，所述侧墙结构250覆盖所述纳米管结构231和顶部电极241侧壁以及部分第一介质层210侧壁，所述侧墙结构250全部、完整包裹纳米管结构231和顶部电极241的侧壁。
所述侧墙结构250的形成方法包括：在所述第一介质层210表面和所述顶部电极241表面以及纳米管结构231侧壁形成侧墙结构膜(图中未示出)；回刻蚀所述侧墙结构膜，直至暴露出第一介质层210表面和顶部电极241表面；暴露出第一介质层210表面和顶部电极241表面后，继续对所述第一介质层210进行刻蚀，所述刻蚀深度为20埃～500埃，在所述第一介质层210上形成侧墙结构250。
形成所述侧墙结构膜的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层气相沉积工艺。
所述侧墙结构膜的材料包括氮化硅或者氮碳化硅。相应的，所述侧墙结构250的材料包括氮化硅或者氮碳化硅。所述侧墙结构250的应力范围为1GPa～5GPa。
所述侧墙结构250具有较强的压应力，能够使其覆盖的纳米管结构231与第一介质层210之间具有更高的结合力，从而使纳米管结构231与顶部电极241、底部电极221和第一介质层210之间形成更牢固的结合，从而使形成的纳米管随机存储器的性能更好。
所述侧墙结构250的厚度为：20埃～300埃。
选择所述厚度的侧墙结构250的意义在于：若所述侧墙结构250的厚度太小，则较薄的侧墙结构具有的压应力较弱，无法提高其覆盖的纳米管结构231与第一介质层210之间的结合力，从而形成的纳米管随机存储器的性能较差；若所述侧墙结构250的厚度太大，影响元件的尺寸，不利于后续形成尺寸较小的纳米管随机存储器。
在本实施例中，对所述侧墙结构膜还进行表面处理，从而能够进一步提高所述侧墙结构膜的压应力，相应的，能够进一步提高侧墙结构的压应力，使其覆盖的纳米管结构231与第一介质层210、顶部电极241之间具有更高的层间结合力，使形成的纳米管随机存储器的性能更好。
所述表面处理的温度为300摄氏度～500摄氏度，采用的气体包括N2，所述N2的流量为10标准毫升/分～200标准毫升/分。
请参考图11，形成所述侧墙结构250之后，在所述第一介质层210上形成第二介质层260，所述第二介质层260覆盖侧墙结构250侧壁和第一介质层210侧壁和表面，且所述第二介质层260表面与顶部电极241的表面齐平。
所述第二介质层260的形成方法包括：在所述第一介质层210上形成第二介质材料层(图中未示出)，所述第二介质材料覆盖侧墙结构250侧壁和第一介质层210侧壁和表面且高于所述顶部电极241的表面；平坦化所述第二介质材料层，直至暴露出所述顶部电极241的表面，形成所述第二介质层260。
所述第二介质层材料层的材料包括：氧化硅、氮氧化硅或者低K介质材料(K小于3.9)。
形成所述第二介质材料层的方法包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
平坦化所述第二介质材料层的方法包括：化学机械抛光工艺。
请参考图12，形成所述第二介质层260之后，在所述第二介质层260上形成第三介质层270；在所述第三介质层内形成通孔(图中未示出)和沟槽(图中未示出)以及位于所述通孔内的导电插塞271和位于沟槽内的导电线272。
所述第三介质层材料层的材料包括：氧化硅、氮氧化硅或者低K介质材料(K小于3.9)。
形成所述第三介质材料层的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
所述导电插塞271的材料包括：钛、钽、氮化钛、氮化钽和钨中的一种或者几种组合。在本实施例中，所述导电插塞271的材料为钨。
所述导电线272的材料包括：钛、钽、氮化钛、氮化钽和钨中的一种或者几种组合。在本实施例中，所述导电线272的材料为钨。
在本实施例中，形成所述第二介质层260之后，形成所述第三介质层270之前，还包括：在所述第二介质层260表面和顶部电极241表面和侧墙结构250表面形成刻蚀停止层(图中未示出)。所述蚀刻停止层用于后续作为在所述第三介质层内刻蚀形成通孔的停止层。
所述蚀刻停止层的材料包括：氮化硅、碳化硅、碳氧化硅或者碳氮化硅等材料中的一种或者几种组合。在本实施例中，所述蚀刻停止层的材料为氮化硅。
相应的，本发明还提供一种纳米管随机存储器，请继续参考图12，包括：
基底200，所述基底表面具有第一介质层210，且所述第一介质层210内具有开口211(图2中所示)；
位于所述开口211内的底部电极221，所述底部电极211表面低于所述第一介质层210表面；
位于底部电极221上以及底部电极221周围的部分第一介质层210表面的纳米管结构231和位于纳米管结构231表面的顶部电极241。
所述底部电极221包括：位于开口211侧壁和底部表面的粘附层(图中未示出)、以及位于粘附层表面的导电层(图中未示出)。
所述纳米管结构231包括第一纳米管232和第二纳米管233；所述第一纳米管232在平行于基底表面方向上的尺寸为20纳米～150纳米，所述第二纳米管233在平行于基底表面方向上的尺寸为30纳米～200纳米。
所述纳米管随机存储器还包括：位于第一介质层210上的侧墙结构250，所述侧墙结构250覆盖所述纳米管结构231和顶部电极241侧壁以及部分第一介质层210侧壁；所述侧墙结构250的材料包括氮化硅或者氮碳化硅；位于第一介质层210上的第二介质层260，所述第二介质层260覆盖侧墙结构250侧壁和第一介质层210侧壁和表面，且所述第二介质层260表面与顶部电极241的表面齐平；位于所述第二介质层260上的第三介质层270，所述第三介质层270内具有通孔(图中未示出)和沟槽(图中未示出)；位于所述通孔内的导电插塞271；位于所述沟槽内的导电线272。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种纳米管随机存储器的形成方法：其特征在于，包括：
提供基底，所述基底表面具有第一介质层，且所述第一介质层内具有开口；
在所述开口内形成底部电极，所述底部电极表面低于所述第一介质层表面；
形成纳米管结构和顶部电极，所述纳米管结构位于底部电极上以及底部电极周围的部分第一介质层表面，所述顶部电极位于纳米管结构表面；
在所述第一介质层上形成侧墙结构，所述侧墙结构覆盖所述纳米管结构和顶部电极侧壁以及部分第一介质层侧壁，所述侧墙结构全部、完整包裹纳米管结构和顶部电极的侧壁。
2.如权利要求1所述的纳米管随机存储器的形成方法，其特征在于，所述纳米管结构包括：位于开口内的第一纳米管和位于部分第一介质层上和第一纳米管上的第二纳米管；所述纳米管结构为碳纳米管结构。
3.如权利要求2所述的纳米管随机存储器的形成方法，其特征在于，所述第一纳米管在平行于基底表面方向上的尺寸为20纳米～150纳米；所述第二纳米管在平行于基底表面方向上的尺寸为30纳米～200纳米。
4.如权利要求2所述的纳米管随机存储器的形成方法，其特征在于，所述纳米管结构从与顶部电极接触的表面到与底部电极接触的表面的距离为10纳米～100纳米，其中，第二纳米管的厚度和第一纳米管的厚度比例关系为1:10～9:10。
5.如权利要求2所述的纳米管随机存储器的形成方法，其特征在于，所述顶部电极的侧壁与第二纳米管的侧壁齐平；所述底部电极的侧壁与第一纳米管的侧壁齐平。
6.如权利要求1所述的纳米管随机存储器的形成方法，其特征在于，所述顶部电极的材料包括钛、钽、氮化钛、氮化钽和钨的一种或者几种组合；所述底部电极的材料包括钛、钽、氮化钛、氮化钽和钨的一种或者几种组合。
7.如权利要求1所述的纳米管随机存储器的形成方法，其特征在于，所述顶部电极的厚度为10纳米～100纳米；所述底部电极的厚度为10纳米～100纳米。
8.如权利要求1所述的纳米管随机存储器的形成方法，其特征在于，所述顶部电极沿平行于基底表面截面上的图形为圆形，所述底部电极沿平行于基底表面截面上的图形为圆形；所述顶部电极圆形直径比底部电极圆形直径大20纳米～40纳米。
9.如权利要求1所述的纳米管随机存储器的形成方法，其特征在于，所述底部电极包括：位于开口侧壁和底部表面的粘附层、以及位于粘附层表面的导电层。
10.如权利要求1所述的纳米管随机存储器的形成方法，其特征在于，所述纳米管结构和顶部电极的形成方法包括：在所述底部电极上形成纳米管材料层，所述纳米管材料层填充满所述开口且表面高于第一介质层表面；在所述纳米管材料层上形成顶部电极材料层；形成顶部电极材料层后，在所述顶部电极材料层上形成图形化层；以所述图形化层为掩膜，刻蚀所述纳米管材料层和顶部电极材料层，直至暴露出第一介质层表面；暴露出第一介质层表面后，继续对第一介质层进行刻蚀，所述刻蚀深度为20埃～500埃，形成所述纳米管结构和所述顶部电极。
11.如权利要求10所述的纳米管随机存储器的形成方法，其特征在于，形成所述纳米管材料层的步骤包括：通过旋涂工艺在所述底部电极以及第一介质层表面形成纳米管材料旋涂液；对所述纳米管材料旋涂液进行烘烤处理，形成纳米管材料膜；形成所述纳米管材料膜之后，对所述纳米管材料膜进行退火处理，在所述底部电极以及第一介质层表面形成纳米管材料层；所述烘烤工艺的温度为100摄氏度～300摄氏度；所述退火工艺的温度为300摄氏度～400摄氏度。
12.如权利要求1所述的纳米管随机存储器的形成方法，其特征在于，形成所述底部电极之后，形成纳米管结构之前，还包括：对所述第一介质层表面和底部电极表面进行湿法清洗工艺。
13.如权利要求1所述的纳米管随机存储器的形成方法，其特征在于，所述侧墙结构的材料包括氮化硅或者氮碳化硅；所述侧墙结构的应力范围为1GPa～5GPa。
14.如权利要求1所述的纳米管随机存储器的形成方法，其特征在于，所述侧墙结构的形成方法包括：在所述第一介质层顶部和侧壁、纳米管结构侧壁以及顶部电极顶部和侧壁沉积具有压应力的侧墙结构材料，形成侧墙结构膜；回刻蚀所述侧墙结构膜，直至暴露出第一介质层表面和顶部电极表面；暴露出第一介质层和顶部电极表面后，继续对第一介质层进行刻蚀，所述刻蚀深度为20埃～500埃，形成侧墙结构。
15.如权利要求1所述的纳米管随机存储器的形成方法，其特征在于，形成所述侧墙结构之后，还包括：在所述第一介质层上形成第二介质层，所述第二介质层覆盖侧墙结构侧壁和第一介质层侧壁和表面，且所述第二介质层表面与顶部电极的表面齐平。
16.如权利要求15所述的纳米管随机存储器的形成方法，其特征在于，形成所述第二介质层之后，还包括：在所述第二介质层上形成第三介质层；在所述第三介质层内形成通孔和沟槽；在所述通孔内形成导电插塞；在所述沟槽内形成导电线。
17.一种纳米管随机存储器，其特征在于，包括：
基底，所述基底表面具有第一介质层，且所述第一介质层内具有开口；
位于所述开口内的底部电极，所述底部电极表面低于所述第一介质层表面；
位于底部电极上以及底部电极周围的部分第一介质层表面的纳米管结构和位于纳米管结构表面的顶部电极；
位于第一介质层上的侧墙结构，所述侧墙结构覆盖所述纳米管结构和顶部电极侧壁以及部分第一介质层侧壁。
18.如权利要求17所述的纳米管随机存储器，其特征在于，所述底部电极包括：位于开口侧壁和底部表面的粘附层、以及位于粘附层表面的导电层。
19.如权利要求17所述的纳米管随机存储器，其特征在于，所述纳米管结构包括第一纳米管和第二纳米管；所述第一纳米管在平行于基底表面方向上的尺寸为20纳米～150纳米，所述第二纳米管在平行于基底表面方向上的尺寸为30纳米～200纳米。
20.如权利要求17所述的纳米管随机存储器，其特征在于，还包括：所述侧墙结构的材料包括氮化硅或者氮碳化硅；位于第一介质层上的第二介质层，所述第二介质层覆盖侧墙结构侧壁和第一介质层侧壁和表面，且所述第二介质层表面与顶部电极的表面齐平；位于所述第二介质层上的第三介质层，所述第三介质层内具有通孔和沟槽；位于所述通孔内的导电插塞；位于所述沟槽内的导电线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| CN (1) | CN110875426B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102089880A (zh) * | 2008-07-11 | 2011-06-08 | 桑迪士克3D公司 | 非易失性存储器器件的制造方法 |
| CN102265400A (zh) * | 2008-10-23 | 2011-11-30 | 桑迪士克3D有限责任公司 | 展示减少的分层的基于碳的存储器元件和形成其的方法 |
| CN102339950A (zh) * | 2010-07-14 | 2012-02-01 | 株式会社东芝 | 非易失性存储器装置及其制造方法 |
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