JP2013524551A - 断面積が減じられたカーボンスイッチング材料を有するメモリセルとそのメモリセルを形成する方法 - Google Patents

断面積が減じられたカーボンスイッチング材料を有するメモリセルとそのメモリセルを形成する方法 Download PDF

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Abstract

第１の態様において、金属−絶縁物−金属（「ＭＩＭ」）スタックを形成する方法が提供され、この方法は、（１）開口部とこの開口部の中の第１の導電性カーボン層とを有する誘電体材料を形成することと、（２）開口部内にスペーサを形成することと、（３）スペーサの側壁上にカーボンベースのスイッチング材料を形成することと、（４）カーボンベースのスイッチング材料より上に第２の導電性カーボン層を形成することと、を含む。誘電体材料の開口部の断面積の、スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも５である。他の多数の態様も提供される。

Description

本発明は、不揮発性メモリに関し、特に断面積が減じられたカーボンスイッチング材料を有するメモリセルとそのメモリセルを形成する方法とに関する。
関連出願との相互参照
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２０１０年２月２４日に出願された「Memory Cell With Silicon-Containing Carbon Switching Layer And Methods For Forming The Same 」という米国特許出願第１２／７１１，８１０号（整理番号：ＭＸＡ−３８５）（特許文献１）と関連する。
カーボンベースの可逆抵抗スイッチング素子から形成される不揮発性メモリが知られている。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年１２月３１日に出願された「Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance Switching Element And Methods Of Forming The Same」という米国特許出願第１１／９６８，１５４号（特許文献２）は、カーボンベースの可逆抵抗率スイッチング材料と直列に結合されたダイオードを含む再書き込み可能な不揮発性メモリセルを記述している。
しかし、カーボンベースのスイッチング材料からメモリデバイスを製造することは技術的に魅力があり、カーボンベースのスイッチング材料を使用するメモリデバイスを形成する改良された方法が望ましい。
米国特許出願第１２／７１１，８１０号 米国特許出願第１１／９６８，１５４号 米国特許出願第１１／１２５，９３９号 米国特許第６，９５２，０３０号 米国特許出願第１１／６９２，１５１号 米国特許第５，９１５，１６７号 米国特許出願第１１／２９８，３３１号 米国特許第７，１７６，０６４号
本発明の第１の態様において、金属−絶縁物−金属（「ＭＩＭ」）スタックを形成する方法が提供され、この方法は、（１）開口部とこの開口部の中の第１の導電性カーボン層とを有する誘電体材料を形成することと、（２）開口部内にスペーサを形成することと、（３）スペーサの側壁上にカーボンベースのスイッチング材料を形成することと、（４）カーボンベースのスイッチング材料より上に第２の導電性カーボン層を形成することと、を含む。誘電体材料の開口部の断面積の、スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は少なくとも５である。
本発明の第２の態様において、ＭＩＭスタックを形成する方法が提供され、この方法は、（１）第１の導電性カーボン層を形成することと、（２）第１の導電性カーボン層をエッチングして複数の柱とすることと、（３）複数の柱を誘電体充填材料で互いから絶縁させることと、（４）複数の柱を露出させるために誘電体充填材料を平坦化することと、（５）第１の直径の複数の第１の開口部を形成するために各柱の部分を除去することと、（６）第１の直径より小さい第２の直径の複数の第２の開口部を形成するために各第１の開口部内にスペーサを形成することと、（７）第２の開口部の側壁上にカーボンベースのスイッチング材料を形成し、これにより第２の直径より小さい第３の直径の第３の開口部を作ることと、（８）第３の開口部を誘電体充填材料で充填することと、（９）カーボンベースのスイッチング材料を露出させることと、（１０）露出したカーボンベースのスイッチング材料より上に第２の導電性カーボン層を形成することと、を含む。
本発明の第３の態様において、メモリセルを形成する方法が提供され、この方法は、（１）（ａ）開口部と開口部の中の第１の導電性カーボン層とを有する誘電体材料を基板より上に形成し、（ｂ）開口部内にスペーサを形成し、（ｃ）スペーサの側壁上にカーボンベースのスイッチング材料を形成し、（ｄ）カーボンベースのスイッチング材料より上に第２の導電性カーボン層を形成し、かつ誘電体材料の開口部の断面積の、スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は少なくとも５であることによってＭＩＭスタックを形成することと、（２）ＭＩＭスタックに結合されたステアリング素子を形成することと、を含む。
本発明の第４の態様において、メモリセルを形成する方法が提供され、この方法は、（１）（ａ）基板より上に第１の導電性カーボン層を形成し、（ｂ）第１の導電性カーボン層をエッチングして複数の柱とし、（ｃ）複数の柱を誘電体充填材料で互いから絶縁させ、（ｄ）複数の柱を露出させるために誘電体充填材料を平坦化し、（ｅ）第１の直径の複数の第１の開口部を形成するために各柱の部分を除去し、（ｆ）第１の直径より小さい第２の直径の複数の第２の開口部を形成するために各第１の開口部内にスペーサを形成し、（ｇ）第２の開口部の側壁上にカーボンベースのスイッチング材料を形成し、これにより第２の直径より小さい第３の直径の第３の開口部を作り、（ｈ）第３の開口部を誘電体充填材料で充填し、（ｉ）カーボンベースのスイッチング材料を露出させ、かつ（ｊ）露出したカーボンベースのスイッチング材料より上に第２の導電性カーボン層を形成することによってＭＩＭスタックを形成することと、（２）ＭＩＭスタックに結合されたステアリング素子を形成することと、を含む。
本発明の第５の態様において、（１）開口部を有する誘電体材料と、（２）開口部の中の第１の導電性カーボン層と、（３）第１の導電性カーボン層より上で開口部の中にあるスペーサと、（４）スペーサの側壁上のカーボンベースのスイッチング材料と、（５）カーボンベースのスイッチング材料より上の第２の導電性カーボン層とを備えるＭＩＭスタックが提供される。誘電体材料の開口部の断面積の、スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は少なくとも５である。
本発明の第６の態様において、（１）基板より上に形成されたＭＩＭスタックであって、（ａ）開口部を有する誘電体材料と、（ｂ）開口部の中の第１の導電性カーボン層と、（ｃ）第１の導電性カーボン層より上で開口部内にあるスペーサと、（ｄ）スペーサの側壁上のカーボンベースのスイッチング材料と、（ｅ）カーボンベースのスイッチング材料より上の第２の導電性カーボン層と、を有し、かつ誘電体材料の開口部の断面積の、スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は少なくとも５であるＭＩＭスタックと、（２）ＭＩＭスタックに結合されたステアリング素子と、を備えるメモリセルが提供される。
本発明の他の特徴および態様は、以下の詳細な説明、添付されている特許請求の範囲および添付図面からより明らかとなる。
本発明の特徴は、以下の図面と関連して考慮される以下の詳細な説明からより明らかに理解することができ、以下の図面では同じ参照番号は全体にわたって同じ構成要素を示す。
本発明に従う代表的なメモリセルの線図である。 本発明に従う代表的なメモリセルの略透視図である。 図２Ａのメモリセルの部分の断面透視図である。 図２Ａのカーボンベースのスイッチング材料の透視図である。 複数の図２Ａのメモリセルから形成された第１の代表的なメモリレベルの部分の略透視図である。 本発明に従う第１の代表的な３次元メモリアレイの部分の略透視図である。 本発明に従う第２の代表的な３次元メモリアレイの部分の略透視図である。 本発明に従うメモリセルの第１のさらなる代表的な実施形態の横断面図である。 本発明に従うメモリセルの第２のさらなる代表的な実施形態の横断面図である。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。 本発明に従う単一のメモリレベルの代表的な製造の間の基板の部分の横断面図を示す。
或るカーボンベースの材料は、不揮発性メモリに使用するのに適するかもしれない可逆抵抗率スイッチング特性を示すと証明されている。ここで使用されるカーボンベースの読み書き可能な材料あるいは「スイッチング」材料は、一般的に、アモルファスカーボン含有ナノ結晶質グラフェン（ここでは「グラファイト状カーボン」と称される）、グラフェン、グラファイト、カーボンナノチューブ、アモルファスダイヤモンド状カーボン（「ＤＬＣ」）、炭化ケイ素、炭化ホウ素およびその他の結晶形の炭素のうちの１つ以上を含むことができ、あるいは二次的な材料をも含むことができる。
カーボンベースのスイッチング材料は、実験室スケールのデバイスにおいて、オン状態およびオフ状態間の１００×セパレーションと中間域から高域の抵抗変化を伴うメモリスイッチング特性を証明している。オン状態とオフ状態の間にそのようなセパレーションがあるために、カーボンベースのスイッチング材料は、カーボンベースのスイッチング材料が垂直ダイオード、薄膜トランジスタまたは他のステアリング素子と直列に結合されるメモリセルのための成功が見込める候補となっている。例えば、２つの金属層または別様の導電性を示す層の間に挟まれたカーボンベースのスイッチング材料から形成されたＭＩＭスタックは、メモリセルのための抵抗スイッチング素子として役立ち得る。例えば、ＣＮＴ ＭＩＭスタックは、例えば特許文献２に記載されているように読み書き可能なメモリデバイスを作るためにダイオードまたはトランジスタと直列に統合され得る。
カーボンベースのスイッチング材料をメモリデバイスに実装する試みは技術的に魅力あるものであると分かっている。例えば、カーボンベースのスイッチング材料は、スイッチングしにくい可能性があり、さらに、スイッチング材料と共に使用される電極および／またはステアリング素子の能力を超える電流密度を必要とすることがある。
本発明の代表的な実施形態において、ＭＩＭスタックおよび／またはメモリセルおよびアレイは、断面積が減じられた（例えば、カーボンベースのスイッチング材料に結合されている電極および／またはステアリング素子と比べて）カーボンベースのスイッチング材料を用いて形成される。その減じられた断面積は、カーボンベースのスイッチング材料の実効抵抗を増大させると共に総電流要件を減少させ、カーボンベースのスイッチング材料を、カーボンベースの材料のスイッチング時に使用される選択（ステアリング）デバイスとより両立し得るものとする。
或る実施形態では、スイッチング材料のために減じられた断面積を達成するために統合が容易なダマシンプロセスが使用され得る。そのようなダマシンアプローチは、大きなオーバーレイ不整合を許容し、５以上の、或る実施形態では１５以上の、電流圧縮率を提供し得る。
１つ以上の実施形態において、カーボンベースのスイッチング材料は、低水素シリコン含有カーボンのような低水素カーボンを含み得る。カーボン層にシリコンを導入すると、カーボン層の抵抗率が高まる。高い電流密度に耐える電極も使用され得る。
ここで使用される「低水素カーボン層」または「低水素シリコン含有カーボン層」は、約１０％未満の、或る実施形態では約５％未満の、或る実施形態では約１〜５％の間の水素含有量を有するカーボン層を指す。代表的な低水素シリコン含有カーボン層は、約３０〜４０ａｔｍ％以上のシリコンを有し得る。シリコンは一様に分散されるかもしれないし、されないかもしれない。或る実施形態では、カーボン層のうちの約１〜５ナノメートルだけが３０〜４０ａｔｍ％以上のシリコンを含むことができ、層の残りの部分は、より多くのまたはより少量のシリコンを含むかあるいは全く含まなくてもよい。他の実施形態では、その他の量の水素またはシリコンが存在し得る。低水素シリコン含有カーボン層は、グラファイトターゲットをスパッタする、炭化ケイ素ターゲットをスパッタする、シリコンを低水素カーボン層に注入するなどの多数の方法により形成され得る。
低水素カーボン層は、デバイス製造中によりガス放出しにくく、かつ縮みにくいので、これらの膜はより剥がれにくく、メモリ素子に用いるのにより適する。炭素およびシリコンは強い結合を形成するので、シリコンは加熱時に他のドーパントのように容易にはガス放出しない。シリコンはさらに、加熱時にｓｐ2 結合の形成を抑制するが、抑制されなければ、結果として生じるカーボン膜の抵抗率を低下させる。シリコンの存在は、さらに、カーボン層の熱伝導率を低下させ、局所的加熱を増大させてスイッチングを改善する。
本発明の代表的な実施形態では、スイッチング時のカーボン層フィラメントにおける高電流密度に耐える耐高電流密度電極が使用され得る。この耐高電流密度電極は、メモリセルに用いられる他のメタライゼーション層に高い電流密度が安全に分散されることを可能にする。代表的な耐高電流密度電極は、主としてｓｐ2 炭素結合を有するカーボン層（例えば、炭素の少なくとも５０％がｓｐ2 結合した炭素である）、金属炭化物層などを含む。或る実施形態では、そのような耐高電流密度電極は、メモリセルのためのショットキーダイオードステアリング素子の部分として使用され得る。
本発明のこれらの実施形態および他の実施形態を以下で図１〜４Ｊを参照して記述する。
発明の代表的なメモリセル
図１は、本発明に従う代表的なメモリセル１００の略図である。メモリセル１００は、ステアリング素子１０４に結合された可逆抵抗率スイッチング材料１０２を含む。可逆抵抗率スイッチング材料１０２は、２つ以上の状態の間で可逆的にスイッチングされ得る抵抗率を有する。
例えば、可逆抵抗率スイッチング材料１０２は、製造時に初期低抵抗率状態にあることができる。第１の電圧および／または電流が印加されると、材料は高抵抗率状態にスイッチングすることができる。第２の電圧および／または電流を印加して可逆抵抗率スイッチング材料１０２を低抵抗率状態に戻すことができる。あるいは、可逆抵抗率スイッチング材料１０２は、製造時には、適切な電圧（１つまたは複数）および／または電流（１つまたは複数）が印加されると低抵抗率状態に可逆的にスイッチングし得る初期高抵抗率状態にあることができる。メモリセルで使用されるとき、１つの抵抗率状態はバイナリ「０」を表すことができ、他の１つの抵抗率状態はバイナリ「１」を表すことができるけれども、３つ以上のデータ／抵抗率状態が使用され得る。
多数の可逆抵抗率スイッチング材料および可逆抵抗率スイッチング材料を使用するメモリセルの操作が、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「Rewriteable Memory Cell Comprising A Diode And A Resistance Switching Material」という米国特許出願第１１／１２５，９３９号（特許文献３）に記載されている。
ステアリング素子１０４は、薄膜トランジスタ、ダイオード、金属−絶縁物−金属トンネリング電流デバイス、パンチスルーダイオード、ショットキーダイオード、または可逆抵抗率スイッチング材料１０２にかかる電圧および／または可逆抵抗率スイッチング材料を通る電流を選択的に制限することによって非オーム伝導を示す他の類似のステアリング素子を含むことができる。このように、メモリセル１００は２次元または３次元のメモリアレイの部分として使用され、アレイ中の他のメモリセルの状態に影響を及ぼすことなくデータがメモリセル１００に書き込まれ、かつ／またはメモリセルから読み出され得る。或る実施形態では、ステアリング素子１０４は省略され、メモリセル１００は遠くに置かれたステアリング素子と共に使用され得る。
メモリセル１００、可逆抵抗率スイッチング材料１０２、およびステアリング素子１０４の代表的な実施形態を以下で図２Ａ〜２Ｆを参照して記述する。
メモリセルおよびメモリアレイの代表的な実施形態
図２Ａは、本発明に従うメモリセル１００の代表的な実施形態の略透視図であり、この実施形態ではステアリング素子１０４はダイオードである。メモリセル１００は、第１の導体２００および第２の導体２０２の間でダイオード１０４と直列に結合されたカーボンベースの可逆抵抗率スイッチング材料１０２（「Ｃベースのスイッチング材料１０２」）を含む。
図２Ａの実施形態において、ダイオード１０４の断面積と比べてＣベースのスイッチング材料１０２の断面積を減少させるために誘電体スペーサ２０６が使用される。特に、ここで使用される、Ｃベースのスイッチング材料１０２およびダイオード１０４の関連する断面積は、第１の導体２００および第２の導体２０２の間の電流（または第２の導体２０２および第１の導体２００の間の電流）に実質的に垂直な方向における断面積である。
例えば、図２Ｂは、誘電体スペーサ２０６の側壁２０８上のＣベースのスイッチング材料１０２の薄い層の断面図である。このように、Ｃベースのスイッチング材料１０２の中空シリンダ（図２Ｃ）が形成され、或る実施形態では誘電体または類似の充填材量２１０で充填される（図２Ｂ）。他のＣベースのスイッチング材料形状／構成が使用され得る。例えば、本発明の代わりの実施形態では、図２Ｂに描かれている中空シリンダである代わりに、Ｃベースのスイッチング材料１０２は誘電体スペーサ２０６の側壁２０８により画定される内側ボリュームを実質的に充填する中実のシリンダであり得る。
或る実施形態では、Ｃベースのスイッチング材料１０２の断面積ＡC は、ダイオード１０４またはメモリセル１００の他の層の断面積ＡD より約５〜１５倍小さくあり得る。例えば、図２Ａおよび２Ｂに示されているように、ダイオード１０４および誘電体スペーサ２０６は同じ断面積ＡD を有する。抵抗は断面積に逆比例するので、Ｃベースのスイッチング材料１０２を通る抵抗は、断面積が減じられるのと同じ率で大きくされる。その大きくされた抵抗はスイッチング中にＣベースのスイッチング材料１０２を通る電流を減少させ、Ｃベースのスイッチング材料１０２をダイオード１０４（またはメモリセル１００と共に使用される他のステアリング素子）とより両立し得るものとする。このように、Ｃベースのスイッチング材料１０２の減じられた断面積ＡC は、５以上の、或る実施形態では１５以上の、電流圧縮率を提供する。
抵抗は、Ｃベースのスイッチング材料１０２の中空シリンダの高さを大きくすることによりおよび／または（以下で記述するように）大きくされた抵抗率を有するＣベースのスイッチング材料を用いることにより、大きくされ得る。一般的に、抵抗は、Ｃベースのスイッチング材料１０２の断面積または抵抗率を調整することによっても、Ｃベースのスイッチング材料１０２の中空シリンダの高さを変えることによっても、変えられ得る。
或る実施形態では、Ｃベースのスイッチング材料１０２およびダイオード１０４の間に障壁層２１２が形成され、Ｃベースのスイッチング材料１０２および第２の導体２０２の間に障壁層２１４が形成され得る（可逆抵抗スイッチング素子として役立ち得るＭＩＭスタック２１６を形成する）。さらなる障壁層２１８がダイオード１０４および第１の導体２００の間に形成され得る。障壁層２１２、２１４および２１８は、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデン、または他の類似の障壁層を含み得る。障壁層２１４は第２の導体２０２とは別であってもよいし、あるいは第２の導体の部分であってもよく、障壁層２１８は第１の導体２００とは別であってもよいし、あるいは第１の導体の部分であってもよい。
本発明の１つ以上の実施形態に従って、Ｃベースのスイッチング材料１０２は低水素シリコン含有カーボンスイッチング層であり得る。シリコンの存在は、Ｃベースのスイッチング材料１０２をステアリング素子１０４の電流特性とより両立し得るものとする上でさらに役立つようにカーボン層の抵抗率を高めることができる。或る実施形態では、Ｃベースのスイッチング材料１０２のシリコン含有量は約３０〜４０ａｔｍ％以上であり、水素含有量は約１〜５％の間であり得る。Ｃベースのスイッチング材料１０２の中のシリコンは一様に分散されるかもしれないし、されないかもしれない。或る実施形態では、Ｃベースのスイッチング材料１０２のうちの約１〜５ナノメートルだけが３０〜４０ａｔｍ％以上のシリコンを含むことができ、Ｃベースのスイッチング材料１０２の残りの部分は、より多くのまたはより少量のシリコンを含むかあるいは全く含まなくてもよい。他のシリコンおよび／または水素レベルが存在し得る。
Ｃベースのスイッチング材料１０２は第１の導電性カーボン層２２０および第２の導電性カーボン層２２２と接触し、これらのカーボン層はＭＩＭスタック２１６のための耐高電流密度電極として役立つ。以下でさらに記述するように、導電性カーボン層２２０および２２２は、Ｃベースのスイッチング材料１０２のスイッチング中に生じさせられる高い電流密度が、メモリセル１００に使用される障壁層２１４および２１２のような他のメタライゼーション層にも頂部導体２０２にも安全に分散されることを可能にする。
ダイオード１０４は、ダイオードのｐ領域の上にｎ領域があって上向きであるか、あるいはダイオードのｎ領域の上にｐ領域があって下向きである垂直多結晶質ｐ−ｎまたはｐ−ｉ−ｎダイオードのような任意の適切なダイオードを含み得る。或る実施形態では、ダイオード１０４はショットキーダイオードであり得る。ダイオード１０４の代表的な実施形態を以下で図３Ａ〜３Ｂを参照して記述する。
第１の導体２００および／または第２の導体２０２は、タングステン、任意の適切な金属、強くドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、高導電性カーボンなどの任意の適切な導電性材料を含み得る。図２Ａの実施形態では、第１の導体２００および第２の導体２０２はレール形状であって異なる方向に（例えば、実質的に互いに垂直に）延びている。他の導体形状および／または構成が使用され得る。或る実施形態では、デバイス性能を改善するためおよび／またはデバイス製造を助けるために障壁層、接着層、反射防止膜および／または同様のもの（図に示されていない）が第１の導体２００および／または第２の導体２０２と共に使用され得る。
図２Ｄは、図２Ａのメモリセル１００のような複数のメモリセル１００から形成された第１のメモリレベル２２４の部分の略透視図である。簡略化するために、Ｃベースのスイッチング材料１０２、第１の導電性カーボン層２２０および第２の導電性カーボン層２２２、ダイオード１０４、および障壁層２１２、２１４および２１８は別々には示されていない。メモリアレイ２２４は、（図に示されているように）複数のメモリセルが結合される複数のビット線（第２の導体２０２）およびワード線（第１の導体２００）を含む「クロスポイント」アレイである。複数のメモリレベルが使用され得るのと同じく、他のメモリアレイ構成も使用され得る。
図２Ｅは、第２のメモリレベル２３０より下に位置する第１のメモリレベル２２８を含むモノリシックな３次元メモリアレイ２２６ａの部分の略透視図である。メモリレベル２２８および２３０は各々、クロスポイントアレイを成す複数のメモリセル１００を含む。当業者であれば、さらなる層（例えば、レベル間誘電体）が第１のメモリレベル２２８および第２のメモリレベル２３０の間に存在し得るけれども簡略化するために図２Ｅには示されていないことが理解できるはずである。複数のメモリレベルが使用され得るのと同じく、他のメモリアレイ構成も使用され得る。図２Ｅの実施形態では、ダイオードの底部または頂部にｐドープされた領域を有するｐ−ｉ−ｎダイオードが使用されるかどうかにより上向きであるか下向きであるように、全てのダイオードが同じ方向を「向く」ことができ、ダイオードの製造を簡単にする。
或る実施形態では、メモリレベルは、あらゆる目的のためにその全体が本願明細書において参照により援用されている、「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献４）に記載されているように形成される。例えば、第１のメモリレベルの第２の導体は、図２Ｆに示されているように第１のメモリレベルより上に位置する第２のメモリレベルの第１の導体として使用され得る。そのような実施形態では、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current」という米国特許出願第１１／６９２，１５１号（特許文献５）に記載されているように、隣接するメモリレベル上のダイオードは好ましくは逆方向に向いている。例えば、図２Ｆにおいてメモリアレイ２２６ｂに示されているように、第１のメモリレベル２２８のダイオードは矢Ｄ１により示されるように上向きダイオードであり（例えば、ダイオードの底部にｐ領域がある）、第２のメモリレベル２３０のダイオードは矢Ｄ２により示されるように下向きダイオードであり（例えば、ダイオードの底部にｎ領域がある）、あるいはその逆であり得る。
モノリシックな３次元メモリアレイは、その中で複数のメモリレベルが、介在する基板なしでウェハのような単一の基板より上に形成されるものである。１つのメモリレベルを形成する層は、既存の１つまたは複数のレベルの層の上に直接堆積または成長させられる。対照的に、積層メモリは、Leedyによる「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号（特許文献６）の場合のように、別々の基板上に複数のメモリレベルを形成してメモリレベルを互いの上に接着することによって構築されている。基板は、接着する前に薄くされるかあるいはメモリレベルから除去され得るけれども、メモリレベルは最初に別々の基板上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。
図３Ａは、メモリセル１００ａと称される、本発明に従う図１のメモリセル１００の第１の代表的な実施形態の横断面図である。特に、メモリセル１００ａはＭＩＭスタック２１６、ダイオード１０４、および第１の導体２００および第２の導体２０２を含む。ＭＩＭスタック２１６は、Ｃベースのスイッチング材料１０２、第１の導電性カーボン層２２０、第２の導電性カーボン層２２２、および或る実施形態では、障壁層２１２および／または２１４を含む。図３Ａに示されているように、Ｃベースのスイッチング材料１０２の縮小されたジオメトリおよび位置の故に、メモリセル製造中にＣベースのスイッチング材料１０２および導電性層２２２、２１４および／または２０２の間の大幅なミスアライメントが許容され得る。（図３Ｂではミスアライメントは示されていないが、）図３Ｂのメモリセル１００ｂは同様の利点を有する。
再び図３Ａを参照すると、図に示されている実施形態ではＭＩＭスタック２１６はダイオード１０４より上に置かれている。しかし、他の実施形態では、ＭＩＭスタック２１６はダイオード１０４の下に置かれ得る。或る実施形態では、ダイオード１０４はＭＩＭスタック２１６から遠くに置かれ得る（例えば、第１の導体２００および第２の導体２０２の間にではなく）。
図３Ａの実施形態では、ダイオード１０４は垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであり、ダイオードは上または下を向くことができる。或る実施形態では、ダイオード１０４は、ポリシリコンのような多結晶質半導体材料、多結晶質シリコン−ゲルマニウム合金、ポリゲルマニウムまたは他の任意の適切な材料から形成され得る。例えば、ダイオード１０４は、強くドープされたｎ＋ポリシリコン領域１０４ａ、ｎ＋ポリシリコン領域１０４ａより上の低濃度にドープされたまたは真性の（意図的にではなくドープされた）ポリシリコン領域１０４ｂ、および真性領域１０４ｂより上の高濃度にドープされたｐ＋ポリシリコン領域１０４ｃを含み得る。ｎ＋領域とｐ＋領域の位置は逆にされ得るということが理解できるはずである。
ダイオード１０４が堆積させられたシリコン（例えば、アモルファスまたは多結晶質）から製造されるならば、製造時に、その堆積させられたシリコンを低抵抗率状態に置くためにシリサイド層３０２がダイオード１０４上に形成され得る。そのような低抵抗率状態は、堆積させられたシリコンを低抵抗率状態にスイッチングさせるための大きな電圧が不要であるので、メモリセル１００ａのプログラミングを容易にする。例えば、（以下で記述するように、）チタンまたはコバルトのようなシリサイド形成金属層３０４がｐ＋ポリシリコン領域１０４ｃ上に堆積させられて、シリサイド層３０２を形成するために使用され得る。そのような実施形態のためのさらなるプロセスの詳細を以下で図４Ａ〜４Ｊを参照して記述する。
図３Ｂは、メモリセル１００ｂと称される、本発明に従う図１のメモリセル１００の代わりの代表的な実施形態の横断面図である。図３Ｂのメモリセル１００ｂは図３Ａのメモリセル１００ａと類似しているけれども、メモリセル１００ｂのダイオード１０４は図３Ａのメモリセル１００ａの場合のようにｐ−ｎまたはｐ−ｉ−ｎダイオードではなくてショットキーダイオードであるという違いがある。特に、障壁層２１２が除去され、ショットキーダイオード１０４を形成するためにｎ形半導体材料のような半導体材料３０６が第１の導電性カーボン層２２０と直接接触して置かれている。さらに、シリサイド層３０２が半導体材料３０６より下に配置されている。
ショットキーダイオードを使用することにより、製造が容易になり、メモリセル１００ｂを形成するために必要なステップの数とメモリセル１００ｂの高さとが減少する。或る実施形態では、第１の導電性カーボン層２２０および第２の導電性カーボン層２２２は、主としてｓｐ2 炭素結合を有する導電性カーボン層（例えば、炭素の少なくとも５０％がｓｐ2 結合した炭素である）、および／またはＴａＣ、ＷＣ、ＴａＣＮ、ＷＣＮなどの導電性金属炭化物層を含み得る。第１の導電性カーボン層２２０および第２の導電性カーボン層２２２を以下で図４Ａ〜４Ｊを参照してさらに記述する。１つの代表的な実施形態では、半導体材料３０６は約１０〜５００ナノメートルの厚さと約１０16ｃｍ-3〜１０18ｃｍ-3のｎ形ドーピング濃度を有し得るけれども、他のドーピングレベルおよび／または厚さも使用され得る。或る実施形態では、底部導体２００との良好なオーム性接触を形成するためにシリサイド層３０４の領域で高いドーピングレベルが使用され得る。
図に示されている実施形態では、ＭＩＭスタック２１６はダイオード１０４より上に置かれている。しかし、他の実施形態では、ＭＩＭスタック２１６はダイオード１０４の下に置かれ得る。或る実施形態では、ダイオード１０４はＭＩＭスタック２１６から遠くに置かれ得る（例えば、第１の導体２００および第２の導体２０２の間にではなく）。ＭＩＭスタック２１６のためのさらなるプロセスの詳細を以下で図４Ａ〜４Ｊを参照して記述する。
メモリセルのための代表的な製造プロセス
次に図４Ａ〜４Ｊを参照して、本発明に従うメモリレベルを形成する第１の代表的な方法が記述される。特に、図４Ａ〜４Ｊは、図２Ａのメモリセル１００を含むメモリレベルを形成する代表的な方法を示す。以下で記述するように、第１のメモリレベルは、ステアリング素子と、ステアリング素子に結合されたＣベースのスイッチング材料とを各々含む複数のメモリセルを含む。さらなるメモリレベルは第１のメモリレベルより上に製造され得る（前に図２Ｅ〜２Ｆを参照して記述したように）。図３Ａのメモリセル１００ａまたは図３Ｂのメモリセル１００ｂを含むメモリレベルは同様の方法を用いて形成され得る。
図４Ａを参照すると、基板４００は幾つかの処理ステップを既に受けたものとして示されている。基板４００は、さらなる回路を伴うかあるいは伴わないシリコン、ゲルマニウム、シリコン−ゲルマニウム、ドープされている、ドープされていない、バルク、シリコンオンインシュレータ（「ＳＯＩ」）あるいは他の基板のような任意の適切な基板であり得る。例えば、基板４００は１つ以上のｎウェル領域またはｐウェル領域を含み得る（図に示されていない）。
絶縁層４０２が基板４００より上に形成される。或る実施形態では、絶縁層４０２は二酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素の層または他の任意の適切な絶縁層であり得る。
絶縁層４０２の形成後、（例えば、物理蒸着または他の方法により、）接着層４０４が絶縁層４０２の上に形成される。例えば、接着層４０４は約２０〜約５００オングストローム、好ましくは約１００オングストロームの窒化チタン、あるいは窒化タンタル、窒化タングステン、１つ以上の接着層の組み合わせなどの他の適切な接着層であり得る。他の接着層材料および／または厚さが使用され得る。或る実施形態では、接着層４０４は任意的であり得る。
接着層４０４の形成後、導電性層４０６が接着層４０４上に堆積させられる。導電性層４０６は、任意の適切な方法（例えば、化学蒸着（「ＣＶＤ」）、物理蒸着（「ＰＶＤ」）など）により堆積させられたタングステンもしくは他の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、高度に導電性のカーボンなどの任意の適切な導電性材料を含み得る。少なくとも１つの実施形態において、導電性層１０６は約２００〜約２，５００オングストロームのタングステンを含み得る。他の導電性層材料および／または厚さが使用され得る。
導電性層４０６の形成後、接着層４０４および導電性層４０６はパターニングされエッチングされる。例えば、接着層４０４および導電性層４０６は、ソフトマスクまたはハードマスク、およびウェットエッチングまたはドライエッチング処理と共に在来のリソグラフィ技術を用いてパターニングされエッチングされ得る。少なくとも１つの実施形態では、接着層４０４および導電性層４０６は、実質的に平行で実質的に共面の第１の導体２００を形成するためにパターニングされエッチングされる。第１の導体２００の代表的な幅および／または第１の導体２００間の間隔は約２００〜約２，５００オングストロームに及ぶが、他の導体幅および／または間隔も使用され得る。
第１の導体２００が形成された後、第１の導体２００間のボイドを充填するために誘電体層４０８ａが基板４００上に形成される。例えば、およそ３，０００〜７，０００オングストロームの二酸化ケイ素が基板４００上に堆積させられて、平面４１０を形成するために化学的機械的研磨またはエッチバックプロセスを用いて平坦化され得る。平面４１０は、（図に示されているように，）誘電体材料により分離された第１の導体２００の露出した上面を含む。窒化ケイ素、オキシ窒化ケイ素、低ｋ誘電体などの他の誘電体材料、および／または他の誘電体層厚さも使用され得る。代表的な低ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。
本発明の他の実施形態では、第１の導体２００は、第１の導体２００のために開口部あるいはボイドを作るために誘電体層４０８ａが形成され、パターニングされエッチングされるダマシンプロセスを用いて形成され得る。開口部あるいはボイドは、その後、接着層４０４および導電性層４０６（および／または、必要ならば、導電性シード、導電性充填材および／または障壁層）で充填され得る。その後、接着層４０４および導電性層４０６は、平面４１０を形成するために平坦化され得る。このような実施形態では、接着層４０４は各開口部あるいはボイドの底および側壁を覆う。
図４Ｂを参照すると、障壁層２１８が、基板４００の平坦化された上面４１０の上に形成されている。障壁層２１８は、約２０〜約５００オングストローム、好ましくは約１００オングストロームのチタン、窒化チタンあるいはタンタル、窒化タンタル、タングステン、窒化タングステン、モリブデンのような他の適切な障壁層、１つ以上の障壁層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンのスタックのような他の層と組み合わされた障壁層などであり得る。他の障壁層材料および／または厚さも使用され得る。
障壁層２１８の堆積後、各メモリセルのダイオード（例えば、図１および２Ａのダイオード１０４）を形成するために使用される半導体材料の堆積が始まる。前述したように、各ダイオードは垂直な上向きまたは下向きのｐ−ｎまたはｐ−ｉ−ｎダイオードであり得る。或る実施形態では、各ダイオードは、ポリシリコン、多結晶質シリコン−ゲルマニウム合金、ポリゲルマニウムのような多結晶質半導体材料または他の任意の適切な材料から形成される。便宜上、ここではポリシリコン下向きダイオードの形成を記述する。他の材料および／またはダイオード構成も使用され得るということが理解できるはずである。
図４Ｂを参照すると、障壁層２１８の形成後に、高濃度にドープされたｎ＋シリコン層１０４ａが障壁層２１８上に堆積させられる。或る実施形態では、ｎ＋シリコン層１０４ａは堆積時にアモルファス状態にある。他の実施形態では、ｎ＋シリコン層１０４ａは堆積時に多結晶質状態にある。ｎ＋シリコン層１０４ａを堆積させるためにＣＶＤまたは他の適切なプロセスが使用され得る。少なくとも１つの実施形態では、ｎ＋シリコン層１０４ａは、例えば約１００〜約１，０００オングストローム、好ましくは約１００オングストロームの約１０21ｃｍ-3のドーピング濃度を有する燐またはヒ素ドープされたシリコンから形成され得る。他の層の厚さ、ドーピングタイプおよび／またはドーピング濃度が使用され得る。ｎ＋シリコン層１０４ａは、例えば、堆積中にドナーガスを流すことによってその場で(in-situ) ドープされ得る。他のドーピング方法も使用され得る（例えば、注入）。
ｎ＋シリコン層１０４ａの形成後、低濃度にドープされた、真性のおよび／または意図的にではなくドープされたシリコン層１０４ｂがｎ＋シリコン層１０４ａ上に形成され得る。或る実施形態では、真性シリコン層１０４ｂは堆積時にアモルファス状態にあり得る。他の実施形態では、真性シリコン層１０４ｂは堆積時に多結晶質状態にあり得る。真性シリコン層１０４ｂを堆積させるためにＣＶＤまたは他の適切な堆積方法が使用され得る。少なくとも１つの実施形態では、真性シリコン層１０４ｂの厚さは約５００〜約４，８００オングストローム、好ましくは約２，５００オングストロームであり得る。他の真性層の厚さも使用され得る。
（あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「Deposited Semiconductor Structure To Minimize N-Type Dopant Diffusion And Method Of Making」という米国特許出願第１１／２９８，３３１号（特許文献７）に記載されているように、）ｎ＋シリコン層１０４ａから真性シリコン層１０４ｂへのドーパントのマイグレーションを防止しおよび／または減少させるために、真性シリコン層１０４ｂを堆積させる前に薄い（例えば、数百オングストローム以下）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金の層（図に示されていない）がｎ＋シリコン層１０４ａ上に形成され得る。
ｐ＋シリコン層１０４ｃを形成するために、高濃度にドープされたｐ形シリコンが、堆積させられてイオン注入によりドープされるか、あるいは堆積中にその場でドープされ得る。或る実施形態では、真性シリコン層１０４ｂの中にホウ素を所定の深さに注入するためにブランケットｐ＋注入が使用され得る。代表的な注入可能な分子イオンはＢＦ2、ＢＦ3、Ｂなどを含む。或る実施形態では、約１〜５×１０15イオン／ｃｍ2の注入量が使用され得る。他の注入種および／または量が使用され得る。さらに、或る実施形態では、拡散プロセスが使用され得る。少なくとも１つの実施形態では、結果として得られるｐ＋シリコン層１０４ｃは約１００〜７００オングストロームの厚さを有するけれども、他のｐ＋シリコン層サイズも使用され得る。
ｐ＋シリコン層１０４ｃの形成後、ｐ＋シリコン層１０４ｃ上にシリサイド形成金属層３０４が堆積させられる。代表的なシリサイド形成金属は、スパッタによりまたは他の方法で堆積させられるチタンまたはコバルトを含む。或る実施形態では、シリサイド形成金属層３０４は約１０〜約２００オングストローム、好ましくは約２０〜約５０オングストローム、さらに好ましくは約２０オングストロームの厚さを有する。他のシリサイド形成金属層材料および／または厚さも使用され得る。シリサイド形成金属層３０４の上に窒化物層（図に示されていない）が形成され得る。
シリサイド形成金属層３０４とｐ＋領域１０４ｃとの反応によってシリサイド領域を形成するために高速熱アニール（「ＲＴＡ」）ステップが行われ得る。或る実施形態では、ＲＴＡは、約５４０℃で約１分間にわたって実行され、シリサイド形成金属層３０４とダイオード１０４の堆積したシリコンとを相互作用させてシリサイド層を形成させ、シリサイド形成金属層３０４の全部または部分を消費する。ＲＴＡステップ後、シリサイド形成金属層３０４からの残留窒化物層は、湿式化学を用いて剥がされ得る。例えば、シリサイド形成金属層３０４がＴｉＮ頂部層を含むならば、残留ＴｉＮを剥ぎ取るために湿式化学（例えば、１：１：１の比のアンモニウム、パーオキシド、水）が使用され得る。
あらゆる目的のためにその全体が本願明細書において参照により援用されている、「Memory Cell Comprising A Semiconductor Junction Diode Crystallized Adjacent To A Silicide 」という米国特許第７，１７６，０６４号（特許文献８）に記載されているように、チタンおよび／またはコバルトのようなシリサイド形成材料はアニーリング中に堆積したシリコンと反応してシリサイド層を形成する。ケイ化チタンおよびケイ化コバルトの格子間隔はシリコンの格子間隔に近くて、このようなシリサイド層は、堆積したシリコンが結晶化するときに、隣接する堆積したシリコンのための「結晶化テンプレート」あるいは「シード」として役立ち得ると思われる（例えば、シリサイド層は、アニーリング中にシリコンダイオード１０４の結晶構造を強化する）。これにより低抵抗率シリコンが提供される。同様の結果がシリコン−ゲルマニウム合金および／またはゲルマニウムダイオードのために達成され得る。
ＲＴＡステップおよび窒化物剥がしステップの後、障壁層２１２がシリサイド形成金属層３０４より上に形成される。障壁層２１２は、約５〜約８００オングストローム、好ましくは約１００オングストロームの窒化チタンあるいはチタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデンのような他の適切な障壁層、１つ以上の障壁層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンのスタックのような他の層と組み合わされた障壁層などであり得る。他の障壁層材料および／または厚さも使用され得る。
障壁層２１２の形成後、第１の導電性カーボン層２２０が形成される。例えば、障壁層２１２の形成後、アモルファスカーボン層が障壁層２１２上に堆積させられ（例えば、プラズマ強化化学蒸着（「ＰＥＣＶＤ」）によって）、窒素またはホウ素を注入され、かつ／または第１の導電性カーボン層２２０として役立つ主としてｓｐ2 結合した炭素を有する導電性カーボン層を形成するためにアニールされ得る。第１の導電性カーボン層２２０は、約１０〜２００ナノメートル、或る実施形態では約５０〜１００ナノメートルの厚さを有し得る。第１の導電性カーボン層２２０の代表的な抵抗率値は約５０×１０-6ｏｈｍ−ｃｍ〜１００×１０-3ｏｈｍ−ｃｍに及び、或る実施形態では約１×１０-3〜１０×１０-3ｏｈｍ−ｃｍである。他の厚さおよび／または抵抗率値も使用され得る。
他の実施形態では、第１の導電性カーボン層２２０は金属炭化物を含み得る。金属炭化物導電性カーボン層は、例えば、適切な炭化物ターゲットをスパッタすることによって形成され得る。第１の導電性カーボン層２２０として使用され得る代表的な炭化物層はＴａＣ、ＷＣ、ＴａＣＮ、ＷＣＮなどを含む。そのような金属炭化物層の代表的な厚さ範囲は、約１〜２００ナノメートルに及び、或る実施形態では約１〜２０ナノメートルに及ぶ。代表的な抵抗率値は、約５０×１０-6ｏｈｍ−ｃｍ〜１００×１０-3ｏｈｍ−ｃｍに及び、或る実施形態では約１×１０-4〜１０×１０-4ｏｈｍ−ｃｍである。他の抵抗率値も使用され得る。
表１は、第１の導電性カーボン層２２０（または第２の導電性カーボン層２２２）として使用され得る金属炭化物層を形成するための代表的なプロセスパラメータを提供する。他の流量、圧力、温度、電力および／または間隔も使用され得る。
Figure 2013524551
薄い（例えば、１〜２００ｎｍ）ポリシリコン層が犠牲層として金属炭化物層上に堆積させられ、犠牲層は、後に、スペーサ堆積のために金属炭化物表面を露出させるためにエッチングにより除去される。所要の凹所が形成されるように、炭素、酸化物、窒化物のような他の犠牲材料が使用されて後にエッチングにより除去されてもよい。
第１の導電性カーボン層２２０の形成後、第１の導電性カーボン層２２０、障壁層２１２、シリサイド形成金属層３０４、ダイオード層１０４ａ〜ｃ及び障壁層２１８はパターニングされエッチングされて柱４１０とされる（図４Ｃ）。或る実施形態では、各柱４１０が導体２００の上に形成されるように、柱４１０は下の導体２００とほぼ同じピッチ及びほぼ同じ幅を有し得る。或る程度のミスアライメントは許容され得る。
少なくとも１つの実施形態では、約１００〜５００ナノメートルの窒化ケイ素、酸化ケイ素などのハードマスク層（図に示されていない）が第１の導電性カーボン層２２０上に堆積させられ得る。より薄いあるいはより厚いハードマスク層がより小さな限界寸法および技術ノードと共に使用され得る。標準的なフォトリソグラフィ技術を用いてフォトレジストが堆積させられてパターニングされ得る。ハードマスク層は、その後、柱４１０の形成中に第１の導電性カーボン層２２０がエッチングされるべき領域において第１の導電性カーボン層２２０を露出させるためにエッチングされ得る。ハードマスクのエッチング／パターニングの後、フォトレジストは除去され、その後に層２１８、１０４ａ〜１０４ｃ、３０４、２１２および２２０がエッチングされ得る。（ハードマスクを用いることによって、フォトレジスト除去／灰化中に使用され得る酸素プラズマへの導電性カーボン層２２０の露出が減少することに留意するべきである）。
或る実施形態では、ハードマスクは、上に底部反射防止コーティング（「ＢＡＲＣ」）を伴って第１の導電性カーボン層２２０の上に形成され、その後パターニングされエッチングされ得る。同様に、誘電体反射防止コーティング（「ＤＡＲＣ」）がハードマスクとして使用され得る。
柱４１０は、任意の適切なマスキングおよびエッチングプロセスを用いて形成され得る。任意の適切なエッチング化学、および任意の適切なエッチングパラメータ、流量、チャンバ圧力、電力レベル、プロセス温度、および／またはエッチング速度が使用され得る。或る実施形態では、第１の導電性カーボン層２２０、障壁層２１２、シリサイド形成金属層３０４、ダイオード層１０４ａ〜１０４ｃおよび障壁層２１８は単一のエッチングステップを用いてパターニングされ得る。他の実施形態では、別々のエッチングステップが使用され得る。エッチングは、下方へ誘電体層４０８ａまで進行する。
１つの特定の実施形態では、第１の導電性カーボン層２２０をエッチングするために酸素プラズマが使用され得る（障壁層２１２、シリサイド形成金属層３０４またはダイオード領域１０４ｃで止まる）。表２は、第１の導電性カーボン層２２０をエッチングするための代表的な酸素プラズマのプロセスパラメータを提供する。他の流量、圧力、温度、電力および／または間隔も使用され得る。
Figure 2013524551
その後、薄い誘電体ライナ４１２が第１の導電性カーボン層２２０の露出した側壁上に堆積させられ、図４Ｃに示されているように残りのメモリセル層は下方へ誘電体層４０８ａまでエッチングされ得る。或る実施形態では、誘電体ライナ４１２は約１〜１０ナノメートル、或る実施形態では２〜５ナノメートルの共形窒化ケイ素を含み得る。他の誘電体ライナ材料および／または厚さも使用され得る。他の実施形態では、誘電体ライナ４１２は削除され得る。便宜上、誘電体ライナ４１２は図４Ｄ〜４Ｊには示されていない。
エッチング後、柱４１０は、希釈フッ化水素酸／硫酸を用いてきれいに洗浄され得る。そのような洗浄は、ＰＲ灰化がエッチング前に行われても行われなくても、モンタナ州カリスペルのセミツール(Semitool)から入手し得るレイダーツール(Raider tool)のような任意の適切な洗浄ツールで行われ得る。代表的なエッチング後洗浄は、超希釈硫酸（例えば、約１．５〜１．８重量％）を約６０秒間用いることおよび超希釈フッ化水素（「ＨＦ」）酸（例えば、約０．４〜０．６重量％）を６０秒間用いることを含み得る。メガソニックは使用されるかもしれないし、使用されないかもしれない。
柱４１０が洗浄された後、柱４１０同士の間のボイドを充填するために誘電体層４０８ｂが柱４１０上に堆積させられ得る。例えば、約２００〜７，０００オングストロームの二酸化ケイ素が堆積させられて、余分の誘電体材料４０８ｂを除去して平面４１４を形成し、図４Ｄに示されている構造をもたらすために、化学的機械的研磨またはエッチバックプロセスを用いて平坦化され得る。平面４１４は、（図に示されているように、）誘電体材料４０８ｂにより分離されている第１の導電性カーボン層２２０の露出した領域を含む。窒化ケイ素、オキシ窒化ケイ素、低ｋ誘電体などの他の誘電体材料、および／または他の誘電体層厚さも使用され得る。
図４Ｅを参照すると、平面４１４の形成後、誘電体材料４０８ｂにより画定される側壁を有する第１の開口部４１６を形成するために第１の導電性カーボン層２２０の部分が除去される。或る実施形態では、第１の導電性カーボン層２２０の上部を選択的に除去するために酸素プラズマまたは他のエッチバックプロセスが使用され得る。例えば、約１５０〜２５０ワットのＲＦ電力および約４０〜６０℃のウェハ温度で約５０〜６０ミリトールで約２５０〜３５０ｓｃｃｍの間のＣＯ、２５〜３５ｓｃｃｍのＯ2 、８０〜１２０ｓｃｃｍのＮ2 の混合物を用いて第１の導電性カーボン層２２０の上部がエッチングされ得る。
１つ以上の実施形態において、そのような除去後、（第１の開口部４１６の直径に依存して、）約１〜１００ナノメートル、或る実施形態では１〜２０ナノメートルの第１の導電性カーボン層２２０が残り得る。より一般的には、約１０％〜５０％、或る実施形態では約２０〜３０％の第１の導電性カーボン層２２０が残るように約５０〜９０％、或る実施形態では約７０〜８０％の第１の導電性カーボン層２２０が除去され得る。
第１の開口部４１６の形成後、図４Ｆに示されているようにより狭い第２の開口部４２０を画定するために第１の開口部４１６の中に誘電体スペーサ材料４１８が形成される。或る実施形態では、誘電体スペーサ材料４１８は、第１の開口部４１６の直径の約２０〜４０％、或る実施形態では約２８〜３５％の側壁の厚さを有する窒化ケイ素、酸化ケイ素、炭化ケイ素、酸化物／窒化物スタックのようなそれらの組み合わせまたは他の誘電体を含み得る。例えば、４３ナノメートルの第１の開口部の直径に対して約１３ナノメートルの側壁スペーサの厚さが使用され得る。２０ナノメートルの第１の開口部の直径に対して、約７．１ナノメートルの側壁スペーサの厚さが使用され得る。１５ナノメートルの第１の開口部の直径に対して、約５．５ナノメートルの側壁スペーサの厚さが使用され得る。他のスペーサ材料および／または厚さも使用され得る。これらの構成の各々について、開口部４１６内のスペーサの側壁上に約１〜２ナノメートルの間の厚さを有するＣベースのスイッチング材料１０２を使用すれば、開口部４１６の断面積と比べてＣベースのスイッチング材料１０２の断面積の約１５以上の減少が得られ（図４Ｅ）、電流密度の１５以上の圧縮がもたらされるということに留意するべきである。
図４Ｇを参照すると、誘電体スペーサ材料４１８の形成後、各開口部４１６内で第１の導電性カーボン層２２０を露出させる（図４Ｅ）と共に誘電体材料４０８ｂのフィールド（上部）領域から誘電体スペーサ材料を除去するためにエッチバックプロセスが実行され得る。例えば、第１の導電性カーボン層２２０および誘電体材料４０８ｂのフィールド領域からスペーサ材料４１８を除去するためにウェットエッチングプロセスまたはドライエッチングプロセスが使用され得る。これにより誘電体スペーサ材料４１８から誘電体スペーサ２０６が形成される。スペーサ材料４１８のオーバーエッチングは炭素材料および爾後のプロセスフローにより充分に許容される。
表３は、誘電体スペーサ材料４１８をエッチングするための代表的なプロセスパラメータを提供する。他のガス、流量、圧力、温度、および／または電力も使用され得る。
Figure 2013524551
図４Ｈを参照すると、誘電体スペーサ２０６の形成後、第２の開口部４２０内でスペーサ２０６の側壁上にＣベースのスイッチング材料１０２が形成される（第３の開口部４２２を形成する）。例えば、Ｃベースのスイッチング材料１０２は、アモルファスカーボン層を形成するためにＰＥＣＶＤを用いるような、第１の導電性カーボン層２２０を形成するために使用されるのと同じまたは同様のプロセスを用いて形成され得る。所望ならば、Ｃベースのスイッチング材料１０２は、主としてｓｐ2 結合した炭素を有する導電性カーボン層を形成するために窒素またはホウ素を注入され、かつ／またはアニールされ得る。しかし、Ｃベースのスイッチング材料１０２のためにより高い抵抗率の膜（以下で記述する）を用いれば、より厚い膜（例えば、より大きな断面積の膜）を用い得る。
カーボンスイッチング層を形成するためのシリコン注入
或る実施形態では、Ｃベースのスイッチング材料１０２は、低水素導電性カーボン層を堆積させ、次に層にシリコンを注入して低水素シリコン含有カーボンスイッチング材料１０２を形成することによって形成され得る。例えば、約５５０℃、約５トールの圧力でＣ2 Ｈ2 ガスを用いるＰＥＣＶＤによるなどして約０．５〜５ｎｍ、或る実施形態では１〜２ナノメートルのアモルファスカーボンが第１の導電性カーボン層２２０上に堆積させられ得る。他の前駆物質、温度および／または圧力も使用され得る。次に、カーボン膜をより低い抵抗率を有する主としてｓｐ2 結合した炭素に変換して膜から水素を脱ガスするためにアモルファスカーボン膜に対してＲＴＡが実行され得る。代表的なアニール条件は、約７００℃で約６０秒間にわたる高速熱アニーリングを含むが、他の温度および／または時間も使用され得る。低水素カーボン層を形成するために、グラファイトのターゲットをスパッタするなどの他の堆積技術も使用され得る。
窒素またはホウ素のようなドーパントがカーボン層に含まれ得る。例えば、窒素は、１〜５ａｔｍ％の範囲内で約１×１０16〜６×１０16原子／ｃｍ2 の間、ある実施形態では２．４×１０16原子／ｃｍ2 の量で約２．８ｋＶのエネルギーで注入され得る。ホウ素は、１〜５ａｔｍ％の範囲内で約１×１０16〜６×１０16原子／ｃｍ2 の間、或る実施形態では２．５×１０16原子／ｃｍ2 の量で約３ｋＶのエネルギーで注入され得る。他のドーパント、注入エネルギーおよび／または注入量も使用され得る。或る実施形態では、結果として得られる膜は、約５０×１０-6ｏｈｍ−ｃｍ〜１００×１０-3ｏｈｍ−ｃｍを上回らない、或る実施形態では約１×１０-3〜１０×１０-3ｏｈｍ−ｃｍの抵抗率を有する。他の抵抗率値も使用され得る。
カーボン層の形成後、低水素シリコン含有カーボン層（Ｃベースのスイッチング材料１０２）を形成するためにシリコンがカーボン層に注入され得る。例えば、約１×１０15〜３×１０18原子／ｃｍ2 、或る実施形態では約１×１０17〜１×１０18原子／ｃｍ2 のシリコンが約１．５〜５ｋＶ、あるいは他の実施形態では２．５〜２．８ｋＶのエネルギーでカーボン層に注入され得る。注入後アニールは任意的である。シリコンをカーボン層に注入することにより、約０．０００１〜６０ａｔｍ％、或る実施形態では約３０〜４０ａｔｍ％のシリコン含有量を含み得る抵抗率のより高い材料の領域がカーボン層の少なくとも或る部分に生じる。シリコンは一様に分散されるかもしれないし、されないかもしれない。或る実施形態では、カーボン層の約１〜５ナノメートルだけが３０〜４０ａｔｍ％以上のシリコンを含み、層の残りの部分はより多いか、より少ないシリコンを含み、あるいはシリコンを全く含まない。
Ｃベースのスイッチング材料１０２の抵抗率は約１０〜１×１０8 ｏｈｍ−ｃｍに及び、或る実施形態では１×１０3 〜１×１０5 ｏｈｍ−ｃｍであり得る。他の実施形態では、Ｃベースのスイッチング材料１０２の抵抗率は約１×１０-3〜１ｏｈｍ−ｃｍに及び得る。他の厚さ、シリコンの量および／または抵抗率も使用され得る。Ｃベースのスイッチング材料１０２は、約１０％未満、或る実施形態では約５％未満、或る実施形態では約１〜５％の間の水素含有量を有し得る。
スパッタ形成されたカーボンスイッチング層
他の実施形態では、Ｃベースのスイッチング材料１０２は、低水素カーボンスイッチング層を形成するためにグラファイトのターゲットをスパッタすることによって（以下の表４を参照されたい）第１の導電性カーボン層２２０上に形成され得る。所望ならば、Ｃベースのスイッチング材料１０２として役立つ低水素シリコン含有カーボン層を形成するためにシリコンがカーボン層に注入され得る。前に記述したのと同様のシリコン注入量およびエネルギーが使用され得る。
代わりに、低水素シリコン含有カーボン層は、炭化ケイ素のターゲットをスパッタすることにより（以下の表５を参照されたい）、あるいはＣＨ4または他の同様のガスのような炭素含有ガスの存在下にシリコンのターゲットをスパッタすることにより（以下の表６を参照されたい）、形成され得る。表４〜６は、Ｃベースのスイッチング材料として使用され得る低水素カーボン膜を形成するための代表的なプロセスパラメータを提供する。他の流量、圧力、温度、電力および／または間隔も使用され得る。
Figure 2013524551
Figure 2013524551
Figure 2013524551
Ｃベースのスイッチング材料１０２の形成後、第３の開口部４２２を充填するためにＣベースのスイッチング材料１０２上に誘電体層２１０が堆積させられ得る（図４Ｈ）。例えば、約２００〜７，０００オングストロームの二酸化ケイ素が堆積させられ、余分の誘電体材料２１０および余分のＣベースのスイッチング材料１０２を除去して平面４２４を形成するために化学的機械的研磨またはエッチバックプロセスを用いて平坦化され、図４Ｉ−１に示されている構造がもたらされ得る。平面４２４は、（図に示されているように、）誘電体材料４０８ｂおよび２１０によって分離されているＣベースのスイッチング材料１０２の露出した領域を含む。窒化ケイ素、オキシ窒化ケイ素、低ｋ誘電体などの他の誘電体材料および／または他の誘電体層厚さも使用され得る。
図４Ｉ−２に示されている代わりの実施形態では、誘電体４０８ｂのフィールド領域からＣベースのスイッチング材料１０２を除去することなく余分の誘電体材料２１０を除去するために化学的機械的研磨（「ＣＭＰ」）が使用され得る。炭素はＣＭＰのための優れたストップ層として知られている。そのような実施形態では、（図４Ｉ−２に示されているように、）表面４２４は誘電体材料２１０により分離されたＣベースのスイッチング材料１０２の露出した領域を含む。
第２の導電性カーボン層２２２がＣベースのスイッチング材料１０２上に形成される。第２の導電性カーボン層２２２は第１の導電性カーボン層２２０に類似し得る（さらに同様に形成され得る）。例えば、第２の導電性カーボン層２２２は、第２の導電性カーボン層２２２として役立つ主としてｓｐ2 結合した炭素を有する導電性カーボン層を形成するためにＣベースのスイッチング材料１０２上に堆積させられ（例えば、ＰＥＣＶＤにより）、窒素またはホウ素を注入され、かつ／またはアニールされたアモルファスカーボン層を含み得る。第２の導電性カーボン層２２２は約１〜１００ナノメートル、或る実施形態では約５〜２０ナノメートルの厚さを有し得る。第２の導電性カーボン層２２２の代表的な抵抗率値は約５０×１０-6ｏｈｍ−ｃｍ〜１００×１０-3ｏｈｍ−ｃｍに及び、或る実施形態では約１〜１０×１０-3ｏｈｍ−ｃｍである。他の厚さおよび／または抵抗率値も使用され得る。
他の実施形態では、第２の導電性カーボン層２２２は金属炭化物を含み得る。金属炭化物導電性カーボン層は、例えば、適切な炭化物ターゲットをスパッタすることによって形成され得る。第２の導電性カーボン層２２２として使用され得る代表的な炭化物層はＴａＣ、ＷＣ、ＴａＣＮ、ＷＣＮなどを含む。そのような金属炭化物層の代表的な厚さは、約１〜１００ナノメートルに及び、或る実施形態では約２〜１０ナノメートルに及ぶ。代表的な抵抗率値は約５０×１０-6ｏｈｍ−ｃｍ〜１００×１０-3ｏｈｍ−ｃｍに及び、或る実施形態では約１〜１０×１０-4ｏｈｍ−ｃｍに及ぶ。他の厚さおよび／または抵抗率値も使用され得る。
第１の導電性カーボン層２２０および第２の導電性カーボン層２２２は、ＭＩＭスタック２１６（図２Ａ）のために耐高電流密度電極として役立つ。第１の導電性カーボン層２２０および第２の導電性カーボン層２２２は、Ｃベースのスイッチング材料１０２のスイッチング中に生成される高電流密度が、障壁層２１４および２１２のようなメモリセル１００で使用されるメタライゼーション層にも頂部導体２０２にも安全に分散されることを可能にする。
図４Ｊ−１を参照すると、第２の導体２０２は、第１の導体２００を形成するのと同様の仕方で柱４１０より上に形成され得る。例えば、或る実施形態では、第２の導体２０２を形成するために使用される導電性層４２６の堆積の前に１つ以上の障壁層および／または接着層２１４が柱４１０上に堆積させられ得る。
導電性層４２６は、任意の適切な方法（例えば、ＣＶＤ、ＰＶＤなど）により堆積させられたタングステン、他の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの任意の適切な導電性材料から形成され得る。他の導電性層材料も使用され得る。障壁層および／または接着層２１４は、窒化チタンまたはチタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデンのような他の適切な層、１つ以上の層の組み合わせ、あるいは他の任意の適切な材料（１つまたは複数）を含み得る。堆積した導電性層４２６ならびに障壁および／または接着層２１４は、第２の導体２０２を形成するためにパターニングされエッチングされ得る。
或る実施形態では、誘電体４０８ｂのフィールド領域を覆う第２の導電性カーボン層２２２および／またはＣベースのスイッチング材料１０２も（図４Ｉ−２の実施形態において）導電性層４２６および障壁層２１４と共にパターニングされエッチングされ得る（図４Ｊ−１および図４Ｊ−２を参照されたい）。少なくとも１つの実施形態では、第２の導体２０２は、第１の導体２００とは異なる方向に延びる実質的に平行で実質的に共面の導体である。
本発明の他の実施形態では、第２の導体２０２は、導体２０２のための開口部またはボイドを作るために誘電体層が形成され、パターニングされエッチングされるダマシンプロセスを用いて形成され得る。開口部またはボイドは接着層２１４および導電性層４２６（および／または、必要ならば、導電性シード、導電性充填材および／または障壁層）で充填され得る。接着層２１４および導電性層４２６は、その後、平面を形成するために平坦化され得る。
Ｃベースのスイッチング材料１０２の小さくされたジオメトリおよび位置の故に、メモリセル製造中にＣベースのスイッチング材料１０２およびメタライゼーション層２２２、２１４および／または４２６の間の大きなミスアライメントが許容され得る。
第２の導体２０２の形成後、結果として得られた構造は、ダイオード１０４の堆積した半導体材料を結晶化させるために（および／またはシリサイド形成金属層３０４とｐ＋領域１０４ｃとの反応によってシリサイド領域を形成するために）アニールされ得る。ケイ化チタンおよびケイ化コバルトの格子間隔はシリコンの格子間隔に近くて、シリサイド層は、堆積したシリコンが結晶化するときに、隣接する堆積したシリコンのための「結晶化テンプレート」あるいは「シード」として役立ち得ると思われる（例えば、シリサイド層は、約６００〜８００℃の温度でのアニーリング中にシリコンダイオード１０４の結晶構造を強化する）。これにより、より低い抵抗率のダイオード材料が提供される。同様の結果がシリコン−ゲルマニウム合金および／またはゲルマニウムダイオードのために達成され得る。
従って、少なくとも１つの実施形態では、約６００〜８００℃、より好ましくは約６５０および７５０℃の間の温度で、窒素中で約１０秒〜約２分間にわたって結晶化アニールが行われ得る。他のアニーリング時間、温度および／または環境も使用され得る。
当業者は、他の類似の技術によって本発明に従う代わりのメモリセルが製造され得ることを理解できるはずである。
本発明に従う或る実施形態では、Ｃベースのスイッチング材料１０２の形成後、さらなる材料を堆積させる前にアニールステップが実行され得る。特に、アニールは、真空中でまたは１つ以上のフォーミングガスの存在下に約３５０℃〜約９００℃に及ぶ温度で、約３０〜約１８０分間にわたって実行され得る。アニールは、好ましくは、フォーミングガスの約８０％（Ｎ2 ）：２０％（Ｈ2 ）混合物中で約６２５℃で約１時間にわたって実行される。
適切なフォーミングガスはＮ2 、Ａｒ、およびＨ2 のうちの１つ以上を含み得るけれども、好ましいフォーミングガスは約７５％より多いＮ2 またはＡｒと約２５％未満のＨ2 とを有する混合物を含み得る。代わりに、真空が使用され得る。適切な温度は約３５０℃〜約９００℃に及び得るけれども、好ましい温度は約５８５℃〜約６７５℃に及び得る。適切な継続時間は約０．５時間〜約３時間に及び、好ましい継続時間は約１時間〜約１．５時間に及び得る。適切な圧力は約１Ｔ〜約７６０Ｔに及び、好ましい圧力は約３００Ｔ〜約７６０Ｔに及び得る。
アニールが使用される場合には、好ましくはアニールとさらなる層の堆積との間に好ましくは約２時間の待ち時間が伴う。ランプアップ継続時間は、約０．２時間〜約１．２時間に及び、好ましくは約０．５時間および０．８時間の間である。同様に、ランプダウン継続時間も約０．２時間〜約１．２時間に及び、好ましくは約０．５時間および０．８時間の間である。
如何なる特定の理論にも束縛されたくはないけれども、カーボンベースのスイッチング材料は、時間が経つと空気から水を吸収し得ると思われる。同様に、水分は、カーボンベースのスイッチング材料の積層剥離の可能性を増大させ得ると思われる。或る場合には、カーボンベースのスイッチング材料の堆積の時点からさらなる層の堆積まで約２時間の待ち時間を持ち、アニールを完全に省くことも容認できる。
そのようなカーボン形成後アニールの組み込みは、好ましくは、メモリセルの他の層を考慮に入れる。なぜならば、それらの他のメモリセル層もアニールに曝されるからである。例えば、アニールは省略されてもよく、あるいは、前述した好ましいアニールパラメータがそれらの他のメモリセル層を傷つける場合にはアニールのパラメータは調整され得る。アニールのパラメータは、アニールされるメモリセルの層を傷つけることなく水分の除去をもたらす範囲の中で調整され得る。例えば、温度は、形成されつつあるメモリセルの総熱予算の範囲内に留まるように調整され得る。同様に、特定のメモリセルに適する任意の適切なフォーミングガス、温度および／または継続時間が使用され得る。一般的に、そのようなアニールは、ＣＮＴ材料、グラファイト、グラフェン、アモルファスカーボン、アモルファスＤＬＣ、炭化ケイ素、炭化ホウ素および他の結晶形の炭素のような任意のカーボンベースのスイッチング材料に用いられ得る。
以上の記述は本発明の代表的な実施形態だけを開示している。本発明の範囲内に属する、前に開示した装置および方法の改変は、当業者にとっては明白である。例えば、他の柱形状が用いられ得る。導体２００および２０２のために、銅、アルミニウムあるいは他の導電性層のような任意の適切な材料が用いられ得る。従って、本発明は、その代表的な実施形態と関連して開示してきたけれども、他の実施形態も、添付されている特許請求の範囲により定義される発明の趣旨および範囲の中に属し得る。

Claims (51)

  1. 金属−絶縁物−金属（「ＭＩＭ」）スタックを形成する方法であって、
    開口部と前記開口部の中の第１の導電性カーボン層とを有する誘電体材料を形成するステップと、
    前記開口部内にスペーサを形成するステップと、
    前記スペーサの側壁上にカーボンベースのスイッチング材料を形成するステップと、
    前記カーボンベースのスイッチング材料より上に第２の導電性カーボン層を形成するステップと、を含み、
    前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも５である方法。
  2. 請求項１記載の方法において、
    前記カーボンベースのスイッチング材料は、前記第１および第２の導電性カーボン層と直接接触する方法。
  3. 請求項１記載の方法において、
    前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも１５である方法。
  4. 請求項１記載の方法において、
    前記カーボンベースのスイッチング材料は、約５ナノメートルより大きくない厚さを有する方法。
  5. 請求項１記載の方法において、
    前記カーボンベースのスイッチング材料は、約２ナノメートルより大きくない厚さを有する方法。
  6. 請求項１記載の方法において、
    前記カーボンベースのスイッチング材料は、アモルファスカーボンを含む方法。
  7. 請求項１記載の方法において、
    前記カーボンベースのスイッチング材料は、少なくとも約３０ａｔｍ％のシリコンを有する低水素シリコン含有カーボンを含む方法。
  8. 請求項１記載の方法において、
    前記カーボンベースのスイッチング材料は、少なくとも約４０ａｔｍ％のシリコンを有する低水素シリコン含有カーボンを含む方法。
  9. 請求項１記載の方法において、
    前記第１および第２の導電性カーボン層は、主としてｓｐ2 結合した炭素を含むカーボン層を含む方法。
  10. 請求項１記載の方法において、
    前記第１および第２の導電性カーボン層は、約１００×１０-3ｏｈｍ−ｃｍより大きくない抵抗率を有する方法。
  11. 請求項１記載の方法において、
    前記第１および第２の導電性カーボン層は、約１０×１０-3ｏｈｍ−ｃｍより大きくない抵抗率を有する方法。
  12. 請求項１記載の方法において、
    前記第１および第２の導電性カーボン層は、金属炭化物層を含む方法。
  13. 金属−絶縁物−金属（「ＭＩＭ」）スタックを形成する方法であって、
    第１の導電性カーボン層を形成するステップと、
    前記第１の導電性カーボン層をエッチングして複数の柱とするステップと、
    複数の柱を誘電体充填材料で互いに絶縁させるステップと、
    複数の柱を露出させるために前記誘電体充填材料を平坦化するステップと、
    第１の直径の複数の第１の開口部を形成するために各柱の部分を除去するステップと、
    第１の直径より小さい第２の直径の複数の第２の開口部を形成するために各第１の開口部内にスペーサを形成するステップと、
    前記第２の開口部の側壁上にカーボンベースのスイッチング材料を形成し、これにより第２の直径より小さい第３の直径の第３の開口部を作るステップと、
    前記第３の開口部を誘電体充填材料で充填するステップと、
    前記カーボンベースのスイッチング材料を露出させるステップと、
    前記露出したカーボンベースのスイッチング材料より上に第２の導電性カーボン層を形成するステップと、
    を含む方法。
  14. 請求項１３記載の方法において、
    前記カーボンベースのスイッチング材料は、前記第１および第２の導電性カーボン層と直接接触する方法。
  15. 請求項１３記載の方法において、
    各第１の開口部の断面積の、各第２の開口部の側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも５である方法。
  16. 請求項１３記載の方法において、
    各第１の開口部の断面積の、各第２の開口部の側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも１５である方法。
  17. 請求項１３記載の方法において、
    前記カーボンベースのスイッチング材料は、約５ナノメートルより大きくない厚さを有する方法。
  18. 請求項１３記載の方法において、
    前記カーボンベースのスイッチング材料は、約２ナノメートルより大きくない厚さを有する方法。
  19. メモリセルを形成する方法であって、
    金属−絶縁物−金属（「ＭＩＭ」）スタックを形成するステップであって、
    開口部と前記開口部の中の第１の導電性カーボン層とを有する誘電体材料を基板より上に形成し、
    前記開口部内にスペーサを形成し、
    前記スペーサの側壁上にカーボンベースのスイッチング材料を形成し、
    前記カーボンベースのスイッチング材料より上に第２の導電性カーボン層を形成し、かつ
    前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は少なくとも５であることによって金属−絶縁物−金属（「ＭＩＭ」）スタックを形成するステップと、
    前記ＭＩＭスタックに結合されたステアリング素子を形成するステップと、
    を含む方法。
  20. 請求項１９記載の方法において、
    前記カーボンベースのスイッチング材料は、前記第１および第２の導電性カーボン層と直接接触する方法。
  21. 請求項１９記載の方法において、
    前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも１５である方法。
  22. 請求項１９記載の方法において、
    前記カーボンベースのスイッチング材料は、約５ナノメートルより大きくない厚さを有する方法。
  23. 請求項１９記載の方法において、
    前記カーボンベースのスイッチング材料は、約２ナノメートルより大きくない厚さを有する方法。
  24. 請求項１９記載の方法において、
    前記ステアリング素子は、多結晶ダイオードまたはショットキーダイオードを含む方法。
  25. 請求項１９記載の方法により形成されたメモリセル。
  26. メモリセルを形成する方法であって、
    金属−絶縁物−金属（「ＭＩＭ」）スタックを形成するステップであって、
    基板より上に第１の導電性カーボン層を形成し、
    前記第１の導電性カーボン層をエッチングして複数の柱とし、
    複数の柱を誘電体充填材料で互いに絶縁させ、
    複数の柱を露出させるために前記誘電体充填材料を平坦化し、
    第１の直径の複数の第１の開口部を形成するために各柱の部分を除去し、
    第１の直径より小さい第２の直径の複数の第２の開口部を形成するために各第１の開口部内にスペーサを形成し、
    前記第２の開口部の側壁上にカーボンベースのスイッチング材料を形成し、これにより第２の直径より小さい第３の直径の第３の開口部を作り、
    前記第３の開口部を誘電体充填材料で充填し、
    前記カーボンベースのスイッチング材料を露出させ、かつ
    前記露出したカーボンベースのスイッチング材料より上に第２の導電性カーボン層を形成することによって金属−絶縁物−金属（「ＭＩＭ」）スタックを形成するステップと、
    前記ＭＩＭスタックに結合されたステアリング素子を形成するステップと、
    を含む方法。
  27. 請求項２６記載の方法において、
    前記カーボンベースのスイッチング材料は、前記第１および第２の導電性カーボン層と直接接触する方法。
  28. 請求項２６記載の方法において、
    各第１の開口部の断面積の、各第２の開口部の側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも５である方法。
  29. 請求項２６記載の方法において、
    各第１の開口部の断面積の、各第２の開口部の側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも１５である方法。
  30. 請求項２６記載の方法において、
    前記カーボンベースのスイッチング材料は、約５ナノメートルより大きくない厚さを有する方法。
  31. 請求項２６記載の方法において、
    前記カーボンベースのスイッチング材料は、約２ナノメートルより大きくない厚さを有する方法。
  32. 請求項２６記載の方法において、
    前記ステアリング素子は、多結晶ダイオードまたはショットキーダイオードを含む方法。
  33. 請求項２６記載の方法により形成されたメモリセル。
  34. 金属−絶縁物−金属（「ＭＩＭ」）スタックであって
    開口部を有する誘電体材料と、
    前記開口部の中の第１の導電性カーボン層と、
    前記第１の導電性カーボン層より上で前記開口部の中にあるスペーサと、
    前記スペーサの側壁上のカーボンベースのスイッチング材料と、
    前記カーボンベースのスイッチング材料より上の第２の導電性カーボン層と、を備え、
    前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも５であるＭＩＭスタック。
  35. 請求項３４記載のＭＩＭスタックにおいて、
    前記カーボンベースのスイッチング材料は、前記第１および第２の導電性カーボン層と直接接触するＭＩＭスタック。
  36. 請求項３４記載のＭＩＭスタックにおいて、
    前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも１５であるＭＩＭスタック。
  37. 請求項３４記載のＭＩＭスタックにおいて、
    前記カーボンベースのスイッチング材料は、約５ナノメートルより大きくない厚さを有するＭＩＭスタック。
  38. 請求項３４記載のＭＩＭスタックにおいて、
    前記カーボンベースのスイッチング材料は、約２ナノメートルより大きくない厚さを有するＭＩＭスタック。
  39. 請求項３４記載のＭＩＭスタックにおいて、
    前記カーボンベースのスイッチング材料は、アモルファスカーボンを含むＭＩＭスタック。
  40. 請求項３４記載のＭＩＭスタックにおいて、
    前記カーボンベースのスイッチング材料は、少なくとも約３０ａｔｍ％のシリコンを有する低水素シリコン含有カーボンを含むＭＩＭスタック。
  41. 請求項３４記載のＭＩＭスタックにおいて、
    前記カーボンベースのスイッチング材料は、少なくとも約４０ａｔｍ％のシリコンを有する低水素シリコン含有カーボンを含むＭＩＭスタック。
  42. 請求項３４記載のＭＩＭスタックにおいて、
    前記第１および第２の導電性カーボン層は、主としてｓｐ2結合した炭素を含むカーボン層を含むＭＩＭスタック。
  43. 請求項３４記載のＭＩＭスタックにおいて、
    前記第１および第２の導電性カーボン層は、約１００×１０-3ｏｈｍ−ｃｍより大きくない抵抗率を有するＭＩＭスタック。
  44. 請求項３４記載のＭＩＭスタックにおいて、
    前記第１および第２の導電性カーボン層は、約１０×１０-3ｏｈｍ−ｃｍより大きくない抵抗率を有するＭＩＭスタック。
  45. 請求項３４記載のＭＩＭスタックにおいて、
    前記第１および第２の導電性カーボン層は、金属炭化物層を含むＭＩＭスタック。
  46. メモリセルであって、
    開口部を有する誘電体材料と、
    基板より上に形成された金属−絶縁物−金属（「ＭＩＭ」）スタックであって、
    前記開口部の中の第１の導電性カーボン層と、
    前記第１の導電性カーボン層より上で前記開口部内にあるスペーサと、
    前記スペーサの側壁上のカーボンベースのスイッチング材料と、
    前記カーボンベースのスイッチング材料より上の第２の導電性カーボン層と、を有し、かつ
    前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は少なくとも５である金属−絶縁物−金属（「ＭＩＭ」）スタックと、
    前記ＭＩＭスタックに結合されたステアリング素子と、
    を備えるメモリセル。
  47. 請求項４６記載のメモリセルにおいて、
    前記カーボンベースのスイッチング材料は、前記第１および第２の導電性カーボン層と直接接触するメモリセル。
  48. 請求項４６記載のメモリセルにおいて、
    前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも１５であるメモリセル。
  49. 請求項４６記載のメモリセルにおいて、
    前記カーボンベースのスイッチング材料は、約５ナノメートルより大きくない厚さを有するメモリセル。
  50. 請求項４６記載のメモリセルにおいて、
    前記カーボンベースのスイッチング材料は、約２ナノメートルより大きくない厚さを有するメモリセル。
  51. 請求項４６記載のメモリセルにおいて、
    前記ステアリング素子は、多結晶ダイオードまたはショットキーダイオードを含むメモリセル。
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