KR20090120729A - 탄소나노튜브를 포함하는 메모리소자 및 이의 제조방법 - Google Patents

탄소나노튜브를 포함하는 메모리소자 및 이의 제조방법 Download PDF

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윤홍식
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김동우
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Abstract

탄소나노튜브를 포함하는 메모리 소자 및 이의 형성방법이 개시되어 있다. 상기 메모리 소자는 하부전과, 제1 개구에 의해 그 측벽이 노출되는 다이오드를 포함하는 상부전극, 상기 제1 개구와 연결되며 상기 하부전극의 표면을 노출시키는 제2 개구를 포함하는 층간절연막 패턴 및 상기 하부전극에 인가되는 전압에 따라 상기 상부전극에 포함된 다이오드와 전기적으로 연결되는 탄소나노튜브 배선을 포함하는 구조를 갖는다. 이러한 구조를 갖는 메모리 소자는 상부전극과 하부전극이 크로스 구조를 가짐에서 불구하고 누설 전류가 발생되지 않는다.

Description

탄소나노튜브를 포함하는 메모리소자 및 이의 제조방법{Memory Device Included Carbon Nano-Tube And Method Of Manufacturing The Same}
본 발명은 탄소나노튜브를 포함하는 메모리소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 하부전극과 상부전극이 교차되는 구조를 갖는 탄소나노튜브를 포함하는 메모리 소자 및 이의 제조방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 반도체 소자가 요구되고 있다. 반도체 소자의 데이터 전송속도를 높이기 위해서는 하나의 칩(chip)상에 고집적도로 셀(cell)들을 집적시켜야 한다. 따라서, 반도체 소자에 셀들을 집적시키기 위해 배선들의 디자인 룰(design rule)을 나노미터 정도의 스케일로 축소시키는 작업이 활발하게 진행되고 있다. 그러나 이러한 배선들의 디자인의 축소는 많은 문제점을 초래한다.
상기 문제점의 예로서는 금속 배선의 선폭의 감소에 따른 지수 함수적 비저항이 증가, 일렉트로 마이그레이션(Electro migration)현상에 의한 힐록(Hillock)의 발생 또는 단선의 문제 및 확산방지막 형성이 용이하지 않는 문제점등을 들 수 있다. 상술한 문제점을 해결하기 위해 최근에는 금속성 탄소나노튜브(Carbon Nano- Tube, CNT)를 이용하여 배선을 형성하는 기술이 세계 각국에서 활발한 연구가 진행되고 있는 실정이다.
상기 탄소나노튜브는 일차원 양자선(One-dimensional Quantum Wire) 구조를 갖고 일차원에서의 양자 수송(quantum transport) 현상을 보이는 등의 전기적 특성을 갖는다. 특히, 상기 탄소나노튜브는 기존의 금속 배선 대비 우수한 전류밀도 특성을 갖는다. 실제로, 탄소나노튜브는 109 A/cm2 의 전류밀도와 ballistic transport의 특성을 가지고 있음이 실험적으로 여러 차례 검증되었다.
실제로 지금까지, 난테로(Nantero), 삼성전자 등에서 탄소나노튜브 배선을 스위칭 소자로 사용되는 수직, 수평구조의 메모리 소자를 제시하였다. 구체적으로 제1 방향으로 연장되는 하부전극 배선과 제1 방향과 수직하는 제2 방향으로 연장되는 상부전극 배선 및 상기 하부전극에 형성되고 인가되는 전압에 따라 스위칭 소자처럼 상부전극과 연결되는 탄소나노튜브 배선을 포함하는 크로스-바(cross-bar) 구조의 메모리 소자가 제시되었다. 이러한 크로스-바 구조를 갖는 메모리 소자는 작동시 누설전류(leakage current)에 의해 오 작동되는 문제점이 초래된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 하부전극과 상부전극이 교차하는 크로스-바 구조를 갖는 메모리 소자에서 누설전류를 방지할 수 있는 다이오드가 적용된 탄소나노튜브를 포함하는 메모리 소자를 제공하는데 있다.
상술한 문제점을 해결하기 위한 본 발명의 다른 목적은 크로스-바 구조를 갖 는 메모리 소자에서 누설전류를 방지할 수 있는 다이오드가 적용된 탄소나노튜브를 포함하는 메모리 소자의 제조방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 탄소나노튜브를 포함하는 메모리 소자에 따르면, 메모리 소자는 하부전극, 다이오드를 포함하는 상부전극, 층간절연막 패턴 및 탄소나노튜브 배선을 포함하는 구조를 갖는다. 구체적으로 상기 하부전극은 상기 층간절연막 패턴 하부에 구비되고, 상기 상부전극은 제1 개구를 포함하며 상기 제1 개구에 의해 그 측벽이 노출되는 다이오드를 포함하는 구조를 갖는다. 상기 층간절연막 패턴은 상부전극과 하부전극 사이에 개재되고, 상기 제1 개구와 연통되며 상기 하부전극의 표면을 노출시키는 제2 개구를 포함하는 구조를 갖는다. 상기 탄소나노튜브 배선은 상기 제2 개구에 노출된 하부전극으로부터 성장되고, 상기 하부전극에 인가되는 전압에 따라 상기 상부전극에 포함된 다이오드와 전기적으로 연결되는 구조를 갖는다.
일 예로, 상기 하부전극은 제1 방향으로 연장되는 적어도 하나의 하부배선이고, 상기 상부전극은 상기 제1 방향과 수직되는 제2 방향으로 연장되는 적어도 하나의 상부배선이다. 특히, 상기 제1 개구의 폭은 상기 제2 개구의 폭보다 큰 것이 바람직하다.
또한, 상기 상부전극은 p형 불순물이 도핑된 제1 폴리실리콘 패턴 및 n형 불순물이 도핑된 제2 폴리실리콘 패턴을 포함하는 다이오드 구조를 갖거나, 상부전극은 p형 불순물이 도핑된 제1 폴리실리콘 패턴과 n형 불순물이 도핑된 제2 폴리실리 콘 패턴을 포함하는 다이오드 및 적어도 하나의 금속 패턴을 포함하는 구조를 가질 수 있다.
상술한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 탄소나노튜브를 포함하는 메모리 소자의 제조방법에 따르면, 먼저 하부전극을 형성한다. 이어서, 하부전극 상에 층간절연막을 형성한다. 이어서, 층간절연막 표면을 노출시키는 제1 개구를 포함하고, 상기 제1 개구에 의해 그 측벽이 노출되는 다이오드를 포함하는 상부전극을 형성한다. 상기 층간절연막을 제1 개구와 연통되고, 상기 하부전극의 표면을 노출시키는 제2 개구를 포함하는 층간절연막 패턴을 형성한다. 이어서, 상기 제2 개구에 노출된 하부전극으로부터 상기 하부전극에 인가되는 전압에 따라 상기 다이오드와 전기적으로 연결되는 탄소나노튜브 배선을 형성한다. 그 결과 주변 셀에 누설전류가 발생하지 않는 메모리 소자가 형성될 수 있다.
일 예로, 상기 다이오드를 포함하는 상부전극을 형성하기 위해서는 먼저 하부전극 상의 층간절연막 상에 제1 개구의 폭 보다 큰 제3 개구를 갖는 n형 폴리실리콘 패턴을 형성한다. 이후, 상기 제3 개구에 노출된 n형 폴리실리콘 패턴의 측벽에 p형 폴리실리콘 패턴을 형성하는 단계를 순차적으로 수행할 수 있다.
다른 예로, 상기 다이오드를 포함하는 상부전극을 형성하기 위해서는 상기 하부전극 상의 층간절연막 상에 제1 개구의 폭 보다 큰 제3 개구를 갖는 금속막 패턴을 형성한다. 이어서, 상기 제3 개구에 노출된 금속막 패턴의 측면에 n형 폴리실리콘 패턴을 형성한다. 이후, 상기 n형 폴리실리콘 패턴의 측벽에 p형 폴리실리콘 패턴을 형성하는 단계를 순차적으로 수행할 수 있다.
또한, 상기 제2 개구를 포함하는 층간절연막 패턴을 형성하기 위해서는 상기 제1 개구에 노출되는 다이오드를 포함하는 상부전극의 내 측벽에 제2 개구의 크기를 정의하는 마스크 스페이서를 형성한다. 이어서, 상기 마스크 스페이서에 노출된 층간절연막을 건식 식각하여 상기 하부전극은 노출시키는 제1 개구를 형성한다. 이후, 상기 마스크 스페이서를 제거하는 단계를 순차적으로 수행할 수 있다.
이상에서 설명한 바와 같이 본 발명의 메모리 소자는 하부전극, 하부전극과 수직하는 다이오드를 포함하는 상부전극 및 스위칭 기능을 갖는 탄소나노튜브 배선을 포함하는 셀 구조를 갖는다. 이러한 구성을 갖는 메모리 소자가 크로스-바 구조의 메모리 장치에 적용될 경우 인접하는 메모리 소자(셀)에 의한 누설 전류 발생이 방지될 수 있다. 즉, 상기 상부전극에 포함된 다이오드가 메모리 소자의 전류방향을 일 방향으로 제어함으로서 안정적인 정류성을 확보하는 동시에 누설전류의 발생을 미연에 방지할 수 있다.
더욱이, 상술한 구조를 갖는 메모리 소자의 다이오드는 상부전극에 적어도 하나의 폴리실리콘 스페이서 형성공정을 수행하여 형성할 수 있어 크로스-바 구조의 메모리 장치의 제조 공정 효율을 극대화시킬 수 있다. 또한, 형성되는 폴리실리콘 스페이서의 폭을 조절하여 소자의 동작과 관련 있는 탄소나노튜브 배선과 상부전극간의 거리를 효과적으로 조절할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 탄소나노튜브 배선을 포함 하는 반도체 소자의 형성방법을 첨부된 도면을 참조하여 상세히 설명한다. 하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 개구, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 개구, 패턴 또는 구조물들이 기판, 각 층(막), 개구 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 개구, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 개구, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 탄소나노튜브를 포함하는 메모리 소자를 나타내는 단면도이다.
도 1을 참조하면, 본 실시예에 따른 메모리 소자는 기판 상에 형성된 하부전극(120), 촉매층(124), 층간절연막 패턴(130), 다이오드를 포함하는 상부전극(140), 탄소나노튜브 배선(150) 및 상부 절연막(160)을 포함하는 구성을 갖는다.
상기 하부전극(120)은 기판 상에 구비되며, 상기 상부전극과 수직하는 제1 방향으로 연장되는 적어도 하나의 라인형상의 하부배선일 수 있다. 상기 하부 배 선(120)은 도전성이 양호한 금속 또는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 여기서, 상기 기판(110)은 도전성 구조물을 포함하는 실리콘 기판, 실리콘 게르마늄 기판, 에피텍시얼 기판 등을 포함할 수 있다.
상기 촉매층(124)은 상기 하부전극 상에 형성되고, 촉매금속막(미도시) 또는 다공질 활성막을 포함할 수 있다. 상기 촉매층(124)은 상기 하부전극의 표면으로부터 탄소나노튜브가 용이하면서 보다 빠르게 성장할 수 있도록 하기 위해 적용된다. 이중, 촉매 금속막은 텅스텐, 니켈, 철, 코발트, 납, 백금 또는 금과 전이금속을 포함하며, 수 nm 내지 수십 nm의 두께를 가질 수 있다. 추가적으로, 상기 하부전극(120)상에 상기 콘택 금속막(122)이 더 구비될 수 있다. 상기 콘택 금속막(122)은 상기 촉매층(124)과 하부 배선(120)에 대하여 우수한 결합력을 갖는 금속막이다. 상기 콘택 금속막(122)의 예로서 티타늄막, 백금막 또는 팔라듐 금속막 등을 들 수 있다. 본 실시예어서는 상기 콘택 금속막(122)으로 티타늄막을 사용할 수 있다.
상부전극(140)은 제1 개구(A)가 형성되어 있고, 상기 제1 개구(A)에 의해 그 측벽이 노출되는 다이오드를 포함한다. 구체적으로 상부 전극(140)은 상기 층간절연막(130) 패턴 상에 위치하고, 상기 하부전극(120)과 수직하는 제2 방향으로 연장되는 적어도 하나의 라인형상을 갖는 상부배선일 수 있다. 여기서, 상기 상부전극(140)에 포함된 제1 개구(A)는 상기 제2 개구(B)와 연통되고, 그 폭은 상기 층간절연막 패턴(130)에 포함된 상기 제2 개구(B)의 폭보다 크다.
특히, 상기 상부전극(140)은 다이오드 그 자체일 수 있고, 다이오드 및 금속 패턴을 포함하는 구조를 가질 수 있다. 본 실시예서, 상기 상부전극(120)은 다이오드 그 자체에 해당한다. 일 예로서, 상기 상부전극(140)은 p형 불순물이 도핑된 제2 폴리실리콘 패턴(144)과 n형 불순물이 도핑된 제1 폴리실리콘 패턴(142)을 모두 포함하는 P-N 접합 다이오드일 수 있다. 이때, 상기 제2 폴리실리콘 패턴(144)은 상기 제1 개구(A)에 노출되며, 그 상부가 하부보다 좁은 스페이서 형상을 갖는다.
다른 예로, 상기 상부전극(140)은 p형 불순물이 도핑된 제2 폴리실리콘 패턴(144) 또는 n형 불순물이 도핑된 제1 폴리실리콘 패턴(142)으로 이루어진 Schottky 다이오드일 수 있다.
상기 층간절연막 패턴(130)은 상기 하부전극(120) 상에 형성되고, 상기 하부전극(120) 상의 촉매층(124)의 표면을 일부 노출시키는 제2 개구(미도시)가 형성되어 있다. 상기 제2 개구는 상기 제1 개구(A)와 연통되고, 그 폭은 상기 제1 개구의 폭보다 작다. 일 예로서, 상기 제2 개구는 상기 제1 개구보다 그 폭이 수 내지 수십 nm 정도 작다.
본 실시예에서 형성하고자 하는 탄소나노튜브 배선(150)의 폭에 따라 달라질 수 있고, 상기 층간절연막 패턴을 실리콘 산화물을 포함한다. 상기 실리콘 산화물의 예로서는 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetra ethylortho silicate)등을 들 수 있다.
상기 탄소나노튜브 배선(150)은 상기 하부전극(120)으로부터 성장되어 층간절연막 패턴(130)의 제2 개구(B) 및 상부전극(140)의 제1 개구(A) 내에 형성된다. 구체적으로 상기 탄소나노튜브 배선(150)은 화학기상증착 공정에 의해 상기 개구에 노출된 하부전극의 표면으로부터 탄소나노튜브들이 성장됨으로서 형성된다. 상기 탄소나노튜브 배선(150)은 상기 상부전극(140)의 상면보다 동일하거나 이 이상의 길이를 갖는다. 특히, 상기 탄소나노 튜브 배선(150)은 상기 하부전극(120)과 전기적으로 연결되고, 상기 하부전극(120)에 전류가 인가되지 않을 경우 상부전극(140)과 이격된 상태를 갖는다. 추가적으로 탄소나노튜브 배선 및 상부전극을 덮는 상부 절연막(160)을 더 포함할 수 있다. 상기 상부 절연막은 실리콘 산화물을 포함하며, 상기 실리콘 산화물의 예로서는 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetra ethylortho silicate)등을 들 수 있다.
이상과 같이 상기 하부전극(120), 스위칭 기능을 갖는 탄소나노튜브 배선(150) 및 다이오드를 갖는 상부전극(140)을 포함하는 메모리 소자는 크로스-바(Bar) 구조를 갖는 메모리 소자의 단위 메모리 셀로 사용되며, 누설전류인한 주변 메모리 셀의 오작동을 방지할 수 있다.
도 2 내지 도 5는 상기 도 1에 개시된 탄소나노튜브를 포함하는 메모리 소자의 형성방법을 나타내는 도이다.
도 2를 참조하면, 상기 기판(110) 상에 하부 금속막을 형성한다. 일 예로서, 상기 하부 금속막은 탄탈륨, 구리, 텅스텐, 티타늄, 알루미늄 등과 같은 금속을 증착하여 형성될 수 있다.
이후 상기 하부 금속막의 표면에 예비 콘택 금속막과 예비 촉매층을 순차적 으로 형성한다. 상기 예비 촉매층은 하부 배선(120)의 표면으로부터 탄소나노튜브가 용이하면서 보다 빠르게 성장할 수 있도록 하기 위해 약 수 내지 수십 나노미터의 두께로 형성된다. 이어서, 실리콘 질화막 패턴과 같은 식각마스크를 적용한 건식 식각 공정을 수행하여 상기 예비 촉매층, 예비 콘택금속막 및 하부 금속막을 순차적으로 패터닝 한다. 그 결과 상기 기판 상에는 하부 배선(120), 콘택 금속막(미도시) 및 촉매층(124)이 형성된다.
이어서, 상기 촉매층(124)이 형성된 하부 배선(120)을 덮는 실리콘 산화물을 포함하는 층간절연막(131)을 형성한다. 상기 층간절연막(131)은 실리콘 산화물을 증착 또는 도포하여 형성될 수 있다.
도 3을 참조하면, 상기 층간절연막(131) 표면을 노출시키는 제1 개구에 의해 그 측벽이 노출되는 다이오드를 포함하는 상부전극(140)을 형성한다. 상기 상부전극(140)은 제1 폴리실리콘 패턴(142) 및 제2 폴리실리콘 패턴(144)으로 이루어진 P-N 접합 다이오드 그 차체이다.
구체적으로 상기 다이오드를 포함하는 상부전극(140)을 형성하기 위해서 먼저 상기 층간절연막(131) 상에 상기 층간절연막 표면을 노출시키는 제3 개구가 포함된 n형 불순물이 도핑된 제1 폴리실리콘 패턴(142)을 형성한다. 상기 제3 개구는 상기 제1 개구보다 큰 폭을 갖고, 상기 n형 불순물이 도핑된 제1 폴리실리콘 패턴(142)의 측면을 노출시킨다.
이어서, 상기 제3 개구 및 제1 폴리실리콘 패턴(142)의 표면에 p형 불순물이 도핑된 폴리실리콘막을 균일한 두께를 갖도록 형성한다. 이어서, 상기 p형 불순물 이 도핑된 폴리실리콘막을 전면 건식 식각한다.
그 결과 상기 p형 불순물이 도핑된 폴리실리콘막은 상기 제1 폴리실리콘 패턴(142)의 측면에 존재하는 p형 불순물이 도핑된 제2 폴리실리콘 패턴(144)으로 형성된다. 상기 제2 폴리실리콘 패턴(144)은 그 상부가 하부보다 좁은 스페이서 형상을 갖는다. 이때, 상기 제3 개구는 상기 스페이서 형태의 제2 폴리실리콘 패턴(144)이 형성됨으로 인해 상기 제1 개구(A)로 형성된다.
도 4를 참조하면, 상기 층간절연막 패턴(130)을 형성하기 위해서 먼저, 상기 다이오드를 포함하는 상부전극(140) 내측벽에 상기 제2 개구의 폭을 정의하는 마스크 스페이서(135)를 형성한다. 상기 상부전극(140)의 내측벽은 제1 개구에 노출된 상기 제2 폴리실리콘 패턴(142)의 측벽이다. 상기 마스크 스페이서(135)는 제1 개구 및 상부전극(140) 상에 균일한 두께를 갖는 마스크막을 형성한 후 이를 전면 식각함으로서 형성된다. 상기 마스크막은 실리콘 질화물을 포함한다.
이어서, 상기 마스크 스페이서(135)에 노출된 층간절연막을 상기 하부전극상의 촉매층(124)이 노출될 때까지 식각한다. 그 결과 상기 층간절연막은 제1 개구와 연통되고, 상기 하부전극의 표면을 노출시키는 제2 개구(B)를 포함하는 층간절연막 패턴(130)으로 형성된다.
도 5를 참조하면, 상기 탄소나노튜브를 형성하기 위해서 먼저 상기 마스크 스페이서를 제거한다. 상기 마스크 스페이서가 질화물을 포함할 경우 인산을 포함하는 식각액을 이용한 습식식각 공정을 수행하여 제거할 수 있다.
이어서, 상기 제2 개구에 노출된 촉매층(124)으로부터 탄소나노튜브 성장시 켜 탄소나노튜브 배선(150)을 형성한다. 상기 탄소나노튜브는 약 400 내지 700℃의 온도, 약 10 내지 300torr의 압력 조건 및 탄화가스가 제공되는 분위기에서 화학기상증착 공정을 수행하여 형성할 수 있다. 즉, 상기 탄화 가스를 이용한 화학기상증착 공정을 수행하면, 상기 탄화 가스는 탄소 상태로 열 분해되어 상기 개구 내로 유입되고, 유입된 탄소는 상기 촉매층(124) 표면에서 흡착되어 탄소나노튜브 상태로 연속적으로 성장될 수 있다. 그 결과 상기 제2 개구 및 제2 개구 내에 존재하며 상기 하부전극(120)과 전기적으로 연결되며, 상부전극의 상면과 동일한 높이 또는 보다 높은 길이를 갖는 탄소나노튜브 배선(150)이 형성된다.
이후, 탄소나노튜브 배선 및 다이오드를 포함하는 상부전극을 덮는 상부 절연막(160)을 형성하면 도 1에 도시된 구조를 갖는 메모리 소자가 형성된다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 탄소나노튜브를 포함하는 메모리 소자를 나타내는 단면도이다.
도 6을 참조하면, 본 실시예 2에 따른 메모리 소자(200)는 하부전극(220), 촉매층(224), 층간절연막 패턴(230), 다이오드를 포함하는 상부전극(240), 탄소나노튜브 배선(250) 및 상부 절연막(260)을 포함하는 구성을 갖는다. 여기서, 상기 메모리 소자에 적용되는 하부 배선, 촉매층, 층간절연막 패턴, 탄소나노튜브 배선에 대한 구체적인 설명은 실시예 1에서 설명한 바와 동일하기 때문에 중복을 피하기 위해 생략한다.
상기 본 실시예 2에 따른 다이오드를 포함하는 상부전극(240)은 제1 개구(A)를 포함하며 상기 제1 개구(A)에 의해 노출되는 오믹콘택(246) 및 다이오드를 포함한다. 여기서, 상기 상부전극(240)에 포함된 제1 개구(A)는 상기 제2 개구(B)와 연통되고, 그 폭은 상기 층간절연막 패턴(230)에 포함된 상기 제2 개구(B)의 폭보다 크다.
구체적으로 본 실시예 2의 상기 상부전극(240)은 오믹콘택(246)과 p형 불순물이 도핑된 제2 폴리실리콘 패턴(144) 및 n형 불순물이 도핑된 제1 폴리실리콘 패턴(242)으로 이루어진 P-N 접합 다이오드를 포함하는 구조를 갖는다. 상기 오믹콘택(246)은 탄소나노튜브 배선과 접촉될 수 있도록 상기 제1 개구에 노출되는 다이오드의 일 측에 구비된다. 상기 오믹콘택(246)은 금속 패턴 또는 금속실리사이드 패턴이다. 상기 오믹콘택(246)은 반도체 소자의 오믹콘택 형성시 적용되는 금속물질로서 그 종류를 한정하지 않는다. 상기 오믹콘택(246)은 상기 제1 개구(A)에 노출되며, 그 상부가 하부보다 좁은 스페이서 형상을 갖는다.
이상과 같이 상기 하부전극(220), 스위칭 기능을 갖는 탄소나노튜브 배선(250) 및 다이오드를 갖는 상부전극(240)을 포함하는 메모리 소자는 크로스-바(Bar) 구조를 갖는 메모리 소자의 단위 메모리 셀로 사용되며, 누설전류인한 주변 메모리 셀의 오작동을 방지할 수 있다.
도 7 내지 도 8은 상기 도 6에 개시된 탄소나노튜브를 포함하는 메모리 소자의 형성방법을 나타내는 공정도이다.
도 7을 참조하면, 상기 실시예 1의 메모리 소자의 제조방법과 동일한 방법을 수행하여 하부전극(220), 촉매층(224), 층간절연막(231), n형 불순물이 도핑된 제1 폴리실리콘 패턴(242) 및 p형 불순물이 도핑된 제2 폴리실리콘 패턴(244)을 형성한다.
이어서, 상기 제2 폴리실콘 패턴(244)의 측벽에 오믹콘택(246)을 형성한다. 이에 따라, 상기 상부전극(240)은 p형 불순물이 도핑된 제2 폴리실리콘 패턴(244)과 n형 불순물이 도핑된 제1 폴리실리콘 패턴(242)이루어진 P-N 접합 다이오드 및 오믹콘택(246)을 포함하는 구조를 갖는다. 구체적으로 상기 오믹콘택(246)은 상기 제3 개구 및 제2 폴리실리콘 패턴(244)의 표면에 오믹막을 균일한 두께를 갖도록 형성한 후 상기 이를 전면 건식 식각함으로서 형성된다. 이렇게 형성된 오믹콘택(246)은 상기 제1 개구(A)에 노출되며, 그 상부가 하부보다 좁은 스페이서 형상을 갖는다. 본 실시예의 제3 개구는 상기 실시예 1의 제3 개구 보다 오믹콘택(246)이 형성되는 두께만큼 그 폭이 넓다.
도 8을 참조하면, 상기 다이오드를 포함하는 상부전극(240) 내 측벽에 상기 제2 개구(B)의 폭을 정의하는 마스크 스페이서(235)를 형성한다. 이어서, 상기 마스크 스페이서(235)에 노출된 층간절연막을 상기 하부전극상의 촉매층(224)이 노출될 때까지 식각한다. 그 결과 상기 층간절연막은 제1 개구와 연통되고, 상기 하부전극의 표면을 노출시키는 제2 개구(B)를 포함하는 층간절연막 패턴(230)으로 형성된다.
이어서, 상기 마스크 스페이서를 제거한 후 상기 제2 개구에 노출된 촉매층(224)으로부터 탄소나노튜브 성장시켜 탄소나노튜브 배선(250)을 형성한다. 이 후, 탄소나노튜브 배선(250) 및 다이오드를 포함하는 상부전극(240)을 덮는 상부 절연막(260)을 형성함으로서 도 6에 도시된 구조를 갖는 메모리 소자를 형성한다.
실시예 3
도 9는 본 발명의 실시예 3에 따른 탄소나노튜브를 포함하는 메모리 소자를 나타내는 단면도이다.
도 9를 참조하면, 본 실시예 3에 따른 메모리 소자(300)는 하부전극(320), 촉매층(324), 층간절연막 패턴(330), 다이오드를 포함하는 상부전극(340), 탄소나노튜브 배선(350) 및 상부 절연막(360)을 포함하는 구성을 갖는다. 여기서, 상기 메모리 소자에 적용되는 하부 배선, 촉매층, 층간절연막 패턴, 탄소나노튜브 배선에 대한 구체적인 설명은 실시예 1에서 설명한 바와 동일하기 때문에 중복을 피하기 위해 생략한다.
상기 본 실시예 3에 따른 다이오드를 포함하는 상부전극(340)은 제1 개구(A)를 포함하며 상기 제1 개구(A)에 의해 그 측벽이 노출되는 다이오드를 포함한다. 즉, 상기 상부전극(340)은 P-N 접합 다이오드 및 금속 패턴(342)을 포함하는 구조를 갖는다. 여기서, 상기 상부전극(340)에 포함된 제1 개구(A)는 상기 제2 개구(B)와 연통되고, 그 폭은 상기 층간절연막 패턴(330)에 포함된 상기 제2 개구(B)의 폭보다 크다. 구체적으로, 상기 상부전극(340)은 p형 불순물이 도핑된 제2 폴리실리콘 패턴(346)와 n형 불순물이 도핑된 제1 폴리실리콘 패턴(344)으로 이루어진 P-N 접합 다이오드 및 금속 패턴(342)을 포함하는 구조를 갖는다. 이때, 상기 제2 폴리 실리콘 패턴(346)은 상기 제1 개구(A)에 노출되며, 그 상부가 하부보다 좁은 스페이서 형상을 갖고, 상기 금속 패턴(342)은 상부전극의 저 저항을 위해 적용된 금속 배선이다.
이상과 같이 상기 하부전극(320), 스위칭 기능을 갖는 탄소나노튜브 배선(350) 및 다이오드를 갖는 상부전극(340)을 포함하는 메모리 소자는 크로스-바(Bar) 구조를 갖는 메모리 소자의 단위 메모리 셀로 사용되며, 누설전류인한 주변 메모리 셀의 오작동을 방지할 수 있다.
도 10 내지 도 12는 상기 도 9에 개시된 탄소나노튜브를 포함하는 메모리 소자의 형성방법을 나타내는 공정도이다.
도 10을 참조하면, 상기 실시예 1의 메모리 소자의 제조방법과 동일한 방법을 수행하여 하부전극(320), 촉매층(324), 층간절연막(331)을 형성한다. 이후, 층간절연막 상에 상기 층간절연막 표면을 노출시키는 제3 개구가 포함된 금속 패턴을(342)을 형성한다. 상기 제3 개구는 상기 제1 개구보다 큰 폭을 갖고, 상기 금속 패턴(342)의 측면을 노출시킨다.
도 11을 참조하면, 상기 제3 개구 및 금속 패턴(342)의 표면에 균일한 두께를 갖는 n형 불순물이 도핑된 폴리실리콘막을 형성한다. 이후 상기 n형 불순물이 도핑된 폴리실리콘막을 전면 건식 식각하여 스페이서 형태를 갖는 n형 불순물이 도핑된 제1 폴리실리콘 패턴(344)을 형성한다. 이후, 상기 제1 폴리실리콘 패턴(342)의 형성공정과 동일한 공정을 수행하여 스페이서 형태를 갖는 p형 불순물이 도핑된 제2 폴리실리콘 패턴(346)을 형성한다. 이에 따라, p형 불순물이 도핑된 제2 폴리 실리콘 패턴(346)과 n형 불순물이 도핑된 제1 폴리실리콘 패턴(344)으로 이루어진 P-N 접합 다이오드 및 금속 패턴(342)을 포함하는 상부전극(340)형성된다.
도 12를 참조하면, 상기 다이오드를 포함하는 상부전극(340) 내측벽에 상기 제2 개구의 폭을 정의하는 마스크 스페이서(335)를 형성한다. 이어서, 상기 마스크 스페이서(335)에 노출된 층간절연막을 상기 하부전극 상의 촉매층(324)이 노출될 때까지 식각한다. 그 결과 상기 층간절연막은 제1 개구(A)와 연통되고, 상기 촉매층(324)의 표면을 노출시키는 제2 개구(B)를 포함하는 층간절연막 패턴(330)으로 형성된다.
이어서, 상기 마스크 스페이서(335)를 제거한 후 상기 제2 개구(B)에 노출된 촉매층(324)으로부터 탄소나노튜브 성장시켜 탄소나노튜브 배선(350)을 형성한다. 이후, 탄소나노튜브 배선 및 다이오드를 포함하는 상부전극을 덮는 상부 절연막(360)을 형성하면 도 9에 도시된 구조를 갖는 메모리 소자가 형성된다.
실시예 4
도 13은 본 발명의 실시예 4에 따른 탄소나노튜브를 포함하는 메모리 소자를 나타내는 단면도이다.
도 13을 참조하면, 본 실시예 4에 따른 메모리 소자(400)는 하부전극(420), 촉매층(424), 층간절연막 패턴(430), 다이오드를 포함하는 상부전극(440), 탄소나노튜브 배선(450) 및 상부 절연막(460)을 포함하는 구성을 갖는다. 여기서, 상기 메모리 소자에 적용되는 하부 배선, 촉매층, 층간절연막 패턴, 탄소나노튜브 배선 에 대한 구체적인 설명은 실시예 1에서 설명한 바와 동일하기 때문에 중복을 피하기 위해 생략하였다. 또한, 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였다.
상기 본 실시예 4에 따른 다이오드를 포함하는 상부전극(440)은 제1 개구(A)를 포함하며 상기 제1 개구(A)에 의해 노출되는 오믹콘택(448), 다이오드 및 금속패턴(442)을 포함한다. 상기 상부전극(440)에 포함된 제1 개구(A)는 상기 제2 개구와 연통되고, 그 폭은 상기 층간절연막 패턴(430)에 포함된 상기 제2 개구(B)의 폭보다 크다. 상기 상부전극(440)의 포함된 오믹콘택(448)은 탄소나노튜브 배선(450)과 접촉될 수 있도록 상기 제1 개구(A)에 노출되는 다이오드의 일 측에 구비된다. 상기 오믹콘택(448)은 상기 제1 개구(A)에 노출되며, 그 상부가 하부보다 좁은 스페이서 형상을 갖는다. 상기 상부전극(440)에 포함되는 다이오드는 p형 불순물이 도핑된 제2 폴리실리콘 패턴(446)과 n형 불순물이 도핑된 제1 폴리실리콘 패턴(444)으로 이루어진 P-N 접합 다이오드이다. 상기 금속 패턴(442)은 다이오드가 적용되는 상부전극(440)의 저 저항을 위해 적용된 금속 배선이다.
이상과 같이 상기 하부전극(420), 스위칭 기능을 갖는 탄소나노튜브 배선(450) 및 다이오드를 갖는 상부전극(440)을 포함하는 메모리 소자는 크로스-바(Bar) 구조를 갖는 메모리 소자의 단위 메모리 셀로 사용되며, 누설전류인한 주변 메모리 셀의 오작동을 방지할 수 있다.
도 14 내지 도 16은 상기 도 13에 개시된 탄소나노튜브를 포함하는 메모리 소자의 형성방법을 나타내는 공정도이다.
도 14를 참조하면, 상기 실시예 1의 메모리 소자의 제조방법과 동일한 방법을 수행하여 하부전극(420), 촉매층(424), 층간절연막(431)을 형성한다. 이후, 층간절연막 상에 상기 층간절연막 표면을 노출시키는 제3 개구가 포함된 금속 패턴을(342)을 형성한다. 상기 제3 개구는 상기 제1 개구보다 큰 폭을 갖고, 상기 금속 패턴(342)의 측면을 노출시킨다.
도 15를 참조하면, 상기 제3 개구 및 금속 패턴(442)의 표면에 균일한 두께를 갖는 n형 불순물이 도핑된 폴리실리콘막을 형성한다. 이후 상기 n형 불순물이 도핑된 폴리실리콘막을 전면 건식 식각하여 스페이서 형태를 갖는 n형 불순물이 도핑된 제1 폴리실리콘 패턴(444)을 형성한다. 이후, 상기 제1 폴리실리콘 패턴(442)의 형성공정과 동일한 공정을 수행하여 스페이서 형태를 갖는 p형 불순물이 도핑된 제2 폴리실리콘 패턴(446)을 형성한다. 이에 따라, p형 불순물이 도핑된 제2 폴리실리콘 패턴(446)과 n형 불순물이 도핑된 제1 폴리실리콘 패턴(444)으로 이루어진 P-N 접합 다이오드가 형성된다. 이어서, 상기 제2 폴리실콘 패턴(446)의 측벽에 오믹콘택(448)을 형성한다. 상기 오믹콘택(448)은 스페이서 형성공정에 의해 형성되며, 그 상부가 하부보다 좁은 스페이서 형상을 갖는다. 이에 따라, 상기 상부전극(440)은 금속 패턴(442), p형 불순물이 도핑된 제2 폴리실리콘 패턴(446)과 n형 불순물이 도핑된 제1 폴리실리콘 패턴(444)으로 이루어진 P-N 접합 다이오드 및 오믹콘택(248)을 포함한다.
도 16을 참조하면, 상기 상부전극(440)에 포함된 오믹콘택(448)의 측벽에 상기 제2 개구의 폭을 정의하는 마스크 스페이서(435)를 형성한다. 이어서, 상기 마 스크 스페이서(435)에 노출된 층간절연막을 상기 하부전극 상의 촉매층(424)이 노출될 때까지 식각한다. 그 결과 상기 층간절연막은 제1 개구(A)와 연통되고, 상기 촉매층(424)의 표면을 노출시키는 제2 개구(B)를 포함하는 층간절연막 패턴(430)으로 형성된다.
이어서, 상기 마스크 스페이서(435)를 제거한 후 상기 제2 개구(B)에 노출된 촉매층(424)으로부터 탄소나노튜브 성장시켜 탄소나노튜브 배선(450)을 형성한다. 이후, 탄소나노튜브 배선 및 다이오드를 포함하는 상부전극을 덮는 상부 절연막(460)을 형성하면 도 13에 도시된 구조를 갖는 메모리 소자가 형성된다.
실시예 5
도 17은 도 1에 도시된 메모리 소자의 동작에 대한 설명하기 위한 단면도이고, 도 18은 도 1에 도시된 메모리 소자를 포함하는 회로도이다.
도 17 및 도 18을 참조하면, 제1 방향으로 연장된 하부 배선인 하부전극(120)과 상기 제1 방향과 수직하는 방향으로 연장된 상부배선인 상부전극(140)에 서로 다른 극성을 갖는 바이어스 전압들을 각각 인가한다. 이 경우, 상기 상부전극(140) 및 탄소 나노 튜브(150) 사이에 정전기적 인력이 발생한다. 상기 정전기적 인력이 소정의 에너지 장벽보다 큰 경우, 탄소 나노튜브 배선(150)은 상기 상부전극의 다이오드와 접하게 된다. 이 상태를 "on" 상태로 정의한다. 여기서, 상기 에너지 장벽은 탄소나노튜브 베선(150)이 갖는 고유의 탄성력뿐만 아니라 탄소나노튜브 배선과 상부전극의 거리등에 의해서도 결정될 수 있다. 특히, 상부전극에 포함 된 다이오드는 전류방향을 일 방향으로 제어하는 특성을 갖기 때문에 안정적인 정류성 확보 및 이웃하는 메모리 셀로 전류가 누설되는 것을 방지할 수 있다.
반대로, 하부전극(120)과 상부전극(140)에 같은 극성을 갖는 바이어스 전압들을 각각 인가하면 도전성 구조물 패턴(203a) 및 탄소 나노 튜브(207) 사이에 정전기적 척력이 발생한다. 이때, 상기 정전기적 척력이 에너지 장벽보다 큰 경우 탄소나노튜브 배선(150)은 상기 상부전극으로부터 이격된 상태를 갖는데 이러한 상태를 "off" 상태라 한다. 따라서, 상술한 구조를 갖는 메모리 소자는 탄소나노튜브 배선의 "on" 상태 및 "off" 상태의 차이를 이용하여 스위칭 기능을 가질 수 있다.
실시예 6
도 19는 본 발명의 또 다른 실시예를 도시한 블록다이어그램이다.
도 19는 참조하면, 메모리 컨트롤러(520)와 메모리(510)가 연결되어 있다. 상기 메모리(510)는 앞에서 다이오드가 적용되며, 스위치 기능을 갖는 실시예 1 내지 4의 메모리 소자를 셀로 포함하는 플래쉬 메모리이다.
상기 메모리 컨트롤러(520)는 상기 메모리 동작을 컨트롤하기 위해서 입력신호를 제공한다. 예를 들어 메모리 카드에 쓰이는 메모리 컨트롤러와 메모리와의 관계라면 호스트의 명령을 전달하여 입출력 데이터를 컨트롤하거나, 인가받은 컨트롤 신호를 기초로 메모리의 다양한 데이터를 컨트롤 한다. 이러한 구조는 간단한 메모리카드뿐 아니라 메모리가 쓰이는 많은 디지털기기에 응용된다.
실시예 7
도 20은 본 발명의 또 다른 실시예를 도시한 블록다이어그램이다.
도 20을 참조하면, 본 실시예는 휴대용 장치(600)에 관한 것으로서, 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어가 있는 PMP (portable multi-media player) 등이 될 수 있다.
상기 휴대용 장치(600)는 메모리(510) 및 메모리 컨트롤러(520), EDC(인코더/디코더)(610), 표시부재(620) 및 인터페이스(670)를 포함하는 구성을 갖는다. 상기 메모리(510)는 앞에서 다이오드가 적용되며, 스위치 기능을 갖는 실시예 1 내지 4의 메모리 소자를 셀로 포함하는 플래쉬 메모리이다.
구체적으로 상기 휴대용 장치(600)의 데이터는 인코더/디코더(610)에 의해 상기 메모리 컨트롤러(520)를 경유하여 상기 메모리(510)로부터 입출력 된다. 그리고, 점선으로 도시된 것과 같이, 상기 데이터는 EDC(610)로부터 상기 메모리 (510)로 직접 입력될 수 있고, 상기 메모리(510)로부터 EDC(610)까지 직접 출력도 될 수 있다.
상기 EDC(610)는 상기 메모리(510) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, 상기 EDC(610)는 상기 메모리 내에 오디오 비디오 데이터를 저장하기 위한 MP3, PMP 인코딩을 실행 시킬 수 있다. 이와는 달리, 상기 EDC(610)는 상기 메모리(510) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행 시킬 수 있다.
또한, 상기 EDC(610)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들 을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, 상기 EDC(610)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함 할 수 있다.
또한, 상기 EDC(610)는 상기 메모리(510)로부터 출력을 디코딩할 수 있다. 예를 들어, 상기 EDC(610)는 상기 메모리(510)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행 할 수 있다.
이와는 달리, 상기 EDC(610)는 상기 메모리(510)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행 할 수 있다. 예를 들어, 상기 EDC(610)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
또한, 상기 EDC(610)는 단지 디코더만을 포함할 수 있다. 예를 들면, 엔코더 데이터를 이미 상기 EDC(610)로 입력받고, 메모리 컨트롤러(520) 및 또는 상기 메모리(510)로 전달 될 수 있다.
또한, 상기 EDC(610)는 상기 인터페이스(630)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(670)는 알려진 표준 (예을 들어 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 상기 인터페이스(670)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함 한다. 데이터가 상기 메모리(610)로부터 상기 인터페이스(630)를 경유하여 출력 될 수 있다.
상기 표시 장치(620)는 상기 메모리(510)에서 출력 되거나, 또는 EDC(610)에 의해서 디코딩된 데이터를 사용자에게 표시 할 수 있다. 예를 들어, 상기 표시 부재(620)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플 레이 스크린 등을 포함한다.
실시예 6
도 21은 본 발명의 또 다른 실시예를 도시한 블록다이어그램이다.
도 21을 참조하면, 상기 메모리(510)는 컴퓨터 시스템(700)내에 있는 CPU(central processing unit, 710)과 연결되어 있으며 앞서와 같이 실시예 1 내지 실시예 4의 방법으로 형성된 메모리 소자를 단위 셀로 갖는 플래시 메모리이다.
상기와 같은 컴퓨터 시스템은 플래시 메모리를 매인 저장 매체로 사용하는 노우트북 PC가 될 수 있다. 그리고 메모리(510)가 내장되어 데이터를 저장하고 기능을 컨트롤하는 디지털 제품군들 또한 시스템(700)이 될 수 있다. 상기 메모리(510)는 바로 CPU와 연결될 수 있고 버스(BUS) 등을 통해서 연결 될 수 있다. 도 21은 각 요소들이 충분하게 도시되지 않았지만 모든 전자기기 제품들이 디지털화 됨에 따라 기본적으로 들어갈 수 있는 요소이다.
본 발명에 따른 메모리 소자는 하부전극, 하부전극과 수직하는 다이오드를 포함하는 상부전극 및 스위칭 기능을 갖는 탄소나노튜브 배선을 포함하는 셀 구조를 갖는다. 이러한 구성을 갖는 메모리 소자가 크로스-바 구조의 메모리 장치에 적용될 경우 인접하는 메모리 소자(셀)에 의한 누설 전류 발생이 방지될 수 있다. 즉, 상기 상부전극에 포함된 다이오드가 메모리 소자의 전류방향을 일 방향으로 제어함으로서 안정적인 정류성을 확보하는 동시에 누설전류의 발생을 미연에 방지한 다. 더욱이, 상술한 구조를 갖는 메모리 소자의 다이오드는 상부전극에 적어도 하나의 폴리실리콘 스페이서 형성공정을 수행하여 형성할 수 있어 크로스-바 구조의 메모리 장치의 제조 공정 효율을 극대화시킬 수 있다. 또한, 형성되는 폴리실리콘 스페이서의 폭을 조절하여 소자의 동작과 관련 있는 탄소나노튜브 배선과 상부전극간의 거리를 효과적으로 조절할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 탄소나노튜브를 포함하는 메모리 소자를 나타내는 단면도이다.
도 2 내지 도 5는 상기 도 1에 개시된 탄소나노튜브를 포함하는 메모리 소자의 형성방법을 나타내는 도이다.
도 6은 본 발명의 실시예 2에 따른 탄소나노튜브를 포함하는 메모리 소자를 나타내는 단면도이다.
도 7 내지 도 8은 상기 도 6에 개시된 탄소나노튜브를 포함하는 메모리 소자의 형성방법을 나타내는 공정도이다.
도 9는 본 발명의 실시예 3에 따른 탄소나노튜브를 포함하는 메모리 소자를 나타내는 단면도이다.
도 10 내지 도 12는 상기 도 9에 개시된 탄소나노튜브를 포함하는 메모리 소자의 형성방법을 나타내는 공정도이다.
도 13은 본 발명의 실시예 4에 따른 탄소나노튜브를 포함하는 메모리 소자를 나타내는 단면도이다.
도 14 내지 도 16은 상기 도 13에 개시된 탄소나노튜브를 포함하는 메모리 소자의 형성방법을 나타내는 공정도이다.
도 17은 도 1에 도시된 메모리 소자의 동작에 대한 설명하기 위한 단면도이고, 도 18은 도 1에 도시된 메모리 소자를 포함하는 회로도이다.
도 19는 본 발명의 또 다른 실시예를 도시한 블록다이어그램이다.
도 20은 본 발명의 또 다른 실시예를 도시한 블록다이어그램이다.
도 21은 본 발명의 또 다른 실시예를 도시한 블록다이어그램이다.

Claims (15)

  1. 하부전극;
    제1 개구를 포함하며 상기 제1 개구에 의해 그 측벽이 노출되는 다이오드를 포함하는 상부전극;
    상기 상부전극과 하부전극 사이에 개재되고, 상기 제1 개구와 연결되며 상기 하부전극의 표면을 노출시키는 제2 개구를 포함하는 층간절연막 패턴; 및
    상기 제2 개구에 노출된 하부전극으로부터 성장되고, 상기 하부전극에 인가되는 전압에 따라 상기 상부전극에 포함된 다이오드와 전기적으로 연결되는 탄소나노튜브 배선을 포함하는 탄소나노튜브를 포함하는 메모리소자.
  2. 제 1항에 있어서, 상기 하부전극은 제1 방향으로 연장되는 적어도 하나의 하부배선이고, 상기 상부전극은 상기 제1 방향과 수직되는 제2 방향으로 연장되는 적어도 하나의 상부배선인 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자.
  3. 제 1항에 있어서, 상기 제1 개구의 폭은 상기 제2 개구의 폭 보다 큰 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자.
  4. 제 1항에 있어서, 상기 상부전극은 p형 불순물이 도핑된 제1 폴리실리콘 패턴 및 n형 불순물이 도핑된 제2 폴리실리콘 패턴을 포함하는 다이오드 구조를 갖는 것을 특징을 포함하는 하는 탄소나노튜브를 포함하는 메모리소자.
  5. 제 1항에 있어서, 상기 상부전극은 p형 불순물이 도핑된 제1 폴리실리콘 패턴과 n형 불순물이 도핑된 제2 폴리실리콘 패턴을 포함하는 다이오드 및 적어도 하나의 금속 패턴을 포함하는 구조를 갖는 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자.
  6. 제 1항에 있어서, 상기 다이오드는 P-N 접합 다이오드 또는 Schottky 다이오드인 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자.
  7. 제 1항에 있어서, 상기 하부전극 상에 형성되는 촉매금속막을 더 포함하는 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자.
  8. 제 1항에 있어서, 상기 다이오드를 갖는 상부전극, 하부전극 및 탄소나노튜브 배선을 포함하는 메모리 소자는 크로스-바(Bar) 구조를 갖는 메모리 소자의 단위 메모리 셀인 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자.
  9. 하부전극을 형성하는 단계;
    제1 개구를 포함하고, 상기 제1 개구에 의해 그 측벽이 노출되는 다이오드를 포함하는 상부전극을 형성하는 단계;
    상기 상부전극과 하부전극 사이에 개재되고, 상기 제1 개구와 연통되어 상기 하부전극의 표면을 노출시키는 제2 개구를 포함하는 층간절연막 패턴을 형성하는 단계; 및
    상기 제2 개구에 노출된 하부전극으로부터 상기 하부전극에 인가되는 전압에 따라 상기 다이오드와 전기적으로 연결되는 탄소나노튜브 배선을 형성하는 단계를 포함하는 탄소나노튜브를 포함하는 메모리소자의 제조방법.
  10. 제 9항에 있어서, 상기 다이오드를 포함하는 상부전극을 형성하는 단계는
    하부전극 상의 층간절연막 상에 제1 개구의 폭 보다 큰 제3 개구를 갖는 n형 폴리실리콘 패턴을 형성하는 단계; 및
    상기 제3 개구에 노출된 n형 폴리실리콘 패턴의 측벽에 p형 폴리실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자의 제조방법.
  11. 제 9항에 있어서, 다이오드를 포함하는 상부전극을 형성하는 단계는
    하부전극 상의 층간절연막 상에 제1 개구의 폭 보다 큰 제3 개구를 갖는 금속막 패턴을 형성하는 단계;
    상기 제3 개구에 노출된 금속막 패턴의 측면에 n형 폴리실리콘 패턴을 형성하는 단계; 및
    상기 n형 폴리실리콘 패턴의 측벽에 p형 폴리실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자의 제조방법.
  12. 제 9항에 있어서, 상기 제2 개구를 포함하는 층간절연막 패턴을 형성하는 단계는
    상기 제1 개구에 노출되는 다이오드를 포함하는 상부전극의 내 측벽에 제2 개구의 크기를 정의하는 마스크 스페이서를 형성하는 단계;
    상기 마스크 스페이서에 노출된 층간절연막을 건식 식각하여 상기 하부전극은 노출시키는 제1 개구를 형성하는 단계; 및
    상기 마스크 스페이서를 제거하는 단계를 포함하는 탄소나노튜브를 포함하는 메모리소자의 제조방법.
  13. 제 9항에 있어서, 상기 탄소나노튜브 배선은
    상기 제2 개구에 노출된 하부전극의 표면으로부터 탄소나노튜브를 상기 상부전극까지 성장시켜 형성하는 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자의 제조방법.
  14. 제 9항에 있어서, 상기 하부 배선은 콘택 금속막을 더 포함하는 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자의 제조방법.
  15. 제 9항에 있어서, 상기 탄소나노튜브 배선 및 상부 전극을 덮는 절연막을 더 포함하는 것을 특징으로 하는 탄소나노튜브를 포함하는 메모리소자의 제조방법.
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