KR20120007438A - 불휘발성 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 기억 장치 및 그 제조 방법 Download PDF

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KR20120007438A
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가즈히꼬 야마모또
겐지 아오야마
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가부시끼가이샤 도시바
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Abstract

한 실시 형태에 따르면, 불휘발성 기억 장치는, 제1 배선, 나노물질 집합층 및 제2 배선을 포함한다. 나노물질 집합층은 제1 배선 상에 제공되어 있다. 나노물질 집합층은 복수의 미소 도전체의 집합체를 포함한다. 제2 배선은 나노물질 집합층 상에 제공되어 있다. 상방으로부터 보았을 때, 나노물질 집합층의 적어도 하부는 상기 제2 배선의 내측에 배치되어 있다.

Description

불휘발성 기억 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME}
<관련 출원의 상호 참조>
본 출원은 2010년 6월 14일자로 출원된 우선권인 일본 특허 출원 제2010-159642호에 기초하며, 이로부터 우선권을 주장하며, 그 전체 내용은 참조로서 본 명세서에 포함된다.
본 명세서에 기재된 실시 형태는 일반적으로 불휘발성 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 휴대 전화, 디지털 스틸 카메라, 디지털 비디오 캠코더 및 휴대형 음악 플레이어 등의 휴대 가능한 소형 전자 기기가 광범위하게 사용되고 있으며, 이들 전자 기기가 취급하는 데이터량도 증가하고 있다. 이로 인해, 대용량을 갖는 소형 불휘발성 기억 장치에 대한 수요가 증가하고 있고, 대규모의 시장을 형성해 오고 있다. 또한, 이들 전자 기기가 취급하는 화상이 정지 화상으로부터 동화상으로 이행하고 있고 화상의 해상도도 증가하고 있기 때문에, 기억 장치의 더 많은 용량이 계속 필요하다.
종래에는, 불휘발성의 기억 장치로서, NAND형 및 NOR형의 플래시 메모리, 소형 하드 디스크, DVD(Digital Versatile Disc) 등이 사용되어 왔다. 특히, NAND형 플래시 메모리는 소형이고, 대용량이 쉽게 제공될 수 있고, 충격에 강한 등으로 인해 휴대 용도에 적합한 디바이스로서 널리 사용되어 왔다.
그러나, 플래시 메모리에서는, 반복적으로 기록층에 전하를 주입하고 기록층으로부터 전하를 제거하는 경우 특성이 열화될 수 있다는 염려가 있다. 또한, 정보의 프로그래밍 속도 및 판독 속도도 불충분하다. 또한, 대용량화를 위해 보다 더 미세화(downscaling)를 추진하면, 정보의 판독 및 프로그래밍 시 필요한 전하량을 주입할 수 없게 되어버리기 때문에 바람직하지 않게 동작 오류가 발생할 수 있는 것이 예상된다.
따라서, 플래시 메모리와는 다른 동작 원리에 기초하고 또한 미세화될 수 있는 디바이스로서, 저항 상태를 가역적으로 변화시킴으로써 정보를 기억하는 저항 변화형 메모리(resistance random access memory)가 주목받고 있다. 저항 변화형 메모리는, 통상, 전극들 사이에 개재되는 저항 변화층을 포함한다. 저항 변화층은, 둘 이상의 상이한 전기 저항 상태를 취할 수 있고, 전극들 사이에 일정한 임계값 전압, 임계값 전류 또는 임계값 전하를 인가하여 저항 변화층의 저항 상태를 변화시킴으로써, 그 저항값의 차이에 대응하는 데이터를 기록할 수 있다. 기록된 데이터를 비파괴로 판독할 수 있다.
플래시 메모리에서는, 전하를 주입하여 트랜지스터의 임계값을 제어함으로써 데이터를 기록한다. 이로 인해, 각 메모리 셀에 트랜지스터를 제공하는 것이 필요하다. 이에 대해, 저항 변화형 메모리는, 상하의 전극들 사이에 저항 변화층을 개재하는 단순한 구조를 갖는다. 그러므로, 메모리 셀을 입체적으로 적층할 수 있고, 동일 칩 면내에 제어용 트랜지스터를 형성하는 것이 가능하다. 그 결과, 기록 용량을 증가시키면서 유효 셀 면적을 축소할 수 있다. 저항 변화층의 재료에는, 예를 들어, 니켈 산화물(NiO), 스트론튬 지르코늄 산화물(SrZrO3) 등의 다원계 금속 산화물이 제안되어 있다. 그러나, 금속 산화물을 사용하는 저항 변화형 기억 장치는 바람직하지 않게도 신뢰성이 낮다.
본 발명의 실시 형태는 신뢰성 높은 불휘발성 기억 장치 및 그 제조 방법을 제공한다.
일반적으로, 한 실시 형태에 따르면, 불휘발성 기억 장치는 제1 배선, 나노물질 집합층(nanomaterial aggregate layer) 및 제2 배선을 포함한다. 나노물질 집합층은 제1 배선 상에 제공되어 있다. 나노물질 집합층은 복수의 미소 도전체의 집합체를 포함한다. 제2 배선은 나노물질 집합층 상에 제공되어 있다. 상방으로부터 보았을 때, 나노물질 집합층의 적어도 하부는 상기 제2 배선의 내측에 배치되어 있다.
또 다른 실시 형태에 따르면, 불휘발성 기억 장치를 제조하는 방법이 개시되어 있다. 이 방법은, 제1 배선 상에 필러와 층간 절연막을 형성하는 공정을 포함할 수 있다. 상기 필러의 적어도 상부에 더미층이 제공되어 있다. 상기 층간 절연막은 상기 필러의 측면을 덮고 있고 상기 필러의 상면을 노출시킨 상태로 유지한다. 이 방법은 상기 더미층을 제거함으로써 상기 층간 절연막의 상면에 오목부를 형성하는 공정을 포함할 수 있다. 이 방법은, 상기 오목부 내에 나노물질 집합층을 형성하는 공정을 포함할 수 있다. 상기 나노물질 집합층의 간극들은 복수의 미소 도전체 사이에 개재되어 있다. 또한, 이 방법은 상기 층간 절연막 상에 및 상기 나노물질 집합층 상에 상기 나노물질 집합층을 덮도록 제2 배선을 형성하는 공정을 포함할 수 있다.
본 실시 형태들에 따르면, 신뢰성 높은 불휘발성 기억 장치 및 그 제조 방법을 실현할 수 있다.
도 1은 제1 실시 형태에 따른 불휘발성 기억 장치를 예시하는 사시도.
도 2a 및 도 2b는 제1 실시 형태의 메모리 셀을 예시하는 단면도.
도 3은 제1 실시 형태의 메모리 셀을 예시하는 평면도.
도 4는 제1 실시 형태의 나노물질 집합층(nanomaterial aggregate layer)을 예시하는 단면도.
도 5a 및 도 5b는 제1 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 6a 및 도 6b는 제1 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 7a 및 도 7b는 제1 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 8a 및 도 8b는 제1 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 9a 및 도 9b는 제1 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 10a 및 도 10b는 제1 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 11a 및 도 11b는 제2 실시 형태의 메모리 셀을 예시하는 단면도.
도 12a 및 도 12b는 제2 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 13a 내지 도 13c는 제3 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 14a 및 도 14b는 제4 실시 형태의 메모리 셀을 예시하는 단면도.
도 15는 제4 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대해서 설명한다.
우선, 제1 실시 형태에 대해서 설명한다.
도 1은 본 실시 형태에 따른 불휘발성 기억 장치를 예시하는 사시도이다.
도 2a 및 도 2b는 본 실시 형태의 메모리 셀을 예시하는 단면도이며, 서로 직교하는 단면을 예시하고 있다.
도 3은 본 실시 형태의 메모리 셀을 예시하는 평면도이다.
도 4는 본 실시 형태의 나노물질 집합층(nanomaterial aggregate layer)을 예시하는 단면도이다.
본 실시 형태에 따른 불휘발성 기억 장치는 ReRAM(Resistance Random Access Memory:저항 변화형 메모리)이다.
우선, 본 실시 형태에 따른 불휘발성 기억 장치에 대해서 개략적으로 설명한다.
본 실시 형태에 따른 불휘발성 기억 장치에서는, 비트선과 워드선 사이에 필러가 제공되어 있고, 이 필러가 메모리 셀을 형성한다. 각 필러에서는, 기록층으로서 나노물질 집합층이 제공되어 있다. 나노물질 집합층은 느슨하게 집합된(loosely aggregated) 카본 나노튜브들(carbon nanotube:CNT)(즉, 미소 도전체) 사이에 개재되어 있는 간극을 포함하는 중공 구조층이며, 각 CNT는 미소한 범위에서 이동할 수 있다. 예를 들어, 하나의 CNT는 주위의 CNT에 의해 둘러싸인 공간 내에서 그 위치 및 방위를 바꿀 수 있다. CNT들이 서로 이격되어 있으면, 하부 전극층과 상부 전극층 사이의 전기 저항이 높아진다. 한편, 하부 전극층과 상부 전극층 사이에 전압이 인가되는 경우에는 인접하는 CNT들이 서로 쿨롱력(Coulomb force)에 의해 접촉하고 전류 경로가 형성되기 때문에, 하부 전극층과 상부 전극층 사이의 전기 저항이 낮아진다. 이 상태는 전압을 오프로 해도 지속된다. 본 실시 형태에서는, 상방으로부터 보았을 때, 비트선 및 워드선의 폭이 나노물질 집합층의 폭보다 크다. 이에 의해, 나노물질 집합층의 전류 밀도를 확보하면서, 비트선 및 워드선의 배선 저항을 저감할 수 있다.
이어서, 본 실시 형태에 따른 불휘발성 기억 장치의 제조 방법에 대해서 개략적으로 설명한다.
본 실시 형태에서는, 하부 전극층 및 더미층이 배선(예를 들어, 워드선) 상에 적층되고, 이어서, 건식 에칭에 의해 필러로 패터닝된다. 필러의 상부에는 더미층이 제공되어 있다. 그리고나서, 필러의 주위에 층간 절연막을 매립한 후, 평탄화 처리를 실시하여, 층간 절연막의 상면에 있어서 필러의 상면을 노출시킨다. 이어서, 더미층을 제거한다. 이에 의해, 층간 절연막의 상면에 오목부가 형성된다. 이어서, CNT가 분산되어 있는 나노물질을 도포하고 건조시켜 오목부 내에 나노물질 집합층을 형성한다. 그 후, 나노물질 집합층 상에 도전막을 형성하고, 이 도전막을 나노물질 집합층을 덮도록 패터닝함으로써 배선(예를 들어, 비트선)을 형성한다. 이에 의해, 나노물질 집합층의 측면이 건식 에칭에 노출되지 않고, 손상되지 않는다. 또한, 나노물질 집합층의 두께를 더미층의 두께에 의해 규정할 수 있기 때문에, 나노물질 집합층의 두께의 편차가 작다. 이에 의해, 신뢰성이 높은 불휘발성 기억 장치를 제조할 수 있다.
이어서, 본 실시 형태에 따른 불휘발성 기억 장치에 대해서 상세하게 설명한다.
도 1에 도시한 바와 같이, 본 실시 형태에 따른 불휘발성 기억 장치(1)에서, 실리콘 기판(11)이 제공되어 있고, 실리콘 기판(11)의 상층 부분 및 상면 상에는 불휘발성 기억 장치(1)의 구동 회로(미도시)가 형성되어 있다. 실리콘 기판(11) 상에는 구동 회로를 매립하기 위해, 예를 들어, 실리콘 산화물로 이루어지는 층간 절연막(12)이 제공되어 있고, 층간 절연막(12) 상에는 메모리 셀부(13)가 제공되어 있다.
메모리 셀부(13)에서는, 워드선 배선층(14)과 비트선 배선층(15)이 층간 절연막(30)(도 2a 및 도 2b 참조)을 개재하여 교대로 적층되어 있으며, 워드선 배선층(14)은 실리콘 기판(11)의 상면에 평행한 일방향(이하, 워드선 방향이라고 함)으로 연장되는 복수의 워드선 WL을 포함하고, 비트선 배선층(15)은 실리콘 기판(11)의 상면에 평행하고 워드선 방향에 대하여 교차, 예를 들어, 직교하는 방향(이하, 비트선 방향이라고 함)으로 연장되는 복수의 비트선 BL을 포함한다. 워드선들 WL은 서로 접하지 않고, 비트선들 BL은 서로 접하지 않고, 워드선 WL은 비트선 BL과 접하지 않는다.
각 워드선 WL과 각 비트선 BL의 가장 접점에는 실리콘 기판(11)의 상면에 대하여 수직인 방향(이하, 수직 방향이라고 함)으로 연장되는 필러(16)가 제공되어 있다. 필러(16)는 워드선 WL과 비트선 BL 사이에 접속되어 있다. 1개의 메모리 셀은 필러들(16) 중 하나를 포함한다. 즉, 불휘발성 기억 장치(1)는 워드선 WL과 비트선 BL의 가장 접점마다 메모리 셀이 배치되어 있는 교점형의 장치이다. 워드선 WL, 비트선 BL 및 필러(16)의 상호 간의 공간은 층간 절연막(30)(도 2a 및 도 2b 참조)에 의해 채워져 있다.
이하, 필러(16)의 구성을 설명한다.
도 2a 및 도 2b에 도시한 바와 같이, 필러(16)의 형상은 수직 방향으로 연장되는 기둥 형상이며, 예를 들어, 원기둥 형상이다. 필러(16)의 직경은, 예를 들어, 20 내지 100㎚이다. 각 필러(16)에는, 하방으로부터 상방을 향해, 배리어 메탈층(21), 실리콘 다이오드층(22), 하부 전극층(23) 및 나노물질 집합층(24)이 이 순서대로 적층되어 있다. 이하, 하방에 워드선 WL이 배치되고 상방에 비트선 BL이 배치되어 있는 필러(16)를 예로 들어 설명한다.
배리어 메탈층(21)은 워드선 WL(도 1 참조)에 접하고 있다. 나노물질 집합층(24)의 하부(24a)는 필러(16)의 상부 내에 포함되어 있고, 나노물질 집합층(24)의 상부(24b)는 필러(16)의 바로 위 영역으로부터 워드선 방향으로 밀려나오고, 필러(16)의 상방에서 비트선 방향으로 연장되고 있다. 이에 의해, 나노물질 집합층(24)의 상부(24b)는 비트선 BL의 바로 아래의 영역에 배치되어 있다. 상부(24b)의 바로 위 영역에는 상부 전극층(25)이 제공되어 있다. 상부 전극층(25)은 비트선 BL(도 1 참조)에 접하고 있다. 즉, 나노물질 집합층(24)의 상부(24b) 및 상부 전극층(25)은 비트선 방향으로 배열된 복수의 필러(16)에 대해서 공통으로 제공되어 있다. 하부(24a)의 높이는, 예를 들어, 20 내지 50 ㎚이다.
배리어 메탈층(21)은, 예를 들어, 티타늄(Ti)층 위에 질화티타늄(TiN)층이 적층된 2층 막으로 이루어진다. 실리콘 다이오드층(22)은, 전류를 흐르게 할 것인가 아닌가를 선택하는 선택 소자층이다. 실리콘 다이오드층(22)은, 예를 들어, 폴리실리콘으로 이루어지고, 하층측으로부터 순서대로 도전형이 n+형인 n형층, 진성반도체로부터 이루어지는 i형층 및 도전형이 p+형인 p형층이 적층되어 있다. 이에 의해, 실리콘 다이오드층(22)은, 워드선 WL의 전위보다도 높은 전위가 비트선 BL에 공급되는 경우에만 전류를 흐르게 하고, 역방향으로는 전류가 흐르지 않게 하는 선택 소자층으로서 기능한다. 하부 전극층(23) 및 상부 전극층(25)은 텅스텐 또는 질화티타늄 등의 도전성 재료로 형성되어 있다.
상술한 도 4에 도시한 바와 같이, 나노물질 집합층(24)은 단일의 도전체 재료로 이루어지는 연속층이 아니고, CNT(카본 나노튜브)(31)의 집합체들 사이에 개재되어 있는 간극(32)의 층이다. 간극(32)은 질소 가스(N2) 또는 수소 가스(H2)를 포함하는 층이다. 따라서, 나노물질 집합층(24)의 구조는 중공 구조이다. 각 CNT(31)의 형상은 원통형이며, 그 직경은, 예를 들어, 1 내지 2㎚이며, 그 길이는, 예를 들어, 20 내지 30㎚이다. 예를 들어, CNT(31)의 직경이 2㎚인 경우에는, 나노물질 집합층(24)의 저항값을 확보하기 위해 하부(24a)의 높이가 50㎚ 정도인 것이 바람직하다. CNT(31)의 길이는 나노물질 집합층(24)의 하부(24a)의 직경보다도 짧은 것이 바람직하다. CNT(31)는 대략 수평 방향으로, 즉, 워드선 방향과 비트선 방향의 평면에 평행한 방향으로 연장되고 있다. 나노물질 집합층(24)의 두께 방향에서의 CNT(31)의 적층 수는, 예를 들어, 수 층 내지 수십 층 정도이다.
그리고, 도 2a 및 도 2b 및 도 3에 도시한 바와 같이, 상방으로부터 보았을 때, 필러(16)의 폭은, 워드선 WL의 폭보다도 가늘고, 비트선 BL의 폭보다도 가늘다. 이에 의해, 상방으로부터 보았을 때, 필러(16)는 워드선 WL 및 비트선 BL의 내측에 배치되어 있다. 즉, 상방으로부터 보았을 때, 필러(16)에 포함되는 배리어 메탈층(21), 실리콘 다이오드층(22), 하부 전극층(23) 및 나노물질 집합층(24)의 하부(24a)는, 나노물질 집합층(24)의 상부(24b), 상부 전극층(25), 워드선 WL 및 비트선 BL의 내측에 배치되어 있다. 도 1의 도시의 편의상, 워드선 WL, 비트선 BL, 필러(16)의 폭은 거의 동일하게 도시되어 있다.
이어서, 본 실시 형태에 따른 불휘발성 기억 장치의 제조 방법에 대해서 설명한다.
도 5a 내지 도 10b는 본 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도이다. 각 도면의 a 및 b는 서로 직교하는 단면을 나타내고 있다.
우선, 도 1에 도시한 바와 같이 실리콘 기판(11)을 준비한다. 실리콘 기판(11)은, 예를 들어, 실리콘 웨이퍼의 일부이다. 이어서, 실리콘 기판(11)의 상면 상에 메모리 셀부(13)를 구동하기 위한 구동 회로를 형성한다. 이어서, 실리콘 기판(11) 상에 층간 절연막(12)을 형성한다.
이어서, 도 5a 및 도 5b에 도시한 바와 같이, 층간 절연막(12) 상에 층간 절연막(17)을 형성한다. 이어서, 레지스트 패턴을 마스크로 사용하여 에칭함으로써, 층간 절연막(17)의 상면에 워드선 방향으로 연장되는 복수의 홈(17a)을 형성한다. 이어서, 전체 면에, 예를 들어, 텅스텐 등의 도전성 재료를 퇴적시켜서, 도전막을 형성한다. 이어서, 이 도전막의 상면에 대하여 CMP(chemical mechanical polishing:화학적 기계 연마)를 실시하여 도전막의, 층간 절연막(17)의 상면 상에 퇴적된 부분을 제거하고, 홈(17a) 내에 퇴적된 부분을 잔류시킨다. 이에 의해, 복수의 워드선 WL이 홈(17a) 내에 형성되고 층간 절연막(17)에 의해 서로 분리된다. 이 워드선들 WL에 의해 워드선 배선층(14)이 형성된다.
이어서, 워드선 배선층(14) 상에, 예를 들어, 티타늄 및 질화티타늄을 퇴적시킴으로써 배리어 메탈층(21)을 형성한다. 이어서, 배리어 메탈층(21) 상에 아몰퍼스 실리콘을 퇴적시킨다. 이때, 아몰퍼스 실리콘을 퇴적시키면서 각 불순물을 도입함으로써 n형층, i형층 및 p형층을 연속적으로 형성한다. 이에 의해, 실리콘 다이오드층(22)이 형성된다. 배리어 메탈층(21)은, 워드선 WL과 실리콘 다이오드층(22) 사이의 밀착성을 강화하면서, 워드선 WL의 텅스텐과 실리콘 다이오드층(22)의 실리콘 사이의 반응을 억제하는 층이다. 이어서, 실리콘 다이오드층(22) 상에 텅스텐 또는 질화티타늄 등의 도전성 재료를 퇴적시켜서, 하부 전극층(23)을 형성한다.
이어서, 하부 전극층(23) 상에 더미층(41)을 형성한다. 더미층(41)은, 하부 전극층(23) 및 후속되는 공정에서 형성되는 층간 절연막(30)(도 2a 및 도 2b 참조) 의 에칭 선택비를 갖는 재료이면 충분하고, 예를 들어, 실리콘 질화물(SiN), 폴리실리콘 혹은 탄소(C)로 이루어지는 단일층 또는 복합층일 수 있다. 배리어 메탈층(21), 실리콘 다이오드층(22), 하부 전극층(23) 및 더미층(41)은, CVD에 의해 형성될 수도 있고 스퍼터링법에 의해 형성될 수도 있다.
이어서, 도 6a 및 도 6b에 도시한 바와 같이, 더미층(41) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 사용하여, 예를 들어, RIE(reactive ion etching:반응성 이온 에칭) 등에 의해 건식 에칭을 실시한다. 이에 의해, 더미층(41), 하부 전극층(23), 실리콘 다이오드층(22) 및 배리어 메탈층(21)을 선택적으로 제거하여 필러(42)를 형성한다. 필러(42)는 워드선 방향 및 비트선 방향의 둘 다를 따라 주기적으로 배열된 매트릭스 형상으로 필러(16)(도 1 참조)가 형성될 예정인 영역에 형성된다. 각 필러(16)의 형상은, 예를 들어, 원기둥 형상이다.
이어서, 도 7a 및 도 7b에 도시한 바와 같이, 예를 들어, 실리콘 산화물을 퇴적시켜 필러(42)의 주위에 층간 절연막(30)을 형성한다. 이에 의해, 필러(42)는 층간 절연막(30)에 매립된다. 이어서, CMP를 실시하여 층간 절연막(30)의 상면을 평탄화하고, 층간 절연막(30)의 상면으로부터 더미층(41)을 노출시킨다. 즉, 이 단계에서, 층간 절연막(30)은 필러(42)의 측면을 덮고 층간 절연막(30)의 상면을 노출시킨 채로 둔다.
이어서, 도 8a 및 도 8b에 도시한 바와 같이, 더미층(41)(도 7a 및 도 7b 참조)을 제거한다. 예를 들어, 더미층(41)을 실리콘 질화물로 형성한 경우에는, 고온의 인산(hot phospheric acid)을 사용하여 습식 에칭을 행함으로써, 층간 절연막(30) 및 하부 전극층(23)을 사실상 에칭하지 않고 더미층(41)을 선택적으로 제거할 수 있다. 이에 의해, 층간 절연막(30)의 상면에 오목부(43)가 형성된다. 오목부(43)의 저면에는 하부 전극층(23)이 노출된다.
이어서, 도 9a 및 도 9b에 도시한 바와 같이, 다수의 카본 나노튜브(CNT)를 함유하는 나노물질을 준비한다. 나노물질로는, 예를 들어, 물에 CNT를 분산시킨 분산액을 사용할 수 있다. 그리고, 이 분산액을 층간 절연막(30)의 상면에 도포한다. 이때, 분산액은 오목부(43) 내부를 채우고, 층간 절연막(30)의 상면 상에도 배치된다. 이어서, 베이킹을 행하여 분산액으로부터 수분을 증발시킨다. 이에 의해, 오목부(43) 내에 및 층간 절연막(30)의 상면 상에 얇은 나노물질 집합층이 형성된다. 나노물질 집합층에서는, 복수의 CNT(31)(도 4 참조)가 반 데르 발스력(Van der Waals forces)에 의해 느슨하게 결합되어 있으며, CNT들(31) 사이에는 간극(32)(도 4 참조)이 형성되어 있다. 또한, 분산액이 건조하여 두께가 감소하는 과정에서, CNT(31)가 연장되는 방향은 수평 방향에 접근한다.
그리고, 이 분산액의 도포 및 베이킹을 복수회 반복함으로써, 얇은 나노물질 집합층이 복수층 적층되어서 오목부(43)를 채우고, 오목부(43) 내에 보이드(void) 없는 나노물질 집합층(24)이 형성된다. 또한, 나노물질 집합층(24)은 층간 절연막(30)의 상면 상에도 형성된다. 즉, 나노물질 집합층(24)의 하부(24a)는 오목부(43) 내에 배치되고, 상부(24b)는 층간 절연막(30)의 상면 상에 배치된다. 이에 의해, 배리어 메탈층(21), 실리콘 다이오드층(22), 하부 전극층(23) 및 나노물질 집합층(24)의 하부(24a)가 이 순서대로 적층되어 필러(16)를 형성한다.
나노물질 집합층(24)의 형성 시에는, 각 도포 공정에서 분산액을 가능한 한 얇게 도포하고, 분산액의 도포 및 베이킹의 횟수를 가능한 많게 하는 것이 바람직하다. 이에 의해, 각 CNT(31)가 수직 방향으로 연장되는 거리가 짧아져, CNT들(31) 간의 접점이 많아지고, 나노물질 집합층(24) 전체의 저항 변화의 폭을 크게 할 수 있다.
이어서, 도 10a 및 도 10b에 도시한 바와 같이, 나노물질 집합층(24) 상에 텅스텐 등의 도전성 재료를 퇴적시켜 상부 전극층(25)을 형성한다. 이어서, 상부 전극층(25) 및 나노물질 집합층(24)의 상부(24b)를 오목부(43) 내에 형성된 나노물질 집합층(24)의 하부(24a)를 덮도록 패터닝한다. 즉, 상방으로부터 보았을 때, 상부 전극층(25) 및 상부(24b)의 외측 테두리가 하부(24a)의 외측 테두리의 외측에 위치하도록 패터닝을 행한다. 이에 의해, 나노물질 집합층(24)의 상부(24b) 및 상부 전극층(25)이 비트선 방향으로 연장되는 라인 형상으로 패터닝된다.
이어서, 도 2a 및 도 2b에 도시한 바와 같이, 층간 절연막(30) 상에 상부 전극층(25)을 덮도록 층간 절연막(46)을 형성한다. 이어서, 층간 절연막(46)의 상면에 대하여 CMP를 실시함으로써 상부 전극층(25)을 노출시킨다. 이어서, 전체 면 상에 텅스텐 등의 도전성 재료를 퇴적시켜서 도전막을 형성하고 이 도전막을 패터닝함으로써, 상층 전극층(25)의 바로 위 영역에 비트선 BL을 형성한다. 이 복수의 비트선 BL에 의해 비트선 배선층(15)이 형성된다. 이어서, 층간 절연막(46) 상에 비트선 BL을 덮도록 층간 절연막(47)을 형성하고, CMP을 실시함으로써, 비트선 BL을 노출시킨다.
이어서, 도 1에 도시한 바와 같이, 비트선 BL 상에 필러(16)를 형성한다. 필러(16)를 형성할 때에는, 실리콘 다이오드층(22)의 n형층, i형층 및 p형층의 적층 순서를 상술한 워드선 WL 상에 형성한 필러(16)의 적층 순서와 반대로 한다. 이후, 같은 방법을 사용하여 워드선 배선층(14), 복수의 필러(16), 비트선 배선층(15) 및 복수의 필러(16)를 반복해서 형성한다. 이에 의해, 본 실시 형태에 따른 불휘발성 기억 장치(1)가 제조된다.
이어서, 본 실시 형태의 동작에 대해서 설명한다.
본 실시 형태에 따른 불휘발성 기억 장치(1)에서, 나노물질 집합층(24)은, "고저항 상태"와 "저저항 상태"의 2개의 상태를 가질 수 있다. 이 메커니즘은 완전하게는 해명되어 있지 않지만, 예를 들어, 이하와 같이 생각된다.
하부 전극층(23)과 상부 전극층(25) 사이에 전압이 인가되지 않고 있을 때에는, 나노물질 집합층(24)의 CNT(31)들이 대략 서로 이격하고 있는 상태에 있고, 나노물질 집합층(24)은 "고저항 상태"에 있다. 한편, 하부 전극층(23)과 상부 전극층(25) 사이에 전압이 인가되면, CNT들(31) 사이에 쿨롱력이 발생하고, CNT들(31)은 서로 끌어당긴다. 그리고, 이 전압을 일정 시간 이상 계속해서 인가하면, 쿨롱력에 의해 CNT들(31)이 이동 및 회전하고, 인접하는 CNT들(31)과 접하고, 하부 전극층(23)과 상부 전극층(25) 사이에 복수의 CNT(31)를 통한 전류 경로가 형성된다. 그 결과, 나노물질 집합층(24)이 "저저항 상태"로 전환된다. 이 상태는, 하부 전극층(23)과 상부 전극층(25) 사이에 전압이 더 이상 인가되지 않아도 유지된다. 또한, 하부 전극층(23)과 상부 전극층(25) 사이에, 예를 들어, 나노초 정도의 단시간의 펄스 전압을 인가하면, CNT들(31)끼리의 접촉 부분이 발열하고, CNT들(31)끼리가 이격된다. 그 결과, 나노물질 집합층(24)은 "고저항 상태"로 복귀된다. 이와 같이, 나노물질 집합층(24)은 "고저항 상태"와 "저저항 상태"의 2개의 상태를 가질 수 있다. 이에 의해, 2치의 데이터를 기억할 수 있다.
이어서, 본 실시 형태의 효과에 대해서 설명한다.
본 실시 형태에 따르면, 저항 변화층은 카본 나노튜브(CNT)로 형성되어 있다. 이에 의해, ReRAM이 실현된다. 금속 산화물을 사용하는 종래의 저항 변화층에서는, 금속 산화물이 원래 절연체이기 때문에 동작이 불안정하다고 하는 문제점이 있었다. 이에 대해, 본 실시 형태에 따르면, 도전체인 CNT를 사용하여 저항 변화층을 형성하고 있기 때문에, 낮은 전압에서 구동할 수 있고, 동작이 안정될 수 있다. 이에 의해, 신뢰성이 높은 불휘발성 기억 장치를 실현할 수 있다.
본 실시 형태에서는, 상방으로부터 보았을 때, 나노물질 집합층(24)의 하부(24a)가 워드선 WL 및 비트선 BL의 내측에 배치되어 있다. 이에 의해, 필러(16)를 워드선 WL 및 비트선 BL보다도 가늘게 할 수 있다. 그 결과, 나노물질 집합층(24)에서의 "고저항 상태"와 "저저항 상태" 간의 전환에 필요한 전류 밀도를 확보하면서, 전류량을 저감시킬 수 있다. 한편, 워드선 WL 및 비트선 BL은 상대적으로 굵게 하여 배선 저항을 저감할 수 있다. 이에 의해, 워드선 WL 및 비트선 BL에 전류를 제공할 때의 전류량 및 저항값을 저감할 수 있고, 전압 강하량을 저감할 수 있다. 그 결과, 메모리 셀을 고집적화해도, 불휘발성 기억 장치(1)의 동작을 안정적으로 유지할 수 있다.
또한, 본 실시 형태에서는, 상부에 더미층(41)이 제공된 필러(42)를 형성하고, 층간 절연막(30)을 사용하여 이 필러(42)를 매립하고, 이어서 더미층(41)을 제거함으로써, 층간 절연막(30)의 상면에 오목부(43)를 형성한다. 그리고, CNT(31)를 포함하는 나노물질로 오목부(43) 내를 채움으로써 나노물질 집합층(24)을 형성한다. 따라서, 나노물질 집합층(24)의 형성 시, 나노물질 집합층(24)이 에칭되지 않기 때문에 나노물질 집합층(24)은 에칭에 의해 손상되지 않는다. 그 결과, 나노물질 집합층(24) 내에 결함이 도입되는 것을 억제하고, 불휘발성 기억 장치(1)의 신뢰성을 높일 수 있다.
반대로, 가령, 배리어 메탈층(21), 실리콘 다이오드층(22), 하부 전극층(23) 및 나노물질 집합층(24)을 이 순서대로 적층하고, 이 적층막을 건식 에칭에 의해 패터닝하여 필러(16)를 형성한다고 가정해보면, 나노물질 집합층(24)의 측면이 건식 에칭 동안 플라즈마 분위기에 노출될 것이다. 그러나, 나노물질 집합층(24)은 느슨하게 결합된 CNT들(31) 사이에 개재된 간극(32)을 포함하기 때문에 물리적 및 화학적으로 취약하다. 이로 인해, 나노물질 집합층(24)의 측면이 플라즈마와 접촉하거나, 부생성물이 부착하거나, 전하의 축적에 의한 대전 등에 의해 손상을 받고, 예를 들어, 수복 불가능한 결함이 도입되어서, 메모리 셀 특성이 열화되어 버린다.
또한, 이와 같이, 나노물질 집합층(24)을 넓은 영역에서 막으로서 형성하는 방법에서는, 성막 시 및 후속되는 냉각 시에, 나노물질 집합층(24)에 내부 응력이 발생한다. 그리고, 나노물질 집합층(24)과 하부 전극층(23) 사이의 밀착성이 불충분한 경우, 나노물질 집합층(24)은, 바람직하지 않게, 변형하여 하부 전극층(23)으로부터 박리해버린다. 이로 인해, 밀착성을 확보하기 위해서, 얇은 나노물질 집합층(24)을 사용하거나, 조성을 조정하거나 하는 등의 고안이 필요해지고, 설계의 자유도가 낮아진다.
반대로, 본 실시 형태에 따르면, 나노물질 집합층(24)을 오목부(43) 내에 매립하고 있기 때문에, 넓은 영역에 성막되는 경우보다 내부 응력이 작다. 또한, 하부 전극층(23)과 나노물질 집합층(24) 사이의 밀착성이 낮은 경우이어도, 나노물질 집합층(24)의 위치 및 형상은 오목부(43)에 의해 규정되기 때문에 박리가 발생하기 어렵다.
또한, 일반적으로, 액체 재료를 도포하는 경우에는, 도포 두께를 일정하게 하는 것이 곤란하다. 예를 들어, 액체 재료를 공급하는 노즐 근방의 도포 두께는 두껍고, 노즐로부터 멀어질수록 도포 두께가 얇아진다. 또한, 스핀 코팅법에 의해 웨이퍼 상에 액체 재료를 도포하는 경우에는, 도포 두께가 웨이퍼의 중심에서 가장 두껍고, 웨이퍼의 단부에서 도포 두께가 가장 얇다. 그러나, 본 실시 형태에 따르면, 오목부(43) 내에 나노물질을 매립하여 나노물질 집합층(24)을 형성하고 있기 때문에, 오목부(43)의 깊이, 즉, 더미층(41)의 두께에 의해, 나노물질 집합층(24)의 두께를 규정할 수 있다. 더미층(41)은, 예를 들어, CVD를 사용하여 실리콘 질화물을 퇴적시킴으로써 형성되기 때문에, 더미층(41)의 두께의 제어가 용이하다. 그 결과, 필러들(16) 사이에서 나노물질 집합층(24)의 두께를 균일하게 할 수 있고, 불휘발성 기억 장치(1)의 동작의 신뢰성을 높일 수 있다.
또한, 본 실시 형태에서는, 나노물질 집합층(24)을 도포법에 의해 형성하고 있기 때문에, 상방으로부터 보았을 때 오목부(43)의 중앙부에 보이드(작은 구멍)가 형성되지 않으며, 이것은 CVD 및 스퍼터링 등의 기상 성장법에 의해 나노물질 집합층(24)을 형성하는 경우와는 상이하다. 특히, 나노물질의 도포 및 건조를 복수회 반복함으로써, 보이드의 발생을 확실하게 방지할 수 있다. 그 결과, 나노물질 집합층(24)을 균질하게 형성할 수 있고, 각 메모리 셀의 디바이스 구조 및 전기 특성을 안정화시킬 수 있다.
또한, 본 실시 형태에서는, 더미층(41)을 실리콘 질화물로 형성하고, 층간 절연막(30)을 실리콘 산화물로 형성하고, 고온의 인산을 사용하여 실리콘 질화물만을 선택적으로 제거하는 예를 나타냈지만, 더미층(41)의 재료, 층간 절연막(30)의 재료 및 더미층(41)의 제거 방법의 조합은 이에 한정되지 않는다. 예를 들어, 더미층(41)은 BPSG(boron phosphorous silicate glass)로 형성될 수 있고, 층간 절연막(30)은 TEOS(tetra ethyl ortho silicate)를 원료로 하는 실리콘 산화물로 형성될 수 있고, 기상 불산 혹은 희석 불산액을 사용하여 에칭을 행할 수 있고, 에칭 레이트의 차이를 이용하여 BPSG를 선택적으로 제거할 수도 있다. 또는, 더미층(41)을 금속 텅스텐으로 형성하고, 층간 절연막(30)을 실리콘 산화물로 형성하고, 과산화수소수(H2O2), 암모니아 및 물의 혼합액을 사용하여 습식 에칭을 실시하여 금속 텅스텐만을 제거할 수도 있다. 또한, 금속 텅스텐은 건식 에칭에 의해 제거될 수도 있다.
이어서, 제2 실시 형태에 대해서 설명한다.
도 11a 및 도 11b는 본 실시 형태의 메모리 셀을 예시하는 단면도이며, 서로 직교하는 단면을 나타낸다.
도 11a 및 도 11b에 도시한 바와 같이, 본 실시 형태에 따른 불휘발성 기억 장치(2)는, 나노물질 집합층(24)의 상부(24b)가 제공되어 있지 않은 점에 있어서 전술한 제1 실시 형태에 따른 불휘발성 기억 장치(1)(도 2a 및 도 2b 참조)와 상이하다. 즉, 불휘발성 기억 장치(2)에서는, 나노물질 집합층(24) 전체가 층간 절연막(30) 내에 매립되고 있고, 필러(16)의 일부가 되고 있다.
이어서, 본 실시 형태에 따른 불휘발성 기억 장치의 제조 방법에 대해서 설명한다.
도 12a 및 도 12b는 본 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
우선, 전술한 제1 실시 형태에 있어서 설명한 방법 중, 도 9a 및 도 9b에 도시한 공정까지를 구현한다. 즉, 도 9a 및 도 9b에 도시한 바와 같이, 오목부(43)내에 및 층간 절연막(30)의 상면 상에 나노물질 집합층(24)을 형성한다.
이어서, 도 12a 및 도 12b에 도시한 바와 같이, CMP 등을 사용하여 전체 면을 평탄화함으로써 층간 절연막(30)의 상면을 노출시킨다. 즉, 나노물질 집합층(24)의 상면을 층간 절연막(30)의 상면과 동일한 평면이 되게 한다. 이에 의해, 나노물질 집합층(24)의 상부(24b)(도 9a 및 도 9b 참조)가 제거되어서, 오목부(43) 내에 매립된 하부(24a)만이 잔류한다. 이후의 제조 방법은 제1 실시 형태와 마찬가지이다.
본 실시 형태에 따르면, 나노물질 집합층(24) 중에서 에칭에 노출되는 부분이 없기 때문에 나노물질 집합층(24)의 품질을 향상시킬 수 있다. 또한, 상부(24b)가 존재하지 않기 때문에, 나노물질 집합층(24)의 두께를 고정밀도로 제어할 수 있다. 본 실시 형태에서의 상기 이외의 구성, 제조 방법, 동작 및 효과는 전술한 제1 실시 형태와 마찬가지이다.
이어서, 제3 실시 형태에 대해서 설명한다.
도 13a 내지 도 13c는 본 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
본 실시 형태는, 전술한 제1 실시 형태와 비교하여, 더미층(41)(도 5a 내지 도 7b 참조)을 형성한 후에 필러를 패터닝하는 대신 필러 패터닝 후에 하층 전극층(23)의 상부를 산화함으로써 더미층을 형성하는 점이 상이하다.
즉, 도 13a에 도시한 바와 같이, 워드선 배선층(14) 상에 배리어 메탈층(21), 실리콘 다이오드층(22) 및 하부 전극층(23)을 이 순서대로 적층한다. 그리고, 하부 전극층(23) 상에 레지스트 패턴(미도시)을 형성하고, 이 레지스트 패턴을 마스크로 사용하여 에칭을 실시함으로써, 하부 전극층(23), 실리콘 다이오드층(22) 및 배리어 메탈층(21)을 선택적으로 제거하여 필러(51)를 형성한다. 이어서, 필러(51)를 매립하도록 층간 절연막(30)을 형성하고, 상면에 CMP를 실시하여 하부 전극층(23)을 노출시킨다. CMP 대신에 층간 절연막(30)을 에치 백해도 좋다.
이어서, 도 13b에 도시한 바와 같이, 산소 분위기 중에서 열 처리를 행하거나 또는 산소 플라즈마 처리를 실시함으로써, 하부 전극층(23)의 상부를 산화시킨다. 이에 의해, 하부 전극층(23)의 상부가 금속 산화물로 이루어지는 더미층(52)으로 변화된다. 즉, 상부가 더미층(52)으로 이루어지는 필러(53)가 형성된다.
이어서, 도 13c에 도시한 바와 같이, 예를 들어, 웨트 처리를 행함으로써 더미층(52)을 제거한다. 이에 의해, 층간 절연막(30)의 상면에 오목부(43)가 형성된다. 이후의 공정은 전술한 제1 실시 형태와 마찬가지이다.
본 실시 형태에서도, 전술한 제1 실시 형태와 같은 효과를 얻을 수 있다. 본 실시 형태의 상기 이외의 구성, 제조 방법, 동작 및 효과는 전술한 제1 실시 형태와 마찬가지이다.
이어서, 제4 실시 형태에 대해서 설명한다.
도 14a 및 도 14b는 본 실시 형태의 메모리 셀을 예시하는 단면도이다.
도 14a 및 도 14b에 도시한 바와 같이, 본 실시 형태에 따른 불휘발성 기억 장치(4)는, 나노물질 집합층(24)의 상부(24b)의 상부에 고밀도층(24c)이 형성되어 있는 점이 전술한 제1 실시 형태에 따른 불휘발성 기억 장치(1)(도 2a 및 도 2b 참조)와 상이하다. 고밀도층(24c)의 밀도는, 예를 들어, 2.0g/㎤이상이며, 예를 들어, 2.0 내지 2.2g/㎤이다. 한편, 나노물질 집합층(24)에서의 고밀도층(24c) 이외의 부분의 밀도는, 예를 들어 1.8g/㎤ 이하이고, 예를 들어, 1.5 내지 1.8g/㎤이다. 고밀도층(24c)의 단위 체적당의 CNT(31)의 합계 길이는 나노물질 집합층(24)의 고밀도층(24c) 이외의 부분의 단위 체적당의 CNT(31)의 합계 길이보다도 길다.
이어서, 본 실시 형태에 따른 불휘발성 기억 장치의 제조 방법에 대해서 설명한다.
도 15는 본 실시 형태에 따른 불휘발성 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 15에 도시한 바와 같이 본 실시 형태에서는, 전술한 제1 실시 형태의 도 9a 및 도 9b에 나타난 공정에 있어서, 우선, 상대적으로 밀도가 낮은 저밀도층(55a)을 성막하고, 이어서, 상대적으로 밀도가 높은 고밀도층(55b)을 성막한다. 예를 들어, 저밀도층(55a)은 각 도포 공정에 대해 두꺼운 도포 두께를 사용하고, 도포 및 건조의 횟수를 적게 함으로써 형성될 수 있다. 한편, 고밀도층(55b)은 각 도포 공정에 대해 얇은 도포 두께를 사용하고 도포 및 건조의 횟수를 많이 함으로써 형성될 수 있다. 저밀도층(55a)이 나노물질 집합층(24)의 하부(24a) 및 상부(24b)의 하부이고, 고밀도층(55b)이 나노물질 집합층(24)의 고밀도층(24c)이 다.
본 실시 형태에 따르면, 나노물질 집합층(24)을 형성한 후, CVD 등의 기상 성장법을 사용하여 상부 전극층(25)을 형성할 때에, 텅스텐 등의 원자가 나노물질 집합층(24)의 내부에 침입하는 것을 억제할 수 있다. 즉, 고밀도층(24c)에 있어서는 CNT들(31) 사이의 간극(32)이 좁기 때문에, 나노물질 집합층(24)에 고밀도층(24c)이 제공되기 때문에, 도전성 재료가 깊이 침입하기 어려워진다. 이에 의해, 나노물질 집합층(24)과 상부 전극층(25) 간의 계면이 평탄하게 될 수 있고, 나노물질 집합층(24)의 유효 두께를 균일하게 할 수 있다. 저밀도층(55a)은 고밀도층(55b)보다도 취약하지만, 본 실시 형태에서는, 저밀도층(55a)이 오목부(43) 내에 매립되기 때문에, 저밀도층(55a)이 스트레스에 영향을 쉽게 받지 않고, 그 형상을 유지할 수 있다. 본 실시 형태에서의 상기 이외의 구성, 제조 방법, 동작 및 효과는, 전술한 제1 실시 형태와 마찬가지이다.
또한, 전술한 실시 형태의 설명에서는 나노물질 집합층의 미소 도전체가 카본 나노튜브(CNT)인 예를 예시했지만, 본 발명은 이에 한정되지 않는다. 미소 도전체는, 예를 들어, 탄소 시트, 탄소 튜브, 탄소 공 등의 탄소 원소이어도 된다. 보다 구체적으로는, 그래핀(graphene), 풀러렌 또는 카본 나노리본 등의 카본 나노물질을 사용해도 좋다. 또한, 카본 나노튜브는, 단일벽(single-walled), 이중벽(double-walled) 또는 다중벽(multi-walled) 중 임의의 것이어도 된다. 또한, 미소 도전체는 탄소 이외의 재료로 형성되어 있어도 좋다. 또한, 나노물질 집합층(24)의 간극(32) 내에 절연성의 입자를 배치하여 나노물질 집합층(24) 전체의 저항값을 조정해도 좋다.
또한, 전술한 실시 형태에서는, 미소 도전체를 분산시킨 액체 형태의 나노물질을 도포하고 건조시킴으로써 나노물질 집합층을 형성하는 예를 예시했지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 나노물질을 분산함으로써 나노물질 집합층을 형성해도 좋다.
또한, 전술한 실시 형태에서는, 선택 소자가 pin형의 실리콘 다이오드층(22)을 포함하는 예를 예시했지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 선택 소자로서 MIM(metal-insulator-metal:금속-절연물-금속) 다이오드 또는 다이오드 이외의 소자를 사용해도 좋다.
이상, 몇몇 실시 형태를 설명하여지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하고자 하는 것은 아니다. 실제로, 본 명세서에 설명된 신규의 실시 형태는 각종 다른 형태로 구현될 수 있고, 또한, 발명의 요지를 일탈하지 않는 범위에서, 본 명세서에 설명된 실시 형태의 형태에 대해 다양한 생략, 대체 및 변경이 행해질 수 있다. 첨부되는 특허청구범위 및 그 동등물은 본 발명의 범위 및 요지 내에 있는 한 이러한 형태 또는 변경을 커버하도록 의도된다. 또한, 상술한 실시 형태들은 상호 조합될 수 있고, 실시될 수 있다.
상술한 실시 형태에 따르면, 신뢰성이 높은 불휘발성 기억 장치 및 그 제조 방법을 실현할 수 있다.
11 : 실리콘 기판
12 : 층간 절연막
13 : 메모리 셀부
14 : 워드선 배선층
15 : 비트선 배선층
16 : 필러
24 : 나노물질 집합층

Claims (16)

  1. 불휘발성 기억 장치로서,
    제1 배선;
    상기 제1 배선 상에 제공되고, 복수의 미소 도전체의 집합체를 포함하는 나노물질 집합층(nanomaterial aggregate layer); 및
    상기 나노물질 집합층 상에 제공되는 제2 배선
    을 포함하고,
    상방으로부터 보았을 때, 상기 나노물질 집합층의 적어도 하부는 상기 제2 배선의 내측에 배치되어 있는, 불휘발성 기억 장치.
  2. 제1항에 있어서, 상방으로부터 보았을 때, 상기 나노물질 집합층 전체가 상기 제2 배선의 내측에 배치되어 있는, 불휘발성 기억 장치.
  3. 제1항에 있어서, 상기 나노물질 집합층은,
    하층; 및
    밀도가 상기 하층의 밀도보다도 높은 상층
    을 포함하는, 불휘발성 기억 장치.
  4. 제1항에 있어서, 상기 나노물질 집합층에는 보이드(void)가 형성되지 않는, 불휘발성 기억 장치.
  5. 제1항에 있어서, 상기 미소 도전체는 카본 나노튜브인, 불휘발성 기억 장치.
  6. 제1항에 있어서,
    상기 제2 배선의 연장 방향은 상기 제1 배선의 연장 방향과 교차하고;
    복수의 상기 제1 배선을 포함하는 제1 배선층과 복수의 상기 제2 배선을 포함하는 제2 배선층이 교대로 적층되어 있고;
    상기 나노물질 집합층은 각 상기 제1 배선과 각 상기 제2 배선 사이에 제공되는 필러의 적어도 일부인, 불휘발성 기억 장치.
  7. 제6항에 있어서,
    상기 필러 내에서 상기 제1 배선과 상기 나노물질 집합층 사이에 제공되고, 전류를 흐르게 할 것인지 아닌지의 여부를 선택하는 선택 소자층; 및
    상기 선택 소자층과 상기 나노물질 집합층 사이에 제공되는 전극층
    을 더 포함하는, 불휘발성 기억 장치.
  8. 불휘발성 기억 장치의 제조 방법으로서,
    제1 배선 상에 필러와 층간 절연막을 형성하는 공정 -상기 필러의 적어도 상부에 더미층이 제공되어 있고, 상기 층간 절연막은 상기 필러의 측면을 덮고 있고 상기 필러의 상면은 노출된 상태로 둠-;
    상기 더미층을 제거함으로써 상기 층간 절연막의 상면에 오목부를 형성하는 공정;
    상기 오목부 내에 나노물질 집합층을 형성하는 공정 -상기 나노물질 집합층의 간극들은 복수의 미소 도전체 사이에 개재되어 있음-; 및
    상기 층간 절연막 상에 및 상기 나노물질 집합층 상에 상기 나노물질 집합층을 덮도록 제2 배선을 형성하는 공정
    을 포함하는, 불휘발성 기억 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제2 배선을 형성하는 공정은,
    상기 층간 절연막 상에 및 상기 나노물질 집합층 상에 도전막을 형성하는 공정; 및
    상기 나노물질 집합층을 덮도록 상기 도전막을 패터닝하는 공정
    을 포함하는, 불휘발성 기억 장치의 제조 방법.
  10. 제8항에 있어서, 상기 나노물질 집합층을 형성하는 공정은,
    상기 층간 절연막의 상면에 복수의 상기 미소 도전체를 함유하는 나노물질을 도포하는 공정; 및
    상기 나노물질을 건조시키는 공정
    을 포함하는, 불휘발성 기억 장치의 제조 방법.
  11. 제10항에 있어서, 상기 나노물질 집합층을 형성하는 공정은 상기 도포하는 공정 및 상기 건조시키는 공정을 복수회 반복하는 것을 포함하는, 불휘발성 기억 장치의 제조 방법.
  12. 제8항에 있어서, 상기 나노물질 집합층을 형성하는 공정은,
    복수의 상기 미소 도전체를 함유하는 나노물질을 제1 두께로 도포하는 공정;
    상기 제1 두께로 도포된 상기 나노물질을 건조시키는 공정;
    상기 나노물질을 상기 제1 두께보다도 얇은 제2 두께로 도포하는 공정; 및
    상기 제2 두께로 도포된 상기 나노물질을 건조시키는 공정
    을 포함하는, 불휘발성 기억 장치의 제조 방법.
  13. 제8항에 있어서, 상기 나노물질 집합층의 상면을 상기 층간 절연막의 상면과 동일한 평면이 되게 하기 위해, 상기 제2 배선을 형성하는 공정 전에 평탄화 처리를 실시하는, 불휘발성 기억 장치의 제조 방법.
  14. 제8항에 있어서, 상기 필러 및 층간 절연막을 형성하는 공정은,
    상기 제1 배선 상에 선택 소자층을 형성하는 공정;
    상기 선택 소자층 상에 전극층을 형성하는 공정;
    상기 전극층 상에 더미층을 형성하는 공정;
    상기 더미층, 상기 전극층 및 상기 선택 소자층을 선택적으로 제거해서 상기 필러를 형성하는 공정; 및
    상기 필러의 주위에 상기 층간 절연막을 형성하는 공정
    을 포함하는, 불휘발성 기억 장치의 제조 방법.
  15. 제8항에 있어서, 상기 필러 및 층간 절연막을 형성하는 공정은,
    상기 제1 배선 상에 선택 소자층을 형성하는 공정;
    상기 선택 소자층 상에 전극층을 형성하는 공정;
    상기 전극층 및 상기 선택 소자층을 선택적으로 제거해서 상기 필러를 패터닝하는 공정;
    상기 필러의 주위에 상기 층간 절연막을 형성하는 공정; 및
    상기 전극층의 상부를 산화하여 상기 더미층을 형성하는 공정
    을 포함하는, 불휘발성 기억 장치의 제조 방법.
  16. 제8항에 있어서, 상기 미소 도전체는 카본 나노튜브인, 불휘발성 기억 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130032772A (ko) * 2011-09-23 2013-04-02 삼성전자주식회사 하이브리드 메모리 장치, 이를 포함하는 컴퓨터 시스템, 및 하이브리드 메모리장치의 데이터 기입 및 독출 방법
US8877586B2 (en) * 2013-01-31 2014-11-04 Sandisk 3D Llc Process for forming resistive switching memory cells using nano-particles
US9111611B2 (en) 2013-09-05 2015-08-18 Kabushiki Kaisha Toshiba Memory system
US10305704B1 (en) * 2018-06-07 2019-05-28 Texas Instruments Incorporated Decision feedback equalization with independent data and edge feedback loops
CN110797455B (zh) * 2018-08-02 2023-08-22 中芯国际集成电路制造(上海)有限公司 存储器件及其形成方法
CN110875426B (zh) * 2018-08-29 2023-07-18 中芯国际集成电路制造(上海)有限公司 纳米管随机存储器及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4207398B2 (ja) * 2001-05-21 2009-01-14 富士ゼロックス株式会社 カーボンナノチューブ構造体の配線の製造方法、並びに、カーボンナノチューブ構造体の配線およびそれを用いたカーボンナノチューブデバイス
US7462890B1 (en) * 2004-09-16 2008-12-09 Atomate Corporation Nanotube transistor integrated circuit layout
US7812404B2 (en) * 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
JP4939324B2 (ja) * 2005-12-02 2012-05-23 シャープ株式会社 可変抵抗素子及びその製造方法
KR100881055B1 (ko) * 2007-06-20 2009-01-30 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
CN102027610B (zh) * 2008-04-11 2012-12-05 桑迪士克3D有限责任公司 包括碳纳米管可逆电阻切换元件的存储器单元及其形成方法
US20100032639A1 (en) * 2008-08-07 2010-02-11 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
JP2010080518A (ja) * 2008-09-24 2010-04-08 Toshiba Corp 不揮発性記憶装置及びその製造方法
US7915637B2 (en) * 2008-11-19 2011-03-29 Nantero, Inc. Switching materials comprising mixed nanoscopic particles and carbon nanotubes and method of making and using the same

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