CN110797455B - 存储器件及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000002041 carbon nanotube Substances 0.000 claims abstract description 182
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 181
- 229910021393 carbon nanotube Inorganic materials 0.000 claims abstract description 181
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 230000015654 memory Effects 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims description 35
- 230000008569 process Effects 0.000 claims description 26
- 238000011049 filling Methods 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 14
- 238000000576 coating method Methods 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000004528 spin coating Methods 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000005411 Van der Waals force Methods 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- NWLLPIVESIULPG-UHFFFAOYSA-N dysprosium indium Chemical compound [In].[Dy] NWLLPIVESIULPG-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000013007 heat curing Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
- H10N70/8845—Carbon or carbides
Landscapes
- Engineering & Computer Science (AREA)
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- Nanotechnology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Composite Materials (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
公开了一种存储器件及其形成方法，本发明实施例的技术方案通过使得存储单元中的碳纳米管堆叠结构中的大部分碳纳米管的以基本一致的方式堆积，进而使得存储器件的置位/复位电压或电流受控，从而提高了存储器件的性能。同时，本发明实施例的形成方法与现有的半导体工艺兼容，易于实施。
Description
技术领域
本发明涉及半导体制造技术，具体涉及存储器制造技术，更具体地，涉及一种存储器件及其形成方法。
背景技术
非易失性随机存储器(Non-Volatile Memery，NVM)是断电后可以维持所存储的数据的状态的存储器。碳纳米管(Carbon Nanotubes,CNT)的尺寸使得其理论上可以用于提高存储器的存储密度。利用碳纳米管可以制造纳米随机存储器(Nano-RAM，NRAM)。但是，现有的应用碳纳米管技术的存储器或者不能通过兼容现有的半导体技术的制程来制造，或者性能较差。
发明内容
有鉴于此,本发明实施例的目的是提供一种存储器件及其形成方法，以具有更好的性能并对于现有的半导体制造工艺具有更好的兼容性。
根据本发明实施例的第一方面，提供一种存储器件，包括：
半导体衬底；
底电极，形成在所述半导体衬底上；
顶电极，形成于所述底电极上方；
碳纳米管堆叠结构，形成于所述底电极和所述顶电极之间，其中，所述碳纳米管堆叠结构中的大部分碳纳米管沿基本相同的方向延伸。
进一步地，所述碳纳米管堆叠结构与所述底电极一一对应，预定区域内的各个碳纳米管堆叠结构中的大部分碳纳米管的延伸方向基本相同。
进一步地，所述大部分碳纳米管是指碳纳米管堆叠结构中占预定比例以上的碳纳米管；
碳纳米管沿基本相同的方向延伸为碳纳米管的延伸方向与基准方向的夹角小于预定角度阈值。
进一步地，所述预定比例大于80％；所述预定角度阈值小于80度。
进一步地，所述碳纳米管的延伸方向以所述存储器件的存储单元的排列方向之一为所述基准方向。
进一步地，所述碳纳米管堆叠层通过多次涂布工艺和退火工艺循环向所述沟槽中填充预先形成的碳纳米管形成。
进一步地，所述碳纳米管堆叠层通过涂布预先形成的碳纳米管并退火形成。
根据本发明实施例的第二方面，提供一种存储器件的形成方法，其中，所述方法包括：
提供半导体衬底，所述半导体衬底上形成有底电极；
形成多个沿相同方向延伸的沟槽，在所述沟槽底部中露出所述底电极；
在所述沟槽中填充形成碳纳米管堆叠层，所述碳纳米管堆叠层的大部分碳纳米管的延伸方向与所述沟槽的延伸方向基本相同；
图案化所述碳纳米管堆叠层以形成碳纳米管堆叠结构；
在所述碳纳米管堆叠结构上形成图案化的顶电极。
进一步地，所述大部分碳纳米管是指碳纳米管堆叠层中占预定比例以上的碳纳米管；
延伸方向基本相同为碳纳米管的延伸方向与基准方向的夹角小于预定角度阈值。
进一步地，所述预定比例大于80％；所述预定角度阈值小于80度。
进一步地，形成沿相同方向延伸的沟槽包括：
形成第一金属间介质层覆盖所述半导体衬底；以及
刻蚀所述部分所述第一金属间介质层以形成所述沟槽。
进一步地，所述沟槽的长度宽度比大于100。
进一步地，所述沟槽的延伸方向为所述存储器件的存储单元的排列方向。
进一步地，预定区域内的所述多个沟槽的方向相同。
进一步地，在所述沟槽中填充形成碳纳米管堆叠层包括：
通过多次涂布工艺和退火工艺循环向所述沟槽中填充预先形成的碳纳米管以形成所述碳纳米管堆叠层。
进一步地，所述涂布工艺为旋转涂布工艺。
进一步地，所填充的碳纳米管的直径为5-20纳米，长度直径比大于10。
进一步地，图案化所述碳纳米管堆叠层包括：
去除沟槽中相邻的底电极图案之间和沟槽两侧的第一金属间介质层表面的碳纳米管堆叠层获得覆盖每个底电极的碳纳米管堆叠结构。
进一步地，在所述碳纳米管堆叠结构上形成顶电极包括：
沉积填充介质层以填充各碳纳米管堆叠结构之间的凹槽；以及
沉积导电层并图案化形成电极板或电极线作为所述顶电极。
进一步地，在所述碳纳米管堆叠结构上形成顶电极包括：
沉积填充介质层以填充各碳纳米管堆叠结构之间的凹槽；
沉积第二金属间介质层；
图案化所述第二金属间介质层上形成限定所述顶电极图案的凹槽；以及
在第二金属间介质层上沉积导电层并平坦化形成所述顶电极。
与现有技术相比，本发明实施例的技术方案通过使得大部分碳纳米管具有基本相同的延伸方向，从而使得后续工艺形成的碳纳米管堆叠结构中的碳纳米管的以基本一致的方式堆积，这使得存储器件的置位/复位电压或电流受控，从而提高了存储器件的性能。同时，本公开的形成方法与现有的半导体工艺兼容，易于实施，并且不会提高制造成本。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是现有技术的存储器件的存储单元的电路示意图；
图2是现有技术的存储器件的存储单元的原理示意图；
图3是现有技术的存储器件的碳纳米管堆叠结构的顶视图；
图4是现有技术的存储器件的碳纳米管堆叠结构的截面图；
图5是本发明实施例的存储器件的原理示意图；
图6是本发明实施例的存储器件的结构示意图；
图7是本发明实施例的存储器件的截面图；
图8是本发明实施例的存储器件的形成方法的流程图；
图9-图14是本发明实施例的存储器件形成过程的结构示意图；
图15是本发明实施例形成顶电极步骤的流程图；
图16是本发明实施例形成顶电极步骤的另一个实现方式的流程图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
图1分别为现有技术中应用碳纳米管技术的纳米存储器件的电路示意图。图2是现有技术中的存储器件的原理示意图。如图1和图2所示，存储器件可以视为存储单元的阵列，每个存储单元包括一个选择器件，例如金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)11。晶体管的漏极D连接到位线(BitLine，BL)12，栅极连接到字线(Word Line，WL)13，源极S连接到底电极14。顶电极15连接到选择线(Select Line，SL)16。碳纳米管堆叠结构17设置在底电极14和顶电极15之间。三者一同构成了一个等效的开关结构18。开关结构18可以根据选择线16和位线12上施加的信号在字线13将晶体管11选通是改变状态，在高阻和低阻状态之间切换。控制电路(图中未示出)通过检测开关结构的状态，就是获知所存储的信息为1或0。碳纳米管堆叠结构17中以相互交叉的方式(参见图3和图4)堆叠有大量的碳纳米管(或称为碳纳米管纤维)。这些碳纳米管处于相互接触或相互分离的状态。在相互接触时，碳纳米管被范德华力(Van der WallsForces)保持在一起，从而使得即使断电其状态也不会被改变。由此，碳纳米管堆叠结构的类似于一个纳米级的开关，在碳纳米管相互接触时处于低阻状态，在碳纳米管相互分离时处于高阻状态。由此，这样的结构适于被作阻变的非易失性存储器的存储单元。同时，通过在底电极和顶电极之间施加预定的电压或电流就可以改变碳纳米管堆叠结构的状态。但是，由于碳纳米管是随机堆叠的，每个存储单元的碳纳米管堆叠结构的一致性差，对应的高阻和低阻状态的阻值分布较宽，这会影响存储器件的性能。同时，对存储单元进行置位或复位所需要的电压/电流较大。
图5是本发明实施例的存储器件的原理示意图。图6和图7是本发明实施例的存储器件的结构示意图。如图5-图7所示，本实施例的存储器件包括半导体衬底60、底电极61、顶电极62和碳纳米管堆叠结构63。其中，在半导体衬底60中形成有选择器件(例如MOSFET)(图中未示出)。在本实施例中，底电极61以阵列方式形成在半导体衬底上。底电极通过通孔或金属连接线连接到半导体衬底60中的选择器件(例如MOSFET的源极)。半导体衬底60中还可以形成有例如字线、位线等导线结构(图中未示出)。在本实施例中，碳纳米管堆叠结构63与底电极61一一对应。在所述碳纳米管堆叠结构63中，大部分碳纳米管或所有的碳纳米管均按照基本相同的方向延伸。在本实施例中，某一结构中的大部分碳纳米管是指占预定比例以上的碳纳米管。延伸方向基本相同为碳纳米管的延伸方向与基准方向的夹角小于预定角度阈值。优选地，所述预定比例可以一个大于80％的比例。所述预定的角度阈值可以为小于80度的阈值。在本实施例中，碳纳米管延伸方向的基准方向为存储单元排列的方向。在本实施例中，存储单元阵列排布，因此，延伸方向可以是图中的半导体衬底的X方向或Y方向。
由此，由于碳纳米管的排列方式一致，使得不同存储单元的碳纳米管堆叠结构的一致性较好，从而。这使得碳纳米管堆叠结构的一致性较好，高阻状态下和低阻状态下的阻值分布更一致。同时，在一个碳纳米管堆叠结构内，碳纳米管延伸方向一致，相互之间基本平行，其在接触和分离状态之间进行切换所需要的能量更小，因此，对存储单元进行置位/复位所需要的电压/电流相对于现有技术更小。
同时，在本实施例中，预定区域内不同的存储单元中的碳纳米管堆叠结构中的大部分碳纳米管的延伸方向也是基本一致的。优选地，至少在一个存储块(Block)内的所有的存储单元(Cell)的大部分或所有碳纳米管的延伸方向是基本一致的。由此，使得一个存储块内所有的存储单元具有基本相同的属性，从而提高存储器件的性能。
在一个优选实现方式中，碳纳米管堆叠结构通过在沟槽中先形成碳纳米管堆叠层，并进一步对碳纳米管堆叠层进行图案化形成。其中，沟槽沿期望碳纳米管延伸的方向来延伸，并形成为具有较大的长宽比。优选地，所述长宽比大于100。同时，形成碳纳米管堆叠层的时候控制工艺参数使得碳纳米管也具有较大的长度-直径比。优选地，碳纳米管的直径可以为5-20纳米，更优选为5-10纳米，长度直径比大于10。这会使得碳纳米管在填充到沟槽中时受限于沟槽空间而被排列为沟槽一致的走向，也即，其延伸方向会被沟槽引导。由此，可以以较低的成本控制碳纳米管的排列方式。
在本实施例中，图案化后获得的碳纳米管堆叠结构的图案与底电极相同。应理解，本领域技术人员也可以为一个碳纳米管堆叠结构配置多个底电极，还可以使得一个底电极对应多个碳纳米管堆叠结构。
与现有技术相比，本发明实施例的技术方案通过使得碳纳米管具有基本相同的延伸方向，从而使得后续工艺形成的碳纳米管堆叠结构中的碳纳米管的以一致的方式堆积，这使得存储器件的置位/复位电压或电流受控，同时不同的存储单元的一致性更好，从而提高了存储器件的性能。
图8是本发明实施例的存储器件的形成方法的流程图。如图8所示，本实施例的形成方法包括如下步骤：
步骤S100、提供半导体衬底60。其中，所述半导体衬底上形成有底电极61。
步骤S200、形成多个沿基本相同的方向延伸的沟槽65。在所述沟槽65底部中露出所述底电极61。
步骤S300、在所述沟槽65中填充形成碳纳米管堆叠层66。其中，所述碳纳米管堆叠层66的大部分碳纳米管的延伸方向与所述沟槽的延伸方向基本相同。
在本实施例中，某一结构中的大部分碳纳米管是指占预定比例以上的碳纳米管。延伸方向基本相同为碳纳米管的延伸方向与基准方向的夹角小于预定角度阈值。优选地，所述预定比例可以一个大于80％的比例。所述预定的角度阈值可以为小于80度的阈值。
步骤S400、图案化所述碳纳米管堆叠层66以形成碳纳米管堆叠结构63。
步骤S500、在所述碳纳米管堆叠结构63上形成图案化的顶电极62。
图9-图14是在形成过程中的中间结构的结构示意图。
如图9所示，在步骤S100，晶圆经过在前的多道后端线工艺过程(Back End ofLine，BEOL)被处理为带有底电极61的半导体衬底60。其中，半导体衬底60中可以形成有作为选择器件的晶体管、字线、位线等结构(图中未示出)。在步骤S100中提供的半导体衬底60可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，半导体衬底60还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底或化合物半导体衬底衬底。所述化合物半导体衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟。在所述半导体衬底60表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。
底电极61形成在半导体衬底60上，并排列为电极阵列。在本实施例中，底电极为图案化的金属层。在图9中，底电极61形成为矩形。应理解，底电极61可以被形成为其它的各种形状，例如其它类型的多边形、圆形、椭圆形或不规则的形状等。
如图10所示，在步骤S200，形成多个露出底电极的沟槽65，沟槽65沿基本相同的方向延伸。应理解，沟槽65的延伸方向可以在整个半导体衬底60范围内相同，也可以仅在半导体衬底60的某一个预定区域内(例如，一个存储块所在的区域内)相同。同时沟槽65的方向与存储单元阵列的排列方向一致，为半导体衬底的X方向或Y方向。沟槽65的位置被设置为使得底电极61位于沟槽65的底部并被露出至少一部分。沟槽65被设置为具有较大的长度宽度比，优选大于100。同时，沟槽65的宽度和深度被设置为可以填充多层的碳纳米管，也即，沟槽的宽度和深度为填充的碳纳米管的直径的数倍。
具体地，可以通过如下步骤形成所述沟槽：
步骤S210，形成金属间介质层64(Inter-Metal Dielectric，IMD)覆盖所述半导体衬底60；以及步骤S220，刻蚀部分所述金属间介质层64以形成所述沟槽。
其中，金属间介质层64的材料可以采用低k介电材料(例如，SiOCH)或如氧化硅等高k介电材料。金属间介质层也可以采用复合多层材料的方式形成。具体地，金属间介质层可以通过例如化学气相沉积(Chemical Vapor Deposition，CVD)等方式形成。刻蚀工艺可以采用例如光刻掩膜并进行干法或湿法腐蚀的方式来进行。
也就是说，在步骤S210，先沉积金属间介质层64覆盖底电极61所在的区域，然后，通过刻蚀形成所述沟槽65，刻蚀的深度被控制，以使得在沟槽65底部可以露出至少部分所述底电极61。
如图11所示，在步骤S300，在所述沟槽65中填充形成碳纳米管堆叠层66。所述碳纳米管堆叠层66中的碳纳米管的延伸方向与所述沟槽65的延伸方向(也即长度方向)相同。
具体地，在一个优选实现方式中，可以向沟槽65中填充预先制作好的碳纳米管。碳纳米管主要由呈六边形排列的碳原子构成一层到数十层的同轴圆管。碳纳米管具有一定的刚性和强度。同时，这些所填充的碳纳米管具有较长的长度，由此，在被填充到具有细长的沟槽中的过程中，碳纳米管会被沟槽所引导，从而使得填充到沟槽中后的延伸方向与沟槽的方向一致。在这个过程中，如果碳纳米管不被排列为方向与沟槽方向基本一致，则碳纳米管无法落入到沟槽中，而是位于沟槽的顶部，这些碳纳米管会在后续工艺中被去除。由此，填充获得的碳纳米管堆叠层中的大部分碳纳米管的延伸方向基本相同。当然，不排除在工艺程序中部分碳纳米管折断或者填充的碳纳米管材料中存在较短的碳纳米管。这些较短的碳纳米管堆积在沟槽中时，其延伸方向和其它的碳纳米管有较大差异。但是，通过本步骤的形成方式，可以使得大部分的碳纳米管的延伸方向都基本沿着沟槽的方向。同时，本实现方式可以在低温下进行，可以利用碳纳米管固有的力学性质来通过沟槽引导其以相同的方式排列，工艺简单，效果好。
具体地，可以通过多道涂布工艺以及退火工艺(加热固化)来填充和固化碳纳米管以获得所述碳纳米管堆叠层。涂布工艺优选为旋转涂布工艺(Spin-On)。旋涂(或称旋转涂布)是依靠工件旋转时产生的离心力及重力作用，将落在工件上的涂料液滴全面流布于工件表面的涂覆过程。可以将制备好的碳纳米管至于液体载体中，通过旋涂将其填充到沟槽中。来应理解，也可以采用其它方式来形成所述碳纳米管堆叠层。例如，也可以仅通过一道涂布工艺和退火工艺形成碳纳米管堆叠层。
采用本实现方式的工艺可以完全兼容于现有的后端线工艺，易于实施。
图12所示，在步骤S400，图案化所述碳纳米管堆叠层66以形成碳纳米管堆叠结构63。具体地，在图12中，通过掩膜刻蚀工艺将碳纳米管堆叠层不需要的部分去除。在图12所示的实现方式中，将底电极61在Y方向上的间隔区域统一刻蚀掉一部分，这除了会刻蚀掉不需要的碳纳米管堆叠层，还会刻蚀掉其两侧作为沟槽侧壁的金属间介质层64。由此，可以获得具有与底电极一一对应的碳纳米管堆叠结构的阵列。每个碳纳米管堆叠结构包含多层相互堆叠的碳纳米管，同时堆叠结构中的碳纳米管的延伸方向相同或基本相同，而且，在一个预定的区域内，不同的堆叠结构中的碳纳米管的延伸方向也相同或基本相同。
如图14所示，在步骤S500，在所述碳纳米管堆叠结构上形成图案化的顶电极62。顶电极62可以具有不同的形式，其可以仅覆盖一个碳纳米管堆叠结构，形成为与对应的底电极的图案相同的电极板621，也可以沿着特定的方向延伸覆盖多个碳纳米管堆叠结构(如图中622)，作为电极的同时还可以起到选择线(SL)的作用。
顶电极62可以采用不同的方式来形成。
在一个可选实现方式中，如图15所示，步骤S500可以包括如下步骤：
步骤S510，沉积填充介质层67以填充各碳纳米管堆叠结构63之间的凹槽；以及，步骤S520，沉积导电层并图案化形成电极板或电极线作为所述顶电极62。其中，导电层可以采用例如，铜、银、钛、钨或合金等材料形成。
沉积填充介质层67后的结构如图13所示，具体地，可以通过沉积介质层并进行化学机械平坦化(CMP)的方式来进行步骤S510。
在另一个可选实现方式中，如图16所示，步骤S500可以包括如下步骤：
步骤S510’,沉积填充介质层67以填充各碳纳米管堆叠结构63之间的凹槽；步骤S520’，沉积金属间介质层(图中未示出)；步骤S530’,图案化金属间介质层上形成限定所述顶电极图案的凹槽；以及步骤S540’,在第二金属间介质层上沉积导电层并平坦化形成所述顶电极62。
与现有技术相比，本实施例的技术方案通过使得大部分碳纳米管具有基本相同的延伸方向，从而使得后续工艺形成的碳纳米管堆叠结构中的碳纳米管的以基本一致的方式堆积，这使得存储器件的置位/复位电压或电流受控，从而提高了存储器件的性能。同时，本发明实施例的形成方法与现有的半导体工艺兼容，易于实施，在提高产品性能同时不会大幅提高制造成本。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (20)
1.一种存储器件，其特征在于，包括：
半导体衬底；
底电极，形成在所述半导体衬底上；
顶电极，形成于所述底电极上方；
碳纳米管堆叠结构，形成于所述底电极和所述顶电极之间，其中，所述碳纳米管堆叠结构中占预定比例以上的碳纳米管沿基本相同的方向延伸；
其中，所述碳纳米管堆叠结构通过如下步骤形成：
形成多个沿相同方向延伸的沟槽；
在所述沟槽中填充碳纳米管形成碳纳米管堆叠层；
图案化所述碳纳米管堆叠层以形成碳纳米管堆叠结构。
2.根据权利要求1所述的存储器件，其特征在于，所述碳纳米管堆叠结构与所述底电极一一对应，预定区域内的各个碳纳米管堆叠结构中的大部分碳纳米管的延伸方向基本相同；
其中，预定区域指一个存储块所在的区域。
3.根据权利要求1所述的存储器件，其特征在于，
碳纳米管沿基本相同的方向延伸为碳纳米管的延伸方向与基准方向的夹角小于预定角度阈值。
4.根据权利要求3所述的存储器件，其特征在于，所述预定比例大于80％。
5.根据权利要求3所述的存储器件，其特征在于，所述碳纳米管的延伸方向以所述存储器件的存储单元的排列方向之一为所述基准方向。
6.根据权利要求5所述的存储器件，其特征在于，所述碳纳米管堆叠层通过多次涂布工艺和退火工艺循环向所述沟槽中填充预先形成的碳纳米管形成。
7.根据权利要求6所述的存储器件，其特征在于，所述碳纳米管堆叠层通过涂布预先形成的碳纳米管并退火形成。
8.一种存储器件的形成方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底上形成有底电极；
形成多个沿相同方向延伸的沟槽，在所述沟槽底部中露出所述底电极；
在所述沟槽中填充形成碳纳米管堆叠层，所述碳纳米管堆叠层占预定比例以上的碳纳米管的延伸方向与所述沟槽的延伸方向基本相同；
图案化所述碳纳米管堆叠层以形成碳纳米管堆叠结构；
在所述碳纳米管堆叠结构上形成图案化的顶电极。
9.根据权利要求8所述的方法，其特征在于，
延伸方向基本相同为碳纳米管的延伸方向与基准方向的夹角小于预定角度阈值。
10.根据权利要求9所述的方法，其特征在于，所述预定比例大于80％。
11.根据权利要求8所述的方法，其特征在于，形成沿相同方向延伸的沟槽包括：
形成第一金属间介质层覆盖所述半导体衬底；以及
刻蚀部分所述第一金属间介质层以形成所述沟槽。
12.根据权利要求8所述的方法，其特征在于，所述沟槽的长度宽度比大于100。
13.根据权利要求8所述的方法，其特征在于，所述沟槽的延伸方向为所述存储器件的存储单元的排列方向。
14.根据权利要求8所述的方法，其特征在于，预定区域内的所述多个沟槽的方向相同。
15.根据权利要求8所述的方法，其特征在于，在所述沟槽中填充形成碳纳米管堆叠层包括：
通过多次涂布工艺和退火工艺循环向所述沟槽中填充预先形成的碳纳米管以形成所述碳纳米管堆叠层。
16.根据权利要求15所述的方法，其特征在于，所述涂布工艺为旋转涂布工艺。
17.根据权利要求15所述的方法，其特征在于，所填充的碳纳米管的直径为5-20纳米，长度直径比大于10。
18.根据权利要求8所述的方法，其特征在于，图案化所述碳纳米管堆叠层包括：
去除沟槽中相邻的底电极图案之间和沟槽两侧的第一金属间介质层表面的碳纳米管堆叠层获得覆盖每个底电极的碳纳米管堆叠结构。
19.根据权利要求8所述的方法，其特征在于，在所述碳纳米管堆叠结构上形成顶电极包括：
沉积填充介质层以填充各碳纳米管堆叠结构之间的凹槽；以及
沉积导电层并图案化形成电极板或电极线作为所述顶电极。
20.根据权利要求8所述的方法，其特征在于，在所述碳纳米管堆叠结构上形成顶电极包括：
沉积填充介质层以填充各碳纳米管堆叠结构之间的凹槽；
沉积第二金属间介质层；
图案化所述第二金属间介质层上形成限定所述顶电极图案的凹槽；以及
在第二金属间介质层上沉积导电层并平坦化形成所述顶电极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810871789.6A Active CN110797455B (zh) | 2018-08-02 | 2018-08-02 | 存储器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110797455B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |