KR20150144995A - 반도체 다이오드, 가변 저항 메모리 장치 및 가변 저항 메모리 장치의 제조 방법 - Google Patents

반도체 다이오드, 가변 저항 메모리 장치 및 가변 저항 메모리 장치의 제조 방법 Download PDF

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Abstract

반도체 다이오드는 제1 불순물을 포함하는 제1 반도체 패턴, 제1 반도체 패턴 상에 형성된 제1 확산 배리어 패턴, 제1 확산 배리어 패턴 상에 형성된 진성 반도체 패턴, 진성 반도체 패턴 상에 형성된 제2 확산 배리어 패턴 및 제2 확산 배리어 패턴 상에 형성된 제2 불순물을 포함하는 제2 반도체 패턴을 포함한다. 확산 배리어 패턴들에 의해 불순물들의 확산, 혼입을 방지할 수 있다.

Description

반도체 다이오드, 가변 저항 메모리 장치 및 가변 저항 메모리 장치의 제조 방법{SEMICONDUCTOR DIODES, VARIABLE RESISTANCE MEMORY DEVICES AND METHODS OF MANUFACTURING VARIABLE RESISTANCE MEMORY DEVICES}
본 발명은 반도체 다이오드, 가변 저항 메모리 장치 및 가변 저항 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 복수 종의 불순물들이 도핑된 반도체 다이오드, 상기 반도체 다이오드를 포함하는 가변 저항 메모리 장치 및 상기 가변 저항 메모리 장치의 제조 방법에 관한 것이다.
최근 신규한 반도체 장치로서, 가변 저항 특성을 갖는 메모리 장치들이 개발되고 있다. 상기 메모리 장치의 예로서, 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 장치, 상변화 메모리(Phase Change RAM: PRAM) 장치, 자기 저항 메모리(Magnetic RAM: MRAM) 장치 등을 들 수 있다.
상기 메모리 장치에 있어서, 상부 및 하부 전극, 또는 상부 및 하부 도전 라인 사이에 선택 소자 및 가변 저항층을 포함하는 메모리 셀들이 배치될 수 있다. 상기 선택 소자로서 PIN 다이오드와 같은 반도체 다이오드가 활용될 수 있다. 상기 메모리 셀들이 어레이(array) 형태로 배치된 경우, 각 메모리 셀에서의 상기 선택 소자의 동작 신뢰성이 향상될 필요가 있다.
본 발명의 일 과제는 우수한 동작 신뢰성을 갖는 반도체 다이오드를 제공하는 것이다.
본 발명의 일 과제는 우수한 동작 신뢰성을 갖는 가변 저항 메모리 장치를 제공하는 것이다.
본 발명의 일 과제는 우수한 동작 신뢰성을 갖는 가변 저항 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 다이오드는 제1 불순물을 포함하는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 형성된 제1 확산 배리어 패턴, 상기 제1 확산 배리어 패턴 상에 형성된 진성 반도체 패턴, 상기 진성 반도체 패턴 상에 형성된 제2 확산 배리어 패턴 및 상기 제2 확산 배리어 패턴 상에 형성된 제2 불순물을 포함하는 제2 반도체 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 확산 배리어 패턴 및 상기 제2 확산 배리어 패턴은 확산 방지 도펀트를 함유하는 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 확산 배리어 패턴 및 상기 제2 확산 배리어 패턴은 탄소가 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 확산 배리어 패턴 및 상기 제2 확산 배리어 패턴은 실리콘 탄화물(silicon carbide)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 및 상기 제2 불순물은 각각 n형 불순물 및 p형 불순물을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 다이오드는 제1 불순물을 포함하는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 형성된 진성 반도체 패턴, 상기 진성 반도체 패턴 상에 형성된 제2 불순물을 포함하는 제2 반도체 패턴, 및 복수의 최대 도펀트 영역들을 포함하며 상기 제1 반도체 패턴, 상기 진성 반도체 패턴 및 상기 제2 반도체 패턴 내에 분포되는 도펀트 영역을 포함한다.
예시적인 실시예들에 있어서, 상기 도펀트 영역은 탄소를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 최대 도펀트 영역은 상기 제1 반도체 패턴 및 상기 진성 반도체 패턴의 계면 인접부에 형성되는 제1 최대 도펀트 영역, 및 상기 제2 반도체 패턴 및 상기 진성 반도체 패턴의 계면 인접부에 형성되는 제2 최대 도펀트 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도펀트 영역의 농도는 상기 제1 반도체 패턴, 상기 진성 반도체 패턴 및 상기 제2 반도체 패턴의 상기 계면들에서 멀어질수록 감소할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 가변 저항 메모리 장치는 제1 방향으로 연장하는 복수의 제1 도전 라인들 및 상기 제1 도전 라인 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인들을 포함한다. 상기 제1 도전 라인 및 상기 제2 도전 라인의 교차부들에는 메모리 셀들이 배치된다. 상기 메모리 셀은 상기 제1 도전 라인 상에 순차적으로 적층된 제1 불순물을 포함하는 제1 반도체 패턴, 제1 확산 배리어 패턴, 진성 반도체 패턴, 제2 확산 배리어 패턴 및 제2 불순물을 포함하는 제2 반도체 패턴을 포함하는 반도체 다이오드, 및 상기 반도체 다이오드 상에 배치되는 가변 저항 패턴을 포함한다.
예시적인 실시예들에 있어서, 제1 확산 배리어 패턴 및 상기 제2 확산 배리어 패턴은 탄소가 도핑된 폴리실리콘 또는 실리콘 탄화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 페로브스카이트(perovskite) 계열 물질 또는 전이 금속 산화물을 포함하는 적어도 하나의 가변 저항층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 칼코게나이드(chalcogenide) 계열 물질을 포함하는 상변화 물질 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 반도체 다이오드의 측벽을 감싸는 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서는 탄소 함유 절연물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서는 실리콘 탄산화물 또는 실리콘 탄질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서는 상기 메모리 셀의 측벽 및 상기 제1 도전 라인의 측벽 상에 형성된 제1 스페이서, 및 상기 메모리 셀의 측벽 및 상기 제2 도전 라인의 측벽 상에 형성된 제2 스페이서를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서 상에 형성되며 상기 메모리 셀들을 감싸는 절연막 패턴을 더 포함하며, 상기 절연막 패턴은 인접하는 상기 메모리 셀들 사이에 형성된 에어 갭들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에어 갭은 상기 제1 방향으로 연장하는 제1 에어 갭 및 상기 제2 방향으로 연장하는 제2 에어 갭을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 가변 저항 메모리 장치는 제1 방향으로 연장하는 복수의 제1 도전 라인들 및 상기 제1 도전 라인 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인들을 포함한다. 상기 제1 도전 라인 및 상기 제2 도전 라인의 교차부들에는 메모리 셀들이 배치된다. 상기 메모리 셀은 상기 제1 도전 라인 상에 순차적으로 적층된 제1 불순물을 포함하는 제1 반도체 패턴, 진성 반도체 패턴 및 제2 불순물을 포함하는 제2 반도체 패턴을 포함하고, 복수의 최대 도펀트 영역들을 가지며 상기 제1 반도체 패턴, 상기 진성 반도체 패턴 및 상기 제2 반도체 패턴 내에 분포된 도펀트 영역을 포함하는 반도체 다이오드, 및 상기 반도체 다이오드 상에 배치되는 가변 저항 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 도펀트 영역은 탄소를 포함하며, 상기 최대 도펀트 영역은 상기 제1 반도체 패턴 및 상기 진성 반도체 패턴의 계면 인접부에 형성된 제1 최대 도펀트 영역, 및 상기 제2 반도체 패턴 및 상기 진성 반도체 패턴의 계면 인접부에 형성된 제2 최대 도펀트 영역을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 제조 방법에 있어서, 베이스 절연막 상에 제1 도전막을 형성한다. 상기 제1 도전막 상에 순차적으로 적층되는 제1 반도체막, 제1 확산 배리어막, 진성 반도체막, 제2 확산 배리어막, 제2 반도체막 및 가변 저항 물질막을 포함하는 막 구조물을 형성한다. 상기 막 구조물 및 상기 제1 도전막을 부분적으로 식각하여 제1 방향으로 연장하는 복수의 제1 개구부들을 형성한다. 상기 제1 개구부를 채우는 제1 절연막 패턴을 형성한다. 상기 막 구조물 및 상기 제1 절연막 패턴 상에 제2 도전막을 형성한다. 상기 제2 도전막, 상기 막 구조물 및 상기 제1 절연막 패턴을 부분적으로 식각하여 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 개구부들을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 확산 배리어막 및 상기 제2 확산 배리어막은 각각 상기 제1 반도체막 및 상기 진성 반도체막 상에 탄소를 포함하는 도펀트를 사용하는 이온 주입 공정 또는 선택적 에피택셜(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 확산 배리어막을 형성하기 전에 상기 제1 반도체막의 상면을 산성 용액으로 세정할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체막 및 상기 제2 반도체막에 각각 제1 불순물 및 제2 불순물을 주입할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴을 형성하기 전에 상기 제1 개구부의 측벽 상에 제1 스페이서를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴 내부에 제1 에어 갭이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서는 탄소 함유 절연물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구부의 측벽 상에 제2 스페이서를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서 상에 상기 제2 개구부를 채우는 제2 절연막 패턴을 형성할 수 있다. 상기 제2 절연막 패턴 내부에 제2 에어 갭이 형성될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 제조 방법에 있어서, 기판 상에 제1 도전 라인을 형성한다. 상기 제1 도전 라인을 덮는 층간 절연막을 형성한다. 상기 층간 절연막을 부분적으로 제거하여 상기 제1 도전 라인을 노출시키는 복수의 개구부들을 형성한다. 상기 각 개구부 내부에 제1 반도체 패턴, 제1 확산 배리어 패턴, 진성 반도체 패턴, 제2 확산 배리어 패턴 및 제2 반도체 패턴을 적층하여, 반도체 다이오드를 형성한다. 상기 반도체 다이오드 상에 상변화 물질 패턴을 형성한다. 상기 상변화 물질 패턴 상에 제2 도전 라인을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 도전 라인은 상기 기판 상부에 불순물을 주입하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 패턴은 상기 제1 도전 라인으로부터 선택적 에피택셜(SEG) 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 패턴 및 상기 제1 도전 라인은 서로 동일한 제1 불순물을 포함하며, 상기 제2 반도체 패턴은 상기 제1 불순물과 상이한 제2 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 확산 배리어 패턴 및 상기 제2 확산 배리어 패턴은 각각 상기 제1 반도체 패턴 및 상기 진성 반도체 패턴 상에 탄소를 포함하는 도펀트를 사용하는 이온 주입 공정 또는 SEG 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 제거할 수 있다. 상기 반도체 다이오드 측벽 상에 스페이서를 형성할 수 있다. 상기 기판 상에 상기 반도체 다이오드를 커버하며 인접하는 상기 반도체 다이오드들 사이에 에어 갭을 포함하는 절연막을 형성할 수 있다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 바와 같이, 본 발명의 실시예들에 따른 반도체 다이오드 및 가변 저항 메모리 장치에 있어서, 반도체 패턴들 사이의 계면 인접부에 예를 들면 탄소를 포함하는 도펀트 영역 또는 확산 배리어 패턴이 형성될 수 있다. 상기 도펀트 영역 또는 확산 배리어 패턴에 의해 상기 반도체 패턴들에 포함된 불순물들이 서로 확산되어 혼합되는 것을 방지할 수 있다. 이에 따라, 상기 반도체 다이오드 내부에서의 누설 전류를 방지할 수 있으며, 가변 저항 메모리 장치의 각 메모리 셀의 동작 신뢰성을 향상시킬 수 있다.
도 1은 예시적인 실시예들에 따는 반도체 다이오드를 나타내는 단면도이다.
도 2는 일 실시예에 따른 반도체 다이오드를 나타내는 단면도이다.
도 3은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 평면도이다.
도 4 및 도 5는 각각 도 3의 I-I'라인 및 II-II'라인을 따라 절단한 단면도들이다.
도 6 내지 도 14는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15 및 도 16은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 17 내지 도 22는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 24 내지 도 31은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 32는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 33 내지 도 40은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 41은 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따는 반도체 다이오드를 나타내는 단면도이다. 예를 들면, 도 1은 PIN 구조를 갖는 반도체 다이오도를 도시하고 있다.
도 1을 참조하면, 반도체 다이오드(100)는 제1 반도체 패턴(110), 진성(intrinsic) 반도체 패턴(130) 및 제2 반도체 패턴(150)을 포함할 수 있다. 반도체 다이오드(100)는 제1 반도체 패턴(110) 및 진성 반도체 패턴(130) 사이, 및 제2 반도체 패턴(150) 및 진성 반도체 패턴(130) 사이에 배치되는 확산 배리어(diffusion barrier) 패턴들(160)을 포함할 수 있다.
제1 반도체 패턴(110)은 제1 불순물을 포함하는 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 제1 불순물은 인(P) 혹은 비소(As)와 같은 n형 불순물을 포함할 수 있다. 또한, 상기 반도체 물질은 실리콘 혹은 게르마늄 계열의 물질을 포함할 수 있다. 일 실시예에 있어서, 상기 제1 반도체 패턴(110)은 비소를 함유한 폴리실리콘을 포함할 수 있다.
제2 반도체 패턴(150)은 제2 불순물을 포함하는 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 제2 불순물은 붕소(B), 인듐(In) 등과 같은 p형 불순물을 포함할 수 있다. 일 실시예에 있어서, 상기 제2 반도체 패턴(150)은 붕소를 함유한 폴리실리콘을 포함할 수 있다.
진성 반도체 패턴(130)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 일 실시예에 있어서, 진성 반도체 패턴(130)은 실질적으로 상기 p형 불순물 혹은 n형 불순물을 포함하지 않을 수 있다.
일 실시예에 있어서, 진성 반도체 패턴(130)은 제1 및 제2 반도체 패턴들(110, 150) 보다 낮은 농도의 상기 p형 불순물 혹은 n형 불순물을 포함할 수 있다. 예를 들면, 진성 반도체 패턴(130)은 반도체 다이오드(100)의 동작에 실질적으로 영향을 미치지 않는 레벨의 불순물을 포함할 수 있다.
확산 배리어 패턴(160)은 반도체 패턴들 사이에 배치될 수 있다. 예시적인 실시예들에 따르면, 확산 배리어 패턴(160)은 제1 반도체 패턴(110) 및 진성 반도체 패턴(130) 사이에 형성된 제1 확산 배리어 패턴(120), 및 진성 반도체 패턴(130) 및 제2 반도체 패턴(150) 사이에 형성된 제2 확산 배리어 패턴(140)을 포함할 수 있다.
예시적인 실시예들에 따르면, 확산 배리어 패턴(160)은 확산 방지 도펀트를 함유하는 반도체 물질을 포함할 수 있다. 상기 확산 방지 도펀트는 탄소를 포함할 수 있다. 일 실시예에 있어서, 확산 배리어 패턴(160)은 탄소가 도핑된 폴리실리콘을 포함할 수 있다. 일 실시예에 있어서, 확산 배리어 패턴(160)은 실리콘 탄화물(silicon carbide)을 포함할 수 있다.
상술한 바와 같이, 확산 배리어 패턴(160)은 확산성 혹은 이동성이 낮은 탄소와 같은 도펀트를 포함할 수 있다. 상기 도펀트에 의해 제1 및 제2 반도체 패턴(110, 150)에 포함된 상기 n형 불순물 및 p형 불순물이 진성 반도체 패턴(130)으로 확산되어 서로 혼입되는 것을 차단할 수 있다. 따라서, 반도체 다이오드(100)의 경계, 예를 들면, p-i 계면 및 n-i 계면이 명확하게 정의될 수 있으며, 상기 계면들의 인접부에서 발생하는 누설 전류에 따른 반도체 다이오드의 특성 열화를 방지할 수 있다.
도 2는 일 실시예에 따른 반도체 다이오드를 나타내는 단면도이다. 설명의 편의를 위해, 도 2는 도펀트 영역을 농도 분포 그래프로 도시하고 있다.
도 2를 참조하면, 반도체 다이오드(100a)는 도 1을 참조로 설명한 바와 같이, 순차적으로 적층된 제1 반도체 패턴(110), 진성 반도체 패턴(130) 및 제2 반도체 패턴(150)을 포함할 수 있다.
반도체 다이오드(100a)에 있어서, 예를 들면 탄소를 포함하는 도펀트가 도 2에 점선으로 표시된 분포로 함유될 수 있다. 이에 따라, 반도체 다이오드(100a)의 높이 방향을 따라, 농도의 감소 및 증가가 반복되는 형태의 도펀트 영역이 형성될 수 있다.
상기 도펀트 영역의 농도 분포는 복수의 피크(peak)들을 형성할 수 있다. 이에 따라, 상기 도펀트 영역은 상기 피크에 해당하는 복수의 최대 도펀트 영역을 포함할 수 있다.
도 2에 도시된 바와 같이, 반도체 다이오드(100a)는 제1 최대 도펀트 영역(160a) 및 제2 최대 도펀트 영역(160b)을 포함할 수 있다.
제1 최대 도펀트 영역(160a)은 제1 반도체 패턴(110) 및 진성 반도체 패턴(130)의 계면 인접부에서 형성될 수 있다. 예를 들면, 제1 최대 도펀트 영역(160a)은 n-i 계면 인접부에 형성될 수 있다. 일 실시예에 있어서, 제1 최대 도펀트 영역(160a)은 제1 반도체 패턴(110)의 상부 및 진성 반도체 패턴(130)의 하부에 걸쳐 형성될 수 있다.
제2 최대 도펀트 영역(160b)은 제2 반도체 패턴(150) 및 진성 반도체 패턴(130)의 계면 인접부에서 형성될 수 있다. 예를 들면, 제2 최대 도펀트 영역(160b)은 p-i 계면 인접부에 형성될 수 있다. 일 실시예에 있어서, 제2 최대 도펀트 영역(160b)은 제2 반도체 패턴(150)의 하부 및 진성 반도체 패턴(130)의 상부에 걸쳐 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 도펀트 영역의 농도는 상기 계면 인접부들에서 멀어질수록 감소할 수 있다.
제1 및 제2 최대 도펀트 영역들(160a, 160b)은 실질적으로 각각 도 1에 도시된 제1 및 제2 확산 배리어 패턴들(120, 140)로 기능할 수 있다.
예시적인 실시예들에 따르면, 복수의 상기 최대 도펀트 영역들에 의해 상기 반도체 패턴들 사이의 계면에서 발생하는 불순물들의 확산이 방지되어 상기 반도체 다이오드의 누설 전류에 따른 특성 열화를 방지할 수 있다.
도 3은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 평면도이다. 도 4 및 도 5는 각각 도 3의 I-I'라인 및 II-II'라인을 따라 절단한 단면도들이다.
예를 들면, 도 3 내지 도 5는 불휘발성을 갖는 저항 변화 메모리(ReRAM) 장치를 도시하고 있다. 상기 ReRAM 장치는 도전 라인들이 교차하는 교차부에 하나의 선택소자 및 하나의 저항 소자를 포함하는 메모리 셀이 배치되는 크로스-포인트(cross-point) 구조를 가질 수 있다.
한편, 설명의 편의를 위해 도 3에서는 제1 도전 라인, 제2 도전 라인 및 메모리 셀 만을 도시하였으며, 나머지 구성들의 도시는 생략되었다.
도 3 내지 도 5를 참조하면, 상기 가변 저항 메모리 장치는 복수의 제1 도전 라인들(210) 및 제1 도전 라인(210) 상부에 배치되며 제1 도전 라인(210)과 교차하는 복수의 제2 도전 라인들(280)을 포함할 수 있다. 제1 도전 라인(210) 및 제2 도전 라인(280)이 교차하는 교차부(205)에는 메모리 셀(255)이 구비될 수 있다. 상기 가변 저항 메모리 장치는 인접하는 메모리 셀들(255) 사이에서 서로 교차하며 연장하는 제1 절연막 패턴(265) 및 제2 절연막 패턴(275)을 포함할 수 있다.
제1 도전 라인(210)은 베이스 절연막(200) 상에서 제1 방향을 따라 연장할 수 있다. 예를 들면, 제1 도전 라인(210)은 베이스 절연막(200) 상면에 대해 평행한 상기 제1 방향을 따라 연장하며, 베이스 절연막(200) 상면에 대해 평행하며 상기 제1 방향과 교차하는 제2 방향을 따라 복수로 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 방향 및 상기 제2 방향은 실질적으로 서로 수직한 방향으로 교차할 수 있다. 일 실시예에 있어서, 상기 제1 방향 및 상기 제2 방향은 소정의 예각으로 서로 교차할 수도 있다. 한편, 상기 제1 방향 및 상기 제2 방향의 정의는 이후 모든 도면들에서 실질적으로 동일하게 적용될 수 있다.
베이스 절연막(200)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 베이스 절연막(200)은 반도체 기판(도시되지 않음) 상에 형성된 트랜지스터와 같은 하부 구조물(도시되지 않음)을 커버할 수 있다.
제1 도전 라인(210)은 예를 들면, 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti) 또는 탄탈륨(Ta)과 같은 금속 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 도전 라인(210)은 워드 라인(word line)으로 제공될 수 있다.
제2 도전 라인(280)은 제1 도전 라인(210) 상부에 배치되어 상기 제2 방향으로 연장할 수 있다. 또한, 복수의 제2 도전 라인들(280)이 상기 제1 방향을 따라 복수로 배치될 수 있다.
제2 도전 라인(280)은 예를 들면, 텅스텐, 구리, 알루미늄, 티타늄 또는 탄탈륨과 같은 금속 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 제2 도전 라인(280)은 비트 라인(bit line)으로 제공될 수 있다.
제1 도전 라인(210) 및 제2 도전 라인(280)이 교차 혹은 중첩되는 교차부(205)에는 메모리 셀(255)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 메모리 셀들(255)이 상기 제1 방향 및 상기 제2 방향을 따라 배치되어 크로스-포인트 어레이를 형성할 수 있다.
메모리 셀(255)은 하나의 선택 소자(Selection device)(100) 및 하나의 저항 소자(Resistance device)(250)를 포함하는 "1S+1R" 구조를 가질 수 있다.
예시적인 실시예들에 따르면, 선택 소자(100)로서 반도체 다이오드를 사용할 수 있다. 상기 반도체 다이오드는 도 1을 참조로 설명한 반도체 다이오드(100)와 실질적으로 동일하거나 유사한 구성 및 구조를 가질 수 있다.
상술한 바와 같이, 상기 반도체 다이오드는 제1 도전 라인(210)의 상면으로부터 순차적으로 적층된 제1 반도체 패턴(110), 진성 반도체 패턴(130) 및 제2 반도체 패턴(150)을 포함할 수 있다. 또한, 제1 반도체 패턴(110) 및 진성 반도체 패턴(130) 사이에 제1 확산 배리어 패턴(120)이 형성되며, 제2 반도체 패턴(150) 및 진성 반도체 패턴(130) 사이에 제2 확산 배리어 패턴(140)이 형성될 수 있다.
예를 들면, 제1 반도체 패턴(110) 및 제2 반도체 패턴(150)은 각각 제1 불순물 및 제2 불순물이 함유된 반도체 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 반도체 패턴(110) 및 제2 반도체 패턴(150)은 각각 n형 불순물 및 p형 불순물이 함유된 폴리실리콘을 포함할 수 있다.
제1 및 제2 확산 배리어 패턴들(120, 140)은 도펀트가 함유된 반도체 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 확산 배리어 패턴들(120, 140)은 탄소가 도핑된 폴리실리콘 또는 실리콘 탄화물을 포함할 수 있다.
제1 및 제2 확산 패턴들(120, 140)에 의해 상기 제1 불순물 및 상기 제2 불순물이 확산되어 진성 반도체 패턴(130) 내부에서 혼입되는 것을 차단할 수 있다.
일 실시예에 있어서, 상기 반도체 다이오드는 도 2를 참조로 설명한 반도체 다이오드(100a)와 실질적으로 동일하거나 유사한 구성 및 구조를 가질 수 있다. 예를 들면, 탄소를 포함한 도펀트가 상기 반도체 다이오드의 높이 방향을 따라 분포되어 도펀트 영역이 형성될 수 있다. 상기 도펀트 영역은 복수의 최대 도펀트 영역들을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 도펀트 영역은 제1 반도체 패턴(110) 및 진성 반도체 패턴(130)의 계면 인접부에 형성되는 제1 최대 도펀트 영역, 및 제2 반도체 패턴(150) 및 진성 반도체 패턴(130)의 계면 인접부에 형성되는 제2 최대 도펀트 영역을 포함할 수 있다.
선택 소자(100) 상에는 가변 저항 패턴(230)을 포함하는 저항 소자(250)가 구비될 수 있다. 가변 저항 패턴(230)은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 포함할 수 있다.
예를 들면, 가변 저항 패턴(230)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3),BTO(BaTiO3),PCMO(Pr1-XCaXMnO3)등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
가변 저항 패턴(230)은 상술한 물질을 포함하는 복수의 막이 적층된 구조를 가질 수도 있다. 예를 들면, 가변 저항 패턴(230)은 제1 하프늄 산화물(HfO2)막, 제2 하프늄 산화물(HfOx) 막 및 지르코늄 산화물 막이 적층된 구조를 가질 수 있다. 또한, 가변 저항 패턴(230)은 티타늄 알루미늄 산화물(TiAlOx) 막, 탄탈륨 산화물 막 및 알루미늄 산화물 막이 적층된 구조를 가질 수도 있다.
예시적인 실시예들에 따르면, 저항 소자(250)는 선택 소자(100)와 가변 저항 패턴(230) 사이에 배치되는 하부 전극(220) 및 제2 도전 라인(280)과 가변 저항 패턴(230) 사이에 배치되는 상부 전극(240)을 더 포함할 수 있다.
하부 전극(220) 및 상부 전극(240)은 예를 들면, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
메모리 셀들(255)은 상기 제1 방향을 따라 복수로 배치되어 메모리 셀 열(column)이 정의될 수 있다. 상기 제2 방향을 따라 복수의 상기 메모리 셀 열들이 형성될 수 있다.
또한, 상기 제2 방향을 따라 복수의 메모리 셀들(255)이 배치되어 메모리 셀 행(row)이 정의될 수 있다. 상기 제1 방향을 따라 복수의 상기 메모리 셀 행들이 형성될 수 있다.
인접하는 상기 메모리 셀 열들 사이에는 제1 절연막 패턴(265)이 형성될 수 있다. 제1 절연막 패턴(265)은 상기 제1 방향을 따라 연장될 수 있다. 이 경우, 제1 도전 라인(210) 및 제1 절연막 패턴(265)은 실질적으로 동일한 방향으로 연장될 수 있다. 도 4에 도시된 바와 같이 제1 절연막 패턴(265)에 의해 제1 도전 라인들(210)이 서로 물리적으로 구분 혹은 분리될 수 있다.
일 실시예에 있어서, 제1 절연막 패턴(265)은 베이스 절연막(200)의 상부를 부분적으로 관통할 수 있다. 이 경우, 제1 절연막 패턴(265)은 베이스 절연막(200) 내에 삽입된 형상을 가질 수 있다.
인접하는 상기 메모리 셀 행들 사이에는 제2 절연막 패턴(275)이 형성될 수 있다. 제2 절연막 패턴(275)은 상기 제2 방향을 따라 연장될 수 있다. 이 경우, 제2 도전 라인(280) 및 제2 절연막 패턴(275)은 실질적으로 동일한 방향으로 연장될 수 있다. 도 5에 도시된 바와 같이 제2 절연막 패턴(275)에 의해 제2 도전 라인들(280)이 서로 물리적으로 구분 혹은 분리될 수 있다.
일 실시예에 있어서, 제2 절연막 패턴(275)은 제1 도전 라인(210)의 상부를 부분적으로 관통할 수 있다. 이 경우, 제2 절연막 패턴(275)은 제1 도전 라인(210) 내에 삽입된 형상을 가질 수 있다.
제1 절연막 패턴(265) 및 제2 절연막 패턴(275)은 서로 교차하도록 연장할 수 있다. 각 메모리 셀(255)은 제1 및 제2 절연막 패턴들(265, 275)에 의해 둘러싸일 수 있다. 따라서, 제1 및 제2 절연막 패턴들(265, 275)에 의해 인접하는 메모리 셀들(255)이 서로 절연될 수 있다.
제1 및 제2 절연막 패턴들(265, 275)은 예를 들면, 실리콘 산화물 계열의 절연 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 절연막 패턴들(265, 275)은 갭-필(gap-fill) 특성 또는 스텝 커버리지(step coverage) 특성이 우수한 중온 산화물(Middle Temperature Oxide:　MTO), 고온 산화물(High Temperature Oxide: HTO) 또는 ALD(atomic layer deposition) 산화물을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 각 메모리 셀(255)에 포함된 선택 소자(100)는 확산 배리어 패턴들(120, 140)을 포함할 수 있다. 따라서, 예를 들면, 반도체 다이오드 구조를 갖는 선택 소자(100)에서의 누설 전류, 동작 특성 열화를 방지할 수 있다. 그러므로, 메모리 셀(255)의 신뢰성 있는 선택이 가능하며, 상기 누설 전류 등에 의한 메모리 셀들(255) 사이의 간섭(interference) 또는 크로스-토크(cross-talk) 현상을 억제할 수 있다.
상술한 바와 같이, 상기 가변 저항 메모리 장치는 ReRAM 장치로서 제공될 수 있다.
일 실시예에 있어서, 가변 저항 패턴(230)은 상변화에 의해 저항이 변하는 물질을 포함할 수 있다. 예를 들면, 가변 저항 패턴(230)은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 이 경우, 상기 가변 저항 메모리 장치는 상변화 메모리 장치(Phase Change RAM: PRAM) 장치로서 제공될 수 있다.
일 실시예에 있어서, 가변 저항 패턴(230)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있다. 예를 들면, 가변 저항 패턴(230)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다. 이 경우, 상기 가변 저항 메모리 장치는 자기 저항 메모리(Magnetic RAM: MRAM) 장치로서 제공될 수 있다.
도 6 내지 도 14는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 6 내지 도 14는 도 3 내지 도 5에 도시된 가변 저항 메모리 장치의 제조 방법을 도시하고 있다.
구체적으로, 도 6 내지 도 12는 도 3에 도시된 I-I'라인 방향을 따라 절단한 단면도들이다. 도 13 및 도 14는 도 3에 도시된 II-II'라인 방향을 따라 절단한 단면도들이다.
도 6을 참조하면, 베이스 절연막(200) 상에 제1 도전막(203) 및 제1 예비 반도체막(103)을 형성할 수 있다.
베이스 절연막(200)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 예를 들면, 베이스 절연막(200)은 반도체 기판(도시되지 않음) 상에 형성된 트랜지스터와 같은 하부 구조물(도시되지 않음)을 덮도록 상기 절연 물질을 증착하여 형성될 수 있다.
제1 도전막(203)은 예를 들면, 텅스텐, 구리, 알루미늄, 티타늄 또는 탄탈륨과 같은 금속 물질을 사용하여 형성될 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
제1 예비 반도체막(103)은 실리콘 계열 또는 게르마늄 계열 물질과 같은 반도체 물질을 사용하여 형성될 수 있다. 예를 들면, 제1 예비 반도체막(103)은 폴리실리콘을 사용하여 형성될 수 있다.
일 실시예에 있어서, 제1 예비 반도체막(103)은 제1 불순물이 도핑된반도체 물질을 사용하여 형성될 수 있다. 예를 들면, 제1 예비 반도체막(103)은 인 혹은 비소와 같은 n형 불순물을 포함하는 폴리실리콘을 사용하여 형성될 수 있다.
제1 도전막(203) 및 제1 예비 반도체막(103)은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 등을 통해 형성될 수 있다.
도 7을 참조하면, 제1 예비 반도체막(103) 상에 제1 예비 확산 배리어막(113)을 형성할 수 있다.
예시적인 실시예들에 따르면, 탄소를 포함하는 도펀트를 제1 예비 반도체막(103) 상에 주입 혹은 증착함으로써 제1 예비 확산 배리어막(113)을 형성할 수 있다.
일 실시예에 있어서, 제1 예비 확산 배리어막(113)은 이온 주입 공정을 통해 제1 예비 반도체막(103) 상부에 탄소 이온을 주입함으로써 형성될 수 있다.
일 실시예에 있어서, 제1 예비 확산 배리어막(113)은 탄소 함유 가스를 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 통해 형성될 수 있다. 예를 들면, 상기 탄소 함유 가스는 메틸 실란(SiH3CH3),메탄(CH4)또는 에탄(C2H6)등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 상기 SEG 공정은 제1 예비 반도체막(103)을 씨드(seed)로 사용하여 수행될 수 있으며, 이에 따라, 제1 예비 확산 배리어막(113)은 실리콘 탄화물과 같은 탄소가 도핑된 실리콘 계열 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 SEG 공정 수행 전에 예를 들면, 불산(HF) 용액을 사용하여 제1 예비 반도체막(103)의 표면을 세정할 수 있다. 상기 세정 공정에 의해 제1 예비 반도체막(103)의 상기 표면 상에 노출된 상기 제1 불순물을 제거할 수 있다. 이에 따라, 상기 SEG 공정 수행 시, 상기 제1 불순물이 제1 예비 확산 배리어막(113) 내부로 확산되는 것을 방지할 수 있다.
도 8을 참조하면, 제1 예비 확산 배리어막(113) 상에 예비 진성 반도체막(123), 제2 예비 확산 배리어막(133) 및 제2 예비 반도체막(143)을 순차적으로 형성할 수 있다.
예비 진성 반도체막(123)은 불순물이 도핑되지 않은 폴리실리콘과 같은 반도체 물질을 사용하여 형성될 수 있다.
제2 예비 확산 배리어막(133)은 상술한 제1 예비 확산 배리어막(133) 형성을 위한 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다. 이에 따라, 제2 예비 확산 배리어막(133)은 탄소가 도핑된 실리콘 계열의 물질, 예를 들면 탄소가 도핑된 폴리실리콘 또는 실리콘 탄화물을 포함할 수 있다.
제2 예비 반도체막(143)은 실리콘 계열 또는 게르마늄 계열 물질과 같은 반도체 물질을 사용하여 형성될 수 있다. 예를 들면, 제2 예비 반도체막(143)은 폴리실리콘을 사용하여 형성될 수 있다.
일 실시예에 있어서, 제2 예비 반도체막(143)은 제2 불순물이 도핑된반도체 물질을 사용하여 형성될 수 있다. 예를 들면, 제2 예비 반도체막(143)은 붕소 혹은 인듐과 같은 p형 불순물을 포함하는 폴리실리콘을 사용하여 형성될 수 있다.
예비 진성 반도체막(123), 제2 예비 확산 배리어막(133) 및 제2 예비 반도체막(143)은 예를 들면, PVD 공정, 스퍼터링 공정, ALD 공정 또는 CVD 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 도 2를 참조로 설명한 바와 같이, 예를 들면 탄소를 포함하는 도펀트는 복수의 최대 도펀트 영역들을 형성하며 분포될 수도 있다.
예시적인 실시예들에 따르면, 상기 도펀트 영역은 제1 예비 반도체막(103) 및 예비 진성 반도체막(123)의 계면 인접부에 형성되는 제1 최대 도펀트 영역, 및 제2 예비 반도체막(143) 및 예비 진성 반도체막(123)의 계면 인접부에 형성되는 제2 최대 도펀트 영역을 포함할 수 있다.
도 9를 참조하면, 어닐링(annealing) 공정을 통해 제1 예비 반도체막(103), 제1 예비 확산 배리어막(113), 예비 진성 반도체막(123), 제2 예비 확산 배리어막(133) 및 제2 예비 반도체막(143)을 각각 제1 반도체막(105), 제1 확산 배리어막(115), 진성 반도체막(125), 제2 확산 배리어막(135) 및 제2 반도체막(145)으로 변환시킬 수 있다.
예시적인 실시예들에 따르면, 상기 어닐링 공정에 의해 제1 예비 반도체막(103) 및 제2 예비 반도체막(143)에 각각 함유된 상기 제1 불순물 및 상기 제2 불순물이 제1 반도체막(105) 및 제2 반도체막(145) 내부에서 균일하게 확산되어 분포할 수 있다. 상기 어닐링 공정 수행시 상기 제1 및 제2 불순물은 각각 제1 및 제2 확산 배리어막(115, 135)에 의해 차단되어 진성 반도체막(125) 내부에서 실질적으로 혼입되지 않을 수 있다.
일 실시예에 따르면, 상기 어닐링 공정 수행 전에 불순물 주입 공정을 수행할 수 있다. 예를 들면, 상기 제1 불순물을 먼저 제1 예비 반도체막(103) 내부로 먼저 주입할 수 있다. 이후, 상기 제2 불순물을 제2 예비 반도체막(143) 내부로 주입할 수 있다. 상기 불순물 주입 공정의 투영 거리(Projected Range: Rp)를 상기 제1 및 제2 불순물들에 대해 적절히 조절하여, 제1 예비 반도체막(103) 및 제2 예비 반도체막(143)이 각각 상기 제1 불순물 및 상기 제2 불순물을 배타적으로 함유할 수 있다.
그러나, 상술한 바와 같이 제1 예비 반도체막(103) 및 제2 예비 반도체막(143)의 형성 단계에서 각각 상기 제1 불순물 및 상기 제2 불순물을 도핑 또는 주입할 수도 있다.
도 10을 참조하면, 제2 반도체막(145) 상에 하부 전극막(215), 가변 저항 물질막(225) 및 상부 전극막(235)을 순차적으로 형성할 수 있다.
하부 전극막(215) 및 상부 전극막(235)은 금속 질화물 또는 금속 실리콘 질화물을 사용하여 형성될 수 있다. 예를 들면, 하부 전극막(215) 및 상부 전극막(235)은 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물 또는 지르코늄 실리콘 질화물을 사용하여 형성될 수 있다. 이들은 단독으로 또는 2 이상을 조합하여 사용될 수 있다.
가변 저항 물질막(225)은 상기 가변 저항 메모리 장치의 타입에 따라 적절한 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치가 ReRAM 장치에 적용되는 경우, 가변 저항 물질막(225)은 페로브스카이트 계열 물질 또는 전이 금속 산화물을 사용하여 형성될 수 있다. 예를 들어, 가변 저항 물질막(225)은 STO, BTO, PCMO, 티타늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 산화물, 탄탈륨 산화물, 니오븀 산화물, 코발트 산화물, 텅스텐 산화물, 란탄 산화물, 아연 산화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 가변 저항 물질막(225)은 상술한 물질을 함유하는 복수의 막들이 적층된 구조로 형성될 수도 있다
일 실시예에 있어서, 상기 가변 저항 메모리 장치가 PRAM 장치에 적용되는 경우, 가변 저항 물질막(225)은 칼코게나이드 계열의 물질을 사용하여 형성될 수 있다. 일 실시예에 있어서, 상기 가변 저항 메모리 장치가 MRAM 장치에 적용되는 경우, 가변 저항 물질막(225)은 철, 니켈, 코발트, 디스프로슘, 가돌리늄 등을 포함하는 강자성체를 사용하여 형성될 수도 있다.
하부 전극막(215), 가변 저항 물질막(225) 및 상부 전극막(235)은 예를 들면, 예를 들면, PVD 공정, 스퍼터링 공정, ALD 공정 또는 CVD 공정을 통해 형성될 수 있다.
도 11을 참조하면, 상부 전극막(235), 가변 저항 물질막(225), 하부 전극막(215), 제2 반도체막(145), 제2 확산 배리어막(135), 진성 반도체막(125), 제1 확산 배리어막(115), 제1 반도체막(105) 및 제1 도전막(203)을 부분적으로 식각하여 제1 개구부(260)를 형성할 수 있다.
예를 들면, 상부 전극막(235) 상에 상부 전극막(235) 상면을 일부 노출시키며 상기 제1 방향으로 연장하는 마스크 패턴(도시되지 않음)을 형성할 수 있다. 이후, 상기 마스크 패턴을 이용한 건식 식각 공정을 통해 상부 전극막(235), 가변 저항 물질막(225), 하부 전극막(215), 제2 반도체막(145), 제2 확산 배리어막(135), 진성 반도체막(125), 제1 확산 배리어막(115), 제1 반도체막(105) 및 제1 도전막(203)을 순차적으로 식각함으로써 제1 개구부(260)를 형성할 수 있다. 상기 마스크 패턴은 예를 들면, 포토레지스트 물질, 또는 탄소계 혹은 실리콘 계 스핀-온 하드 마스크(Spin-On Hard mask: SOH) 물질을 사용하여 형성될 수 있다. 제1 개구부(260) 형성 후 상기 마스크 패턴은 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
일 실시예에 있어서, 제1 개구부(260) 형성을 위한 상기 식각 공정에 의해 베이스 절연막(200)의 상부도 부분적으로 식각될 수 있다. 이 경우, 제1 개구부(260)는 베이스 절연막(200)의 내부로 연장될 수 있다.
예시적인 실시예들에 따르면, 제1 개구부(260)는 상기 제1 방향을 따라 연장되며, 상기 제2 방향을 따라 복수로 형성될 수 있다. 한편, 제1 개구부(260)가 형성됨에 따라, 베이스 절연막(200) 상에 순차적으로 적층되어 상기 제1 방향을 따라 연장되는 제1 도전 라인(210), 제1 반도체막 라인(107), 제1 확산 배리어막 라인(117), 진성 반도체막 라인(127), 제2 확산 배리어막 라인(137), 제2 반도체막 라인(147), 하부 전극막 패턴(217), 가변 저항 물질막 패턴(227) 및 상부 전극막 패턴(237)이 형성될 수 있다.
도 12를 참조하면, 제1 개구부(260)를 채우는 제1 절연막 패턴(265)을 형성하고, 상부 전극막 패턴(237) 및 제1 절연막 패턴(265) 상에 제2 도전막(277)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 개구부(260)를 충분히 채우는 제1 절연막을 베이스 절연막(200) 및 상부 전극막 패턴(237) 상에 형성할 수 있다. 이후, 상기 제1 절연막의 상부를 상부 전극막 패턴(237)의 상면이 노출될 때까지 평탄화하여 제1 절연막 패턴(265)을 형성할 수 있다.
상기 제1 절연막은 갭-필 특성 또는 스텝 커버리지 특성이 우수한 MTO, HTO 또는 ALD 산화물과 같은 실리콘 산화물 계열 물질을 사용하여 형성될 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정(Chemical Mechanical Polish: CMP) 공정 또는 에치-백(etch-back) 공정을 포함할 수 있다.
제2 도전막(277)은 제1 도전막(203)과 실질적으로 동일하거나 유사한 물질을 사용하여 형성될 수 있다. 예를 들면, 제2 도전막(277)은 금속을 사용하여 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
도 13을 참조하면, 제2 도전막(277), 상부 전극막 패턴(237), 가변 저항 물질막 패턴(227), 하부 전극막 패턴(217), 제2 반도체막 라인(147), 제2 확산 배리어막 라인(137), 진성 반도체막 라인(127), 제1 확산 배리어막 라인(117) 및 제1 반도체막 라인(107)을 부분적으로 식각하여 제2 개구부(270)를 형성할 수 있다. 상기 식각 공정에 의해 제1 절연막 패턴(265)도 부분적으로 식각될 수 있다.
예를 들면, 제2 도전막(277) 상에 제2 도전막(277) 상면을 일부 노출시키며 상기 제2 방향으로 연장하는 마스크 패턴(도시되지 않음)을 형성할 수 있다. 이후, 상기 마스크 패턴을 이용한 건식 식각 공정을 통해 제2 도전막(277), 상부 전극막 패턴(237), 가변 저항 물질막 패턴(227), 하부 전극막 패턴(217), 제2 반도체막 라인(147), 제2 확산 배리어막 라인(137), 진성 반도체막 라인(127), 제1 확산 배리어막 라인(117), 제1 반도체막 라인(107) 및 제1 절연막 패턴(265)을 순차적으로 식각함으로써 제2 개구부(270)를 형성할 수 있다. 상기 마스크 패턴은 예를 들면, 포토레지스트 물질 또는 SOH 물질을 사용하여 형성될 수 있다. 제2 개구부(270) 형성 후 상기 마스크 패턴은 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
예시적인 실시예들에 따르면, 제2 개구부(270)는 상기 제2 방향을 따라 연장되며, 상기 제1 방향을 따라 복수로 형성될 수 있다. 제2 개구부(270)에 의해 제1 도전 라인(210)의 상면이 노출될 수 있다.
일 실시예에 있어서, 제1 개구부(270) 형성을 위한 상기 식각 공정에 의해 제1 도전 라인(210)의 상부도 부분적으로 식각될 수 있다. 이 경우, 제2 개구부(270)는 제1 도전 라인(210)의 내부로 연장될 수 있다.
한편, 제2 개구부(270)가 형성됨에 따라, 제2 도전 라인(280)이 형성되며, 제1 도전 라인(210) 및 제2 도전 라인(280) 사이에서 순차적으로 적층되는 제1 반도체 패턴(110), 제1 확산 배리어 패턴(120), 진성 반도체 패턴(130), 제2 확산 배리어 패턴(140), 제2 반도체 패턴(150), 하부 전극(220), 가변 저항 패턴(230) 및 상부 전극(240)이 형성될 있다.
제2 도전 라인(280)은 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수의 제2 도전 라인들(280)이 형성될 수 있다. 이에 따라, 제2 도전 라인(280)은 제1 도전 라인(210) 상부에서 제1 도전 라인(210)과 서로 교차할 수 있다. 도 3에 도시된 바와 같이, 제1 도전 라인(210) 및 제2 도전 라인(280)이 교차하는 각 교차부(205) 마다 메모리 셀(255)이 형성될 수 있다.
메모리 셀(255)은 선택 소자(100) 및 저항 소자(250)를 포함할 수 있다. 선택 소자(100)는 제1 도전 라인(210) 상에 순차적으로 적층된 제1 반도체 패턴(110), 제1 확산 배리어 패턴(120), 진성 반도체 패턴(130), 제2 확산 배리어 패턴(140) 및 제2 반도체 패턴(150)을 포함할 수 있다. 저항 소자(250)는 선택 소자(100) 상에 형성된 하부 전극(220), 가변 저항 패턴(230) 및 상부 전극(240)을 포함할 수 있다.
일 실시예에 있어서, 도 2를 참조로 설명한 바와 같이 탄소를 포함하는 도펀트가 복수의 최대 도펀트 영역을 포함하도록 선택 소자(100) 내부에 분포될 수 있다. 이 경우, 최대 농도 피크에 해당하는 제1 최대 도펀트 영역 및 제2 최대 도펀트 영역이 형성될 수 있다.
상기 제1 최대 도펀트 영역은 제1 반도체 패턴(110) 및 진성 반도체 패턴(130)의 계면 인접부에서 형성될 수 있다. 일 실시예에 있어서, 상기 제1 최대 도펀트 영역은 제1 반도체 패턴(110)의 상부 및 진성 반도체 패턴(130)의 하부에 걸쳐 형성될 수 있다.
상기 제2 최대 도펀트 영역은 제2 반도체 패턴(150) 및 진성 반도체 패턴(130)의 계면 인접부에서 형성될 수 있다. 일 실시예에 있어서, 상기 제2 최대 도펀트 영역은 제2 반도체 패턴(150)의 하부 및 진성 반도체 패턴(130)의 상부에 걸쳐 형성될 수 있다.
도 14를 참조하면, 제2 개구부(270)를 채우는 제2 절연막 패턴(275)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 개구부(270)을 충분히 채우는 제2 절연막을 제1 도전 라인(210), 제1 절연막 패턴(265) 및 제2 도전 라인(280) 상에 형성할 수 있다. 상기 제2 절연막은 상기 제1 절연막과 실질적으로 동일하거나 유사한 실리콘 산화물 계열 물질을 사용하여 형성될 수 있다.
이후, 제2 도전 라인(280)의 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 상기 제2 절연막 상부를 평탄화하여 제2 절연막 패턴(275)을 형성할 수 있다.
제2 절연막 패턴(275)은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 제2 절연막 패턴들(275)이 형성될 수 있다. 따라서, 제1 절연막 패턴(265) 및 제2 절연막 패턴(275)은 서로 교차하며 연장될 수 있다.
각 교차부(205)에 형성된 메모리 셀(255)의 측부들은 제1 및 제2 절연막 패턴들(265, 275)에 의해 둘러싸일 수 있다. 따라서, 인접하는 메모리 셀들(255)이 제1 및 제2 절연막 패턴들(265, 275)에 의해 서로 절연될 수 있다.
일 실시예에 있어서, 제2 도전 라인(280) 및 제2 절연막 패턴(275) 상에 상술한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 추가적인 메모리 셀 및 도전 라인을 형성할 수 있다. 이 경우, 적층형 메모리 셀 어레이를 포함하는 가변 저항 메모리 장치를 수득할 수 있다.
도 15 및 도 16은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 15 및 도 16에 도시된 가변 저항 메모리 장치는 스페이서 및 에어 갭의 추가 외에는 도 3 내지 도 5를 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략한다. 또한, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 15 및 도 16을 참조하면, 상기 가변 저항 메모리 장치는 각각 상기 제1 방향 및 상기 제2 방향으로 연장하는 제1 도전 라인(210) 및 제2 도전 라인(280)의 교차부에 배치되는 메모리 셀(255)을 포함할 수 있다.
메모리 셀들(255)은 상기 제1 방향을 따라 복수로 배치되어 메모리 셀 열이 정의될 수 있다. 상기 제2 방향을 따라 복수의 상기 메모리 셀 열들이 형성될 수 있다. 또한, 상기 제2 방향을 따라 복수의 메모리 셀들(255)이 배치되어 메모리 셀 행이 정의될 수 있다. 상기 제1 방향을 따라 복수의 상기 메모리 셀 행들이 형성될 수 있다.
제1 스페이서(262)는 메모리 셀(255)의 측벽 및 제1 도전 라인(210)의 측벽 상에 형성될 수 있다. 제1 스페이서(262)는 인접하는 제1 도전 라인들(210) 사이에 노출된 베이스 절연막(200) 상면 상에도 형성될 수 있다. 예를 들면, 제1 스페이서(262)는 상기 제2 방향을 따라 마주보는 인접하는 메모리 셀들(255)의 측벽들 상에 형성될 수 있다.
제2 스페이서(272)는 메모리 셀(255)의 측벽 및 제2 도전 라인(280)의 측벽 상에 형성될 수 있다. 제2 스페이서(272)는 인접하는 제1 반도체 패턴들(110) 사이에 노출된 제1 도전 라인(210) 상면 상에도 형성될 수 있다. 예를 들면, 제2 스페이서(272)는 상기 제1 방향을 따라 마주보는 인접하는 메모리 셀들(255)의 측벽들 상에 형성될 수 있다.
하나의 메모리 셀(255)의 상기 측벽들은 제1 및 제2 스페이서들(262, 272)에 의해 둘러싸일 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 스페이서(262, 272)는 탄소 함유 절연물질을 포함할 수 있다. 예를 들면, 제1 및 제2 스페이서(262, 272)는 실리콘 탄질화물(SiCxNy) 또는 실리콘 탄산화물(SiCxOy)을 포함할 수 있다. 이에 따라, 제1 및 제2 반도체 패턴들(110, 150)에 포함된 불순물들이 메모리 셀(255)의 상기 측벽을 통해 확산되는 것을 억제할 수 있다.
제1 절연막 패턴(265a)은 제1 스페이서(262) 상에 형성되며 인접하는 상기 메모리 열들 사이에서 상기 제1 방향을 따라 연장될 수 있다. 일 실시예에 있어서, 제1 절연막 패턴(265a) 내부에는 제1 에어 갭(air gap)(267)이 형성될 수 있다. 제1 에어 갭(267)은 인접하는 상기 메모리 열들 사이에서 상기 제1 방향을 따라 연장될 수 있다.
제1 절연막 패턴(265a) 및 제1 에어 갭(267)에 의해 제1 도전 라인들(210) 및 상기 메모리 셀 열들이 서로 절연 또는 분리될 수 있다.
제2 절연막 패턴(275a)은 제2 스페이서(272) 상에 형성되며 인접하는 상기 메모리 행들 사이에서 상기 제2 방향을 따라 연장될 수 있다. 일 실시예에 있어서, 제2 절연막 패턴(275a) 내부에는 제2 에어 갭(276)이 형성될 수 있다. 제2 에어 갭(276)은 인접하는 상기 메모리 행들 사이에서 상기 제2 방향을 따라 연장될 수 있다.
제2 절연막 패턴(275a) 및 제2 에어 갭(276)에 의해 제2 도전 라인들(280) 및 상기 메모리 셀 행들이 서로 절연 또는 분리될 수 있다.
제1 및 제2 절연막 패턴들(265a, 275a)은 서로 교차하도록 연장하며, 서로 일체로 연결되거나 병합될 수 있다. 또한, 제1 및 제2 에어 갭들(267, 276)은 서로 교차하도록 연장하며, 서로 유체 연결될 수 있다.
제1 및 제2 절연만 패턴들(265a, 275a)은 갭-필 특성 또는 스텝 커버리지 특성이 낮은 절연 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 절연만 패턴들(265a, 275a)은 TEOS(tetra ethyl ortho silicate) 또는 CVD 산화물 같은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 에어 갭들(267, 276)에 의해 제1 및 제2 반도체 패턴들(110, 150)에 포함된 불순물들이 메모리 셀(255)의 상기 측벽들을 통해 확산되는 것을 추가적으로 차단할 수 있다.
도 17 내지 도 22는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 17 내지 도 22는 도 15 및 도 16에 도시된 가변 저항 메모리 장치의 제조 방법을 도시하고 있다. 구체적으로, 도 17 내지 도 19는 도 3에 도시된 I-I'라인 방향으로 절단한 단면도들이다, 도 20 내지 도 22는 도 3에 도시된 II-II'라인 방향으로 절단한 단면도들이다.
도 6 내지 도 14를 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 17을 참조하면, 도 6 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 베이스 절연막(200) 상에 제1 도전막, 제1 반도체막, 제1 확산 배리어막. 진성 반도체막, 제2 확산 배리어막, 제2 반도체막, 하부 전극막, 가변 저항 물질막 및 상부 전극막을 순차적으로 형성하고, 이들을 부분적으로 식각함으로써 상기 제1 방향으로 연장하는 제1 개구부(260)를 형성할 수 있다.
제1 개구부(260)가 형성됨에 따라, 베이스 절연막(200) 상에 순차적으로 적층되어 상기 제1 방향을 따라 연장되는 제1 도전 라인(210)이 형성되고, 제1 도전 라인(210) 상에는 제1 반도체막 라인(107), 제1 확산 배리어막 라인(117), 진성 반도체막 라인(127), 제2 확산 배리어막 라인(137), 제2 반도체막 라인(147), 하부 전극막 패턴(217), 가변 저항 물질막 패턴(227) 및 상부 전극막 패턴(237)을 포함하는 메모리 셀 라인 구조물(285)이 형성될 수 있다.
도 18을 참조하면, 메모리 셀 라인 구조물(285) 및 제1 도전 라인(210)의 측벽들 및 제1 개구부(260)를 통해 노출된 베이스 절연막(200)의 상면 상에 제1 스페이서(262)를 형성할 수 있다.
예시적인 실시예들에 따르면, 메모리 셀 라인 구조물(285)의 상기 측벽 및 상면, 제1 도전 라인(210)의 상기 측벽 및 베이스 절연막(200)의 상기 상면을 따라 제1 스페이서막을 형성할 수 있다. 상기 제1 스페이서막은 예를 들면, 실리콘 탄질화물 또는 실리콘 탄산화물과 같은 탄소 함유 절연물질을 사용하여 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
이후, 상기 제1 스페이서막의 상부를 예를 들면, 에치-백 공정을 통해 상부 전극막 패턴(237)의 상기 상면이 노출될 때까지 평탄화하여, 제1 스페이서(262)를 형성할 수 있다.
예시적인 실시예들에 따르면, 고온에서 진행되는 증착 공정과 같은 후속 공정 수행 시, 제1 스페이서(262)에 의해 제1 반도체막 라인(107) 및 제2 반도체막 라인(147)의 측벽들을 통한 불순물들의 확산을 억제할 수 있다.
일 실시예에 있어서, 제1 스페이서(262)를 형성하기 전에 메모리 셀 라인 구조물(285)의 측벽을 불산과 같은 산 용액을 이용해 세정할 수 있다. 이에 따라, 제1 반도체막 라인(107), 제1 확산 배리어막 라인(117), 진성 반도체막 라인(127), 제2 확산 배리어막 라인(137) 및 제2 반도체막 라인(147)의 측벽들을 통해 확산되어 혼합된 상기 불순물들이 제거될 수 있다.
도 19를 참조하면, 제1 스페이서(262) 상에 제1 절연막 패턴(265a)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 스페이서(262) 및 상부 전극막 패턴(237)의 상기 상면 상에 제1 개구부(260)를 채우는 제1 절연막을 형성할 수 있다. 상기 제1 절연막은 갭-필 특성 및 스텝 커버리지 특성이 낮은 물질 및 공정 조건을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 절연막은 TEOS 또는 CVD 산화물과 같은 실리콘 산화물을 사용하여 CVD 공정 또는 스핀 코팅 공정을 통해 형성될 수 있다.
이후, CMP 공정 또는 에치-백 공정을 통해 상부 전극막 패턴(237)의 상기 상면이 노출될 때까지, 상기 제1 절연막의 상부를 평탄화하여 제1 절연막 패턴(265a)을 형성할 수 있다.
일 실시예에 있어서, 제1 절연막 패턴(265a) 내부에는 제1 에어 갭(267)이 형성될 수 있다. 예를 들면, 제1 절연막 패턴(265a)은 제1 개구부(260)의 상부를 캡핑하는 형상을 가질 수 있으며, 제1 에어 갭(267)은 인접하는 메모리 셀 라인 구조물들(285)의 제1 반도체막 라인들(107), 제1 확산 배리어막 라인들(117), 진성 반도체막 라인들(127), 제2 확산 배리어막 라인들(137) 및 제2 반도체막 라인들(147) 사이에 형성될 수 있다.
도 20을 참조하면, 상부 전극막 패턴(237), 제1 스페이서(262) 및 제1 절연막 패턴(265a) 상에 제2 도전막(277)을 형성할 수 있다.
도 21을 참조하면, 도 13을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
이에 따라, 제2 도전막(277) 및 메모리 셀 라인 구조물(285)을 부분적으로 식각하여 제2 개구부(270)를 형성할 수 있다. 상기 식각 공정에 의해 제1 절연막 패턴(265)도 부분적으로 식각될 수 있다.
제2 개구부(270)는 상기 제2 방향을 따라 연장되며, 상기 제1 방향을 따라 복수로 형성될 수 있다. 제2 개구부(270)에 의해 제1 도전 라인(210)의 상면이 노출될 수 있다.
제2 개구부(270)가 형성됨에 따라, 제2 도전 라인(280)이 형성되며, 제1 도전 라인(210) 및 제2 도전 라인(280) 사이에 제1 반도체 패턴(110), 제1 확산 배리어 패턴(120), 진성 반도체 패턴(130), 제2 확산 배리어 패턴(140), 제2 반도체 패턴(150), 하부 전극(220), 가변 저항 패턴(230) 및 상부 전극(240)을 포함하는 메모리 셀(255)이 형성될 수 있다.
도 22를 참조하면, 제2 도전 라인(280) 및 메모리 셀(255)의 측벽들, 및 제1 도전 라인(210)의 상면을 따라 제2 스페이서(272)를 형성할 수 있다. 제2 스페이서(272)는 제1 절연막 패턴(275a)의 일부 표면 상에도 형성될 수 있다.
제2 스페이서(272)는 제1 스페이서(262) 형성을 위한 공정 및 물질과 실질적으로 동일하거나 유사한 공정 및 물질을 사용하여 형성될 수 있다.
일 실시예에 있어서, 제2 스페이서(272)를 형성하기 전에 불산과 같은 산성 용액을 이용해 메모리 셀(255)의 측벽을 세정할 수 있다. 이에 따라, 제1 반도체 패턴(110), 제1 확산 배리어 패턴(120), 진성 반도체 패턴(130), 제2 확산 배리어 패턴(140) 및 제2 반도체 패턴(150)의 측벽들을 통해 혼합된 불순물들을 제거할 수 있다.
이후, 제2 스페이서(272) 상에 제2 개구부(270)를 채우는 제2 절연막 패턴(275a)을 형성할 수 있다. 제2 절연막 패턴(275a)은 제1 절연막 패턴(265a) 형성을 위한 공정 및 물질과 실질적으로 동일하거나 유사한 공정 및 물질을 사용하여 형성될 수 있다.
제2 절연막 패턴(275a) 내부에는 제2 에어 갭(276)이 형성될 수 있다. 예를 들면, 제2 절연막 패턴(275a)은 제2 개구부(270)의 상부를 캡핑하며, 제2 에어 갭(276)은 인접하는 메모리 셀들(255)의 제1 반도체 패턴들(110), 제1 확산 배리어 패턴들(120), 진성 반도체 패턴들(130), 제2 확산 배리어 패턴들(140) 및 제2 반도체 패턴들(150) 사이에 형성될 수 있다.
제2 스페이서(272)는 제1 스페이서(262)와 서로 교차하며 연결 혹은 병합될 수 있다. 이에 따라, 메모리 셀(255)의 측부가 제1 및 제2 스페이서들(262, 272)에 의해 둘러싸일 수 있다. 또한, 제2 절연막 패턴(275a) 및 제1 절연막 패턴(265a)은 서로 교차하며 연결 혹은 병합될 수 있다.
일 실시예에 있어서, 제1 에어 갭(267) 및 제2 에어 갭(276)은 서로 교차하도록 연장하며, 서로 유체 연결될 수 있다.
상술한 예시적인 실시예들에 따르면, 메모리 셀(255)의 측벽 상에 예를 들면, 탄소를 함유하는 제1 및 제2 스페이서(262, 272)를 형성함으로써 선택 소자(100)에 포함된 불순물들의 확산을 추가적으로 방지할 수 있다. 또한, 제1 및 제2 스페이서(262, 272)에 의해 제1 및 제2 개구부(260, 270)의 폭을 감소시킬 수 있다. 따라서, 제1 및 제2 절연막 패턴들(265a, 275a)을 제1 및 제2 개구부(260, 270) 상부에 오버-행(over-hang)되어 에어 갭들(267, 276)이 형성될 수 있다. 에어 갭들(267, 276)에 의해 인접하는 메모리 셀들(255) 사이의 간섭, 기생 커패시턴스 등의 발생을 억제할 수 있다.
도 23은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다. 예를 들면, 도 23은 불휘발성을 갖는 상변화 메모리 장치(PRAM) 장치를 도시하고 있다.
도 23을 참조하면, 상기 가변 저항 메모리 장치는 기판(300) 상에 형성된 반도체 다이오드(100)를 포함하며, 반도체 다이오드(100) 상에 적층되는 하부 전극(345), 상변화 물질 패턴(360) 및 상부 전극(370)을 포함할 수 있다. 반도체 다이오드(100) 및 상부 전극(370)은 각각 제1 도전 라인(302) 및 제2 도전 라인(390)과 전기적으로 연결될 수 있다.
제1 도전 라인(302)은 기판(300) 상부에 형성될 수 있다.
기판(300)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등을 포함하는 반도체 기판일 수 있다. 기판(300)은 메모리 셀들이 형성되는 셀 영역과 상기 메모리 셀들에 구동 신호를 인가하는 주변 회로 소자들이 형성되는 주변 회로 영역을 포함할 수 있으며, 도면에서는 상기 셀 영역만이 도시되어 있다.
기판(300)은 소자 분리막 패턴(305)에 의해 액티브 영역 및 필드 영역으로 구분될 수 있다. 소자 분리막 패턴(305)은 기판(300) 상면에 평행한 제1 방향으로 연장되며, 기판(300) 상면에 평행하며 상기 제1 방향과 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 소자 분리막 패턴(305)에 의해 제1 도전 라인들(302)이 서로 물리적으로 분리될 수 있다.
소자 분리막 패턴(305)은 실리콘 산화물 계열의 절연 물질을 포함할 수 있다.
제1 도전 라인(302)은 기판(300)의 상기 각 액티브 영역의 상부에 형성될 수 있다. 이에 따라, 제1 도전 라인(302)은 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 제1 도전 라인(302)은 예를 들면, 인 또는 비소와 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 도전 라인(302)은 상기 가변 저항 메모리 장치의 워드 라인으로 제공될 수 있다.
반도체 다이오드(100)는 제1 층간 절연막(310)을 관통하여 제1 도전 라인(302) 상에 배치될 수 있다. 반도체 다이오드(100)는 원기둥 혹은 다각 기둥 형상을 가질 수 있다.
복수의 반도체 다이오드들(100)이 제1 도전 라인(302) 상에서 상기 제1 방향을 따라 배치될 수 있다. 이에 따라, 반도체 다이오드들(100)은 상기 제1 및 제2 방향으로 배치되어 어레이를 형성할 수 있다.
반도체 다이오드(100)는 도 1을 참조로 설명한 구조와 실질적으로 동일하거나 유사한 구조를 가질 수 있다. 이에 따라, 반도체 다이오드(100)는 제1 도전 라인(302) 상면으로부터 순차적으로 적층되는 제1 반도체 패턴(110), 제1 확산 배리어 패턴(120), 진성 반도체 패턴(130), 제2 확산 배리어 패턴(140) 및 제2 반도체 패턴(150)을 포함할 수 있다.
상술한 바와 같이, 예를 들면, 제1 및 제2 반도체 패턴들(110, 150)은 각각 n형 불순물 및 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제1 및 제2 확산 배리어 패턴들(120, 140)은 도펀트로서 탄소를 함유하는 폴리실리콘 또는 실리콘 탄화물을 포함할 수 있다.
일 실시예에 있어서, 도 2를 참조로 설명한 바와 같이, 반도체 다이오드(100)의 높이 방향을 따라 도펀트 영역이 형성될 수 있다. 상기 도펀트 영역의 농도 분포는 복수의 피크(peak)들을 형성할 수 있다. 이에 따라, 상기 도펀트 영역은 상기 피크에 해당하는 복수의 최대 도펀트 영역을 포함할 수 있다.
예를 들면, 제1 최대 도펀트 영역이 제1 반도체 패턴(110) 및 진성 반도체 패턴(130)의 계면 인접부에 형성될 수 있으며, 제2 최대 도펀트 영역이 제2 반도체 패턴(150) 및 진성 반도체 패턴(130)의 계면 인접부에 형성될 수 있다.
일 실시예에 있어서, 반도체 다이오드(100) 상에는 오믹(ohmic) 패턴(320)이 구비될 수 있다. 오믹 패턴(320)에 의해 하부 전극(345) 및 반도체 다이오드(100) 사이에 발생할 수 있는 접촉 저항이 감소될 수 있다.
오믹 패턴(320)은 예를 들면, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다. 오믹 패턴(320)은 반도체 다이오드(100)와 실질적으로 동일하거나 유사한 형상을 가질 수 있다. 예를 들면, 오믹 패턴(320)은 원 기둥 혹은 다각 기둥 형상을 가질 수 있다.
하부 전극(345)은 제1 층간 절연막(310) 상에 형성된 제2 층간 절연막(330)을 관통하여 반도체 다이오드(100)와 전기적으로 연결될 수 있다. 일 실시예에 있어서, 하부 전극(345)의 측벽 및 저면을 감싸는 배리어 도전막 패턴(340)이 형성될 있다. 예를 들면, 배리어 도전막 패턴(340)은 컵(cup) 형상을 가질 수 있으며, 하부 전극(345)은 배리어 도전막 패턴(340) 내부에 수용된 기둥 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 하부 전극(345)은 반도체 다이오드(100)로부터 전달된 전류를 주울(joule) 열로 변환시키는 히터 전극 역할을 수행할 수 있다.
배리어 도전막 패턴(340)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등과 같은 금속 혹은 금속 질화물을 포함할 수 있다. 하부 전극(345)은 예를 들어, 구리, 텅스텐, 알루미늄 등과 같은 저 저항 금속을 포함할 수 있다.
제2 층간 절연막(330) 상에는 하부 전극(345)을 덮는 제3 층간 절연막(350)이 형성될 수 있다. 상변화 물질 패턴(360)은 제2 층간 절연막(330)을 관통하며, 하부 전극(345)과 접촉할 수 있다.
상변화 물질 패턴(360)은 상술한 칼코게나이드 계열의 물질을 포함할 수 있다. 상기 칼코게나이드 화합물의 예로서, GeSbSe, SbSe, GeSbTe, SbTe, GeSb, AsSbTe, SnSbTe, SnInSbTe 등을 들 수 있다.
예시적인 실시예들에 따르면, 상변화 물질 패턴(360)은 하부 전극(345) 보다 작은 너비 혹은 단면적을 가질 수 있다. 이에 따라, 상변화 물질 패턴(360)과 하부 전극(345)의 접촉 면적이 감소되어 상변화 물질 패턴(360)으로의 열 전달 효율이 향상될 수 있다.
상부 전극(370)은 제3 층간 절연막(350) 상에 배치되어 상변화 물질 패턴(360)과 접촉할 수 있다. 상부 전극(370)은 티타늄, 탄탈륨, 텅스텐 등의 금속 혹은 이들 금속의 질화물을 포함할 수 있다.
하부 전극(345), 상변화 물질 패턴(360) 및 상부 전극(370)은 각 반도체 다이오드(100)마다 대응되어 배치될 수 있다. 이에 따라, 반도체 다이오드(100), 하부 전극(345), 상변화 물질 패턴(360) 및 상부 전극(370)을 포함하는 메모리 셀이 정의될 수 있다.
복수의 상기 메모리 셀들이 제1 도전 라인(302) 상에서 상기 제1 방향을 따라 배치되어 메모리 셀 열을 형성할 수 있으며, 상기 메모리 셀 열이 상기 제2 방향을 따라 각 제1 도전 라인(302) 상에 배치되어 메모리 셀 어레이가 형성될 수 있다.
제4 층간 절연막(380)은 제3 층간 절연막(350) 상에 형성되어 상부 전극(370)을 커버할 수 있다. 복수의 콘택들(385)이 제4 층간 절연막(380)을 관통하여 상부 전극(370)과 각각 전기적으로 연결될 수 있다. 제2 도전 라인(390)은 제4 층간 절연막(380) 상에 배치되어 복수의 콘택들(385)과 전기적으로 연결될 수 있다. 제2 도전 라인(390)은 상기 가변 저항 메모리 장치의 비트 라인으로 제공될 수 있다.
예시적인 실시예들에 따르면, 제2 도전 라인(390)은 상기 제2 방향을 따라 연장되며, 상기 제1 방향을 따라 복수로 형성될 수 있다.
제2 도전 라인(390)은 상기 제2 방향을 따라 배치된 콘택들(385)을 포함하는 콘택 열 마다 형성될 수 있다. 이에 따라, 제1 도전 라인들(302) 및 제2 도전 라인들(390)이 서로 교차하며 연장될 수 있다. 제1 도전 라인(302) 및 제2 도전 라인(390)의 교차부 마다 하나의 상기 메모리 셀이 배치되어 크로스-포인트 메모리 셀 어레이가 형성될 수 있다.
콘택(385) 및 제2 도전 라인(390)은 구리, 알루미늄, 텅스텐과 같은 금속을 포함할 수 있다.
제1 내지 제4 층간 절연막들(310, 330, 350, 370)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 예를 들면, 제1 내지 제4 층간 절연막들(310, 330, 350, 370)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 비테오스(Boro TetraEthyl OrthoSilicate: BTEOS), 피테오스(Phosphorous TetraEthyl OrthoSilicate: PTEOS), 비피테오스(Boro Phospho TetraEthyl OrthoSilicate: BPTEOS), 비에스지(Boro Silicate Glass: BSG), 피에스지(Phospho Silicate Glass: PSG), 비피에스지(Boro Phospho Silicate Glass: BPSG) 등을 포함할 수 있다. 일 실시예에 있어서, 제1 내지 제4 층간 절연막들(310, 330, 350, 370) 중 적어도 2 이상의 막들이 서로 병합될 수도 있다.
도 24 내지 도 31은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 24 내지 도 31은 도 23에 도시된 가변 저항 메모리 장치의 제조 방법을 도시하고 있다.
도 24를 참조하면, 기판(300) 상부에 불순물을 주입하여 불순물 영역을 형성한 후, 소자 분리막 패턴(305)을 형성하여 기판(300)을 액티브 영역과 필드 영역으로 구분하고, 상기 불순물 영역을 분리시켜 제1 도전 라인들(302)을 형성할 수 있다.
기판(300)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI 기판, GOI 기판 등과 같은 반도체 기판을 사용할 수 있다.
상기 불순물 영역은 이온 주입 공정을 통해 형성될 수 있다. 예를 들면, 기판(300) 상부에 n형 불순물을 주입하여 상기 불순물 영역을 형성할 수 있다.
소자 분리막 패턴(305)은 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 예를 들면, 기판(300) 상에 트렌치들(307)을 형성하고, 트렌치들(307)을 충분히 채우는 소자 분리막을 기판(300) 상에 형성한 후, 기판(300) 상면이 노출될 때까지 상기 소자 분리막을 평탄화하여 소자 분리막 패턴(305)을 형성할 수 있다. 상기 소자 분리막은 실리콘 산화물 계열의 절연 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 트렌치(307)는 상기 제1 방향을 따라 연장하며, 상기 제2 방향을 따라 복수로 형성될 수 있다. 이에 따라, 상기 제1 방향으로 연장하는 제1 도전 라인(302) 및 소자 분리막 패턴(305)이 상기 제2 방향을 따라 복수로 형성될 수 있다.
일 실시예에 있어서, STI 공정을 통해 소자 분리막 패턴(305)을 먼저 형성한 후, 이온 주입 공정을 수행하여 제1 도전 라인들(302)을 형성할 수도 있다.
도 25를 참조하면, 제1 도전 라인(302) 및 소자 분리막 패턴(305) 상에 제1 층간 절연막(310)을 형성한 후, 제1 층간 절연막(310)을 부분적으로 제거하여 제1 개구부(315)를 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 개구부(315)는 제1 도전 라인(302) 상면을 노출시키는 홀(hole) 형상을 가질 수 있다. 복수의 제1 개구부들(315)이 상기 제1 방향을 따라 형성되어 제1 개구부 열이 형성될 수 있다. 상기 제1 개구부 열이 각 제1 도전 라인(302) 마다 대응되어 형성됨으로써, 제1 개구부 어레이가 형성될 수 있다.
도 26을 참조하면, 제1 개구부(315) 내부에 반도체 다이오드(100)를 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 개구부(315)의 저부를 채우는 제1 반도체 패턴(110)을 형성할 수 있다. 예를 들면, 제1 반도체 패턴(110)은 제1 개구부(315)를 통해 노출된 제1 도전 라인(302)의 상면을 씨드로 사용하는 SEG 공정을 통해 형성될 수 있다. 상기 SEG 공정 시 예를 들면, n형 불순물을 포함하는 제1 불순물을 주입할 수 있다. 일 실시예에 있어서, 제1 도전 라인(302)이 n형 불순물을 포함하는 경우 제1 도전 라인(302)에 포함된 상기 n형 불순물이 제1 반도체 패턴(110)으로 확산될 수 있다. 따라서, 상기 SEG 공정 수행시 상기 제1 불순물 주입을 생략할 수도 있다.
제1 반도체 패턴(120) 상에 탄소를 포함하는 도펀트를 제1 반도체 패턴(110) 상에 주입 혹은 증착함으로써 제1 확산 배리어 패턴(120)을 형성할 수 있다. 일 실시예에 있어서, 메틸 실란, 메탄 또는 에탄과 같은 탄소 함유 가스를 사용하는 SEG 공정을 통해 제1 확산 배리어 패턴(120)을 형성할 수도 있다. 이에 따라, 제1 확산 배리어 패턴(120)은 제1 반도체 패턴(110)상면으로부터 성장하여 실리콘 탄화물과 같은 탄소가 도핑된 실리콘 계열 물질을 포함할 수 있다.
일 실시예에 있어서, 제1 확산 배리어 패턴(120) 형성 전에, 불산과 같은 산성 용액을 사용하여 제1 반도체 패턴(110) 표면을 세정할 수 있다.
이후, 예를 들면, 불순물이 도핑되지 않은 폴리실리콘을 사용하여 스퍼터링 공정, ALD 공정 등을 통해 제1 개구부(315)의 나머지 부분을 채우는 진성 반도체막을 형성할 수 있다. 상기 진성 반도체막의 상부를 예를 들면,에치-백 공정을 통해 제거하여 제1 확산 배리어 패턴(120) 상에 제1 개구부(315)를 부분적으로 채우는 진성 반도체 패턴(130)을 형성할 수 있다.
진성 반도체 패턴(130) 상에 제1 확산 배리어 패턴(120) 형성을 위한 공정과 실질적으로 동일하거나 유사한 공정을 통해 제2 확산 배리어 패턴(140)을 형성할 수 있다.
제2 확산 배리어 패턴(140) 상에 예를 들면, p형 불순물을 포함하는 제2 불순물이 도핑된 폴리실리콘을 사용하여 제1 개구부(315)를 충분히 채우는 제2 반도체막을 형성할 수 있다. 상기 제2 반도체막의 상부를 제1 층간 절연막(310) 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 평탄화하여, 제1 개구부(315)의 상부를 채우는 제2 반도체 패턴(150)을 형성할 수 있다.
이에 따라, 각 제1 개구부(315) 내부에는 제1 반도체 패턴(110), 제1 확산 배리어 패턴(120), 진성 반도체 패턴(130), 제2 확산 배리어 패턴(140) 및 제2 반도체 패턴(150)이 적층된 반도체 다이오드(100)가 형성될 수 있다. 복수의 반도체 다이오드들(100)이 상기 제1 개구부 어레이에 대응하는 반도체 다이오드 어레이를 형성할 수 있다.
일 실시예에 있어서, 어닐링 공정을 추가적으로 수행하여, 반도체 다이오드(100) 내부에 함유된 불순물들을 균일하게 분포시킬 수 있다. 상기 어닐링 공정 수행시 상기 제1 불순물 및 상기 제2 불순물들은 각각 제1 확산 배리어 패턴(120) 및 제2 확산 배리어 패턴(140)에 의해 차단되어 진성 반도체 패턴(130) 내부로 확산되는 것을 방지할 수 있다.
일 실시예에 있어서, 상기 어닐링 공정에 의해 반도체 다이오드(100)에 포함된 실리콘 물질이 결정화될 수 있다.
도 27을 참조하면, 제2 반도체 패턴(150) 상에 오믹 패턴(320)을 형성할 수 있다.
예를 들면, 제1 층간 절연막(310) 상에 제2 반도체 패턴(150)을 덮는 금속막을 형성할 수 있다. 상기 금속막은 예를 들면, 코발트, 텅스텐 혹은 니켈을 사용하여 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다. 이후, 열처리를 통해 상기 금속막과 제2 반도체 패턴(150)의 실리콘 성분을 반응시킬 수 있다. 따라서, 제2 반도체 패턴(150)의 상부가 코발트 실리사이드, 텅스텐 실리사이드 혹은 니켈 실리사이드와 같은 금속 실리사이드를 포함하는 오믹 패턴(320)으로 변환될 수 있다. 오믹 패턴(320) 형성 후, 미반응된 상기 금속막 부분은 예를 들면, CMP 공정을 통해 평탄화되어 제거될 수 있다.
도 28을 참조하면, 제1 층간 절연막(310) 상에 반도체 다이오드(100)를 덮는 제2 층간 절연막(330)을 형성한 후, 제2 층간 절연막(330)을 부분적으로 제거하여 제2 개구부(335)를 형성할 수 있다.
제2 층간 절연막(330)은 제1 층간 절연막(310)과 실질적으로 동일하거나 유사한 실리콘 산화물 계열 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 개구부(335)에 의해 오믹 패턴(320) 상면이 노출될 수 있다. 오믹 패턴(320)이 생략된 경우, 제2 개구부(335)에 의해 제2 반도체 패턴(150) 상면이 노출될 수 있다.
제2 개구부(335)는 제1 개구부(315)와 실질적으로 동일하거나 유사한 형상으로 배열될 수 있다. 이에 따라, 상기 제1 개구부 어레이에 상응하는 제2 개구부 어레이가 형성될 수 있다. 일 실시예에 있어서, 제2 개구부(335)는 제1 개구부(315) 보다 작은 폭 혹은 단면적을 가질 수 있다.
도 29를 참조하면, 제2 개구부(335) 내부에 배리어 도전막 패턴(340) 및 하부 전극(345)을 형성할 수 있다.
예를 들면, 제2 층간 절연막(330) 상면, 제2 개구부(335)의 측벽 및 저면 상에 배리어 도전막을 형성할 수 있다. 상기 배리어 도전막은 오믹 패턴(320)과 접촉할 수 있다. 이후, 상기 배리어 도전막 상에 제2 개구부(335)의 나머지 부분을 채우는 하부 전극막을 형성할 수 있다. 상기 배리어 도전막 및 상기 하부 전극막을 제2 층간 절연막(330) 상면이 노출될 때까지 평탄화하여 배리어 도전막 패턴(340) 및 하부 전극(345)을 형성할 수 있다.
배리어 도전막 패턴(340)은 제2 개구부(335) 내부에 형성된 컵 형상을 가질 수 있다. 하부 전극(345)은 배리어 도전막 패턴(340) 내부에 수용된 기둥 형상을 가질 수 있다.
상기 배리어 도전막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등과 같은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 상기 하부 전극막은 예를 들어, 구리, 텅스텐, 알루미늄 등과 같은 저 저항 금속을 사용하여 형성될 수 있다. 상기 배리어 도전막 및 상기 하부 전극막은 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다.
일 실시예에 있어서, 배리어 도전막 패턴(340)의 형성은 생략될 수 있다. 이 경우, 하부 전극(345)은 오믹 패턴(320)과 직접 접촉할 수 있다.
도 30을 참조하면, 제2 층간 절연막(330) 상에 하부 전극(345)을 덮는 제3 층간 절연막(350)을 형성하고, 제3 층간 절연막(350)을 관통하여 하부 전극(345)과 접촉하는 상변화 물질 패턴(360)을 형성할 수 있다.
예시적인 실시예들에 따르면, 실리콘 산화물 계열 물질을 사용하여 제3 층간 절연막(350)을 형성 후, 제3 층간 절연막(350)을 부분적으로 제거하여, 하부 전극(345) 상면을 노출시키는 제3 개구부(365)를 형성할 수 있다. 제3 개구부(365)는 하부 전극(345)의 상기 상면을 부분적으로 노출시키는 홀 형상을 가질 수 있다. 제3 개구부(365)는 제1 개구부(315) 및/또는 제2 개구부(335) 보다 작은 너비 혹은 단면적을 가질 수 있다.
이후, 제3 층간 절연막(350)의 상면 및 제3 개구부(365)의 측벽 및 저면 상에 제3 개구부(365)를 채우는 상변화 물질막을 형성할 수 있다. 상기 상변화 물질막은 하부 전극(345)과 접촉할 수 있다. 상기 상변화 물질막을 제3 층간 절연막(350)의 상기 상면이 노출될 때까지 평탄화하여 상변화 물질 패턴(360)을 형성할 수 있다.
상기 상변화 물질막은 상술한 칼코게나이드 계열 물질을 사용하여 CVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
도 31을 참조하면, 제3 층간 절연막(350) 상에 상변화 물질 패턴(360)과 접촉하는 상부 전극(370)을 형성할 수 있다. 이에 따라, 반도체 다이오드(100), 하부 전극(345), 상변화 물질 패턴(360) 및 상부 전극(370)을 포함하는 메모리 셀이 정의될 수 있다. 복수의 상기 메모리 셀들이 상기 제1 및 제2 방향으로 규칙적으로 배열되어 메모리 셀 열이 형성될 수 있다.
제3 층간 절연막(350) 상에 상부 전극들(370) 커버하는 제4 층간 절연막(380)을 형성하고, 제4 층간 절연막(380)을 관통하여 각각 상부 전극(370)과 접촉하는 콘택들(385)을 형성할 수 있다.
이어서, 제4 층간 절연막(380) 상에 콘택들(385)을 덮는 도전막을 형성한 후, 상기 도전막을 패터닝하여 제2 도전 라인(390)을 형성할 수 있다. 제2 도전 라인(390)은 상기 제2 방향으로 연장하며 복수의 콘택들(385)과 전기적으로 연결될 수 있다. 또한, 복수의 제2 도전 라인들(390)이 상기 제1 방향을 따라 형성될 수 있다.
상부 전극(370), 콘택(385) 및 상기 도전막은 티타늄, 탄탈륨, 텅스텐 등의 금속 혹은 이들 금속의 질화물을 사용하여 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다.
일 실시예에 있어서, 제1 내지 제4 층간 절연막들(310, 330, 350, 380)은 실질적으로 동일하거나 유사한 실리콘 산화물 계열 물질, 예를 들면, PEOX, TEOS, BTEOS, PTEOS, BPTEOS, BSG, PSG, BPSG 등을 사용하여 형성될 수 있으며, 적어도 일부가 서로 병합될 수 있다.
도 32는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다. 도 32에 도시된 가변 저항 메모리 장치는 식각 저지막, 스페이서 및 에어 갭의 추가 외에는 도 23에 도시된 가변 저항 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략한다. 또한, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 32를 참조하면, 식각 저지막(309)이 기판(300) 상에 형성되어 제1 도전 라인(302) 및 소자 분리막 패턴(305)을 커버할 수 있다. 이에 따라, 제1 도전 라인(302) 또는 기판(300)의 액티브 영역이 후속 식각 공정에 의해 손상되는 것을 방지할 수 있다. 식각 저지막(309)은 반도체 다이오드(100)의 하부를 감싸는 형상을 가질 수 있다. 예를 들면, 식각 저지막(309)은 반도체 다이오드(100)의 제1 반도체 패턴(110)의 측벽 상에 형성될 수 있다.
식각 저지막은 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
반도체 다이오드(100)의 측벽 상에는 스페이서(337)가 형성될 수 있다. 스페이서(337)는 식각 저지막(309) 상에 형성되어 반도체 다이오드(100)를 감싸는 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 스페이서(337)는 실리콘 탄질화물 혹은 실리콘 탄산화물과 같은 탄소 함유 절연물질을 포함할 수 있다. 스페이서(337)에 의해 제1 및 제2 반도체 패턴(110, 150)의 측부로부터의 불순물 확산이 억제될 수 있다.
일 실시예에 있어서, 스페이서(337)는 오믹 패턴(320)의 측벽 상에도 형성될 수 있다. 스페이서(337)는 배리어 도전막 패턴(340)의 측벽까지 연장될 수도 있다.
절연막(347)은 식각 저지막(309) 상에 형성될 수 있다. 하부 전극(345), 배리어 도전막 패턴(340) 및 반도체 다이오드(100)는 절연막(347) 내부에 형성될 수 있다.
절연막(347)은 갭-필 특성 또는 스텝 커버리지 특성이 낮은 절연 물질을 포함할 수 있다. 예를 들면, 절연막(347)은 TEOS(tetra ethyl ortho silicate) 또는 CVD 산화물 같은 실리콘 산화물을 포함할 수 있다. 이에 따라, 인접하는 반도체 다이오드(100) 사이의 절연막(347) 부분들 내부에는 에어 갭(349)이 형성될 수 있다.
예를 들면, 복수의 에어 갭들(349)이 상기 제1 방향 및 제2 방향을 따라 형성되어 에어 갭 어레이가 형성될 수 있다. 일 실시예에 있어서, 하나의 반도체 다이오드(100) 주변에 4 개의 에어 갭들(349)이 형성될 수 있다.
에어 갭(349)은 실질적으로 인접하는 스페이서들(337) 사이에 형성될 수 있다. 상술한 바와 같이, 스페이서(337)가 배리어 도전막 패턴(340)의 측부까지 연장되는 경우, 에어 갭(349)의 높이도 증가할 수 있다.
절연막(347) 상에는 제3 층간 절연막(350a) 형성되며, 상변화 물질 패턴(360)은 제3 층간 절연막(350a)을 관통하며 하부 전극(345)과 접촉할 수 있다. 상부 전극(370)은 제3 층간 절연막(350a) 상에 배치되어 상변화 물질 패턴(360)과 접촉할 수 있다.
제4 층간 절연막(380a)은 3 층간 절연막(350a) 상에 형성되어 상부 전극(370)을 커버할 수 있다. 콘택(385)은 제3 층간 절연막(350a)을 관통하여 상부 전극(370)과 전기적으로 연결될 수 있다. 제2 도전 라인(390)은 제4 층간 절연막(380a) 상에 배치되어 복수의 콘택들(385)과 전기적으로 연결될 수 있다.
도 33 내지 도 40은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 33 내지 도 40은 도 32에 도시된 가변 저항 메모리 장치의 제조 방법을 도시하고 있다.
한편, 도 24 내지 도 31을 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 33을 참조하면, 도 24를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 기판(300) 상부에 제1 도전 라인(302) 및 소자 분리막 패턴(305)을 형성할 수 있다.
이후, 기판(300) 상에 제1 도전 라인(302) 및 소자 분리막 패턴(305)을 커버하는 식각 저지막(309)을 형성할 수 있다. 식각 저지막(309)은 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
도 34를 참조하면, 도 25를 참조로 설명한 공정과 실질적으로 유사한 공정을 수행할 수 있다. 이에 따라, 식각 저지막(309) 상에 제1 층간 절연막(310a)을 형성하고, 제1 층간 절연막(310a) 및 식각 저지막(309)을 부분적으로 제거하여 제1 개구부(315a)를 형성할 수 있다. 제1 개구부(315a)에 의해 제1 도전 라인(302)이 노출되며, 제1 도전 라인들(302) 상에서 복수의 제1 개구부들(315a)이 상기 제1 및 제2 방향들을 따라 형성되어 제1 개구부 어레이를 형성할 수 있다.
제1 층간 절연막(310a)은 실리콘 산화물을 사용하여 CVD 공정 또는 스핀 코팅 공정을 통해 형성될 수 있다.
도 35를 참조하면, 도 26 및 도 27을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 제1 개구부(315a) 내부에 제1 반도체 패턴(110), 제1 확산 배리어 패턴(120), 진성 반도체 패턴(130), 제2 확산 배리어 패턴(140) 및 제2 반도체 패턴(150)이 적층된 반도체 다이오드(100)를 형성할 수 있다. 반도체 다이오드(100) 상에는 오믹 패턴(320)을 더 형성할 수 있다.
도 36을 참조하면, 도 28 및 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제1 층간 절연막(310a) 상에 오믹 패턴(320) 또는 반도체 다이오드(100)를 덮는 제2 층간 절연막(330a)을 형성할 수 있다. 제2 층간 절연막(330a)은 제1 층간 절연막(310a)과 실질적으로 동일하거나 유사한 실리콘 산화물을 사용하여 형성될 수 있다. 일 실시예에 있어서, 제1 및 제2 층간 절연막들(310a, 330a)은 서로 일체로 병합될 수 있다.
제2 층간 절연막(330a)을 부분적으로 제거하여 오믹 패턴(320)을 노출시키는 제2 개구부(335a)를 형성하고, 제2 개구부(335a) 내부에 배리어 도전막 패턴(340) 및 하부 전극(345)을 형성할 수 있다.
도 37을 참조하면, 제1 및 제2 층간 절연막들(310a, 330a)을 제거할 수 있다. 예시적인 실시예들에 따르면, 제1 및 제2 층간 절연막들(310a, 330a)은 실리콘 산화물에 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 상기 식각액의 예로서 불산 용액 또는 버퍼 산화물 식각액(Buffer Oxide Etchant: BOE)을 들 수 있다.
상기 식각액에 의해 제1 및 제2 층간 절연막들(310a, 330a)이 제거되면서 반도체 다이오드(100)의 측벽이 세정될 수 있다. 따라서, 반도체 다이오드(100)의 상기 측벽을 통해 노출되거나 혼입된 불순물들이 제거될 수 있다.
제1 및 제2 층간 절연막들(310a, 330a)이 제거됨에 따라, 반도체 다이오드(100) 및 하부 전극(345)이 적층된 기둥형 구조물들이 기판(300)으로부터 돌출될 수 있다. 상술한 바와 같이, 제1 및 제2 층간 절연막들(310a, 330a)은 후속 공정을 위해 제거되는 희생막들로 기능할 수 있다.
도 38을 참조하면, 반도체 다이오드(100)의 측벽 상에 스페이서(337)를 형성할 수 있다.
예시적인 실시예들에 따르면, 반도체 다이오드(100), 오믹 패턴(320) 및 배리어 도전막 패턴(340)의 측벽들, 하부 전극(345)의 상면 및 식각 저지막(309)의 상면을 따라 컨포멀하게 스페이서 막을 형성할 수 있다. 이후, 이방성 식각 공정 및/또는 에치-백 공정을 통해 상기 스페이서 막의 상부 및 저부를 부분적으로 제거함으로써 스페이서(337)를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 스페이서 막은 실리콘 탄산화물, 실리콘 탄질화물과 같은 탄소 함유 절연물질을 사용하여, ALD 공정 또는 스퍼터링 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 스페이서(337)는 오믹 패턴(320)의 측벽 상에도 형성될 수 있다. 또한, 스페이서(337)는 배리어 도전막 패턴(340)의 측벽 까지 연장될 수 있다.
예를 들면, 탄소를 함유하는 스페이서(337)가 반도체 다이오드(100) 측벽에 형성됨으로써, 고온에서 수행되는 후속 공정에 의해 제1 및 제2 반도체 패턴들(110, 150)의 측벽들을 통해 불순물들이 확산되는 것을 차단할 수 있다.
도 39를 참조하면, 식각 저지막(309) 상에 스페이서(337), 반도체 다이오드(100), 오믹 패턴(320), 배리어 도전막 패턴(340) 및 하부 전극(345)을 덮는 절연막(347)을 형성할 수 있다.
절연막(347)은 갭-필 특성 또는 스텝 커버리지 특성이 낮은 절연 물질 및 공정 조건을 사용하여 형성될 수 있다. 예를 들면, 절연막(347)은 TEOS 또는 CVD 산화물 같은 실리콘 산화물을 사용하여 CVD 공정 또는 스핀 코팅 공정을 통해 형성될 수 있다.
인접하는 반도체 다이오드(100) 사이의 공간의 너비는 스페이서(337)의 형성에 의해 인접하는 배리어 도전막 패턴들(340) 사이의 공간의 너비보다 감소할 수 있다. 이에 따라, 인접하는 반도체 다이오드(100) 사이의 절연막(347) 부분들 내부에는 에어 갭(349)이 형성될 수 있다. 예를 들면, 절연막(347)은 스페이서들(337)에 의해 오버-행될 수 있다.
예를 들면, 복수의 에어 갭들(349)이 상기 제1 방향 및 제2 방향을 따라 형성되어 에어 갭 어레이가 형성될 수 있다. 일 실시예에 있어서, 하나의 반도체 다이오드(100) 주변에 4 개의 에어 갭들(349)이 형성될 수 있다.
에어 갭(349)은 실질적으로 인접하는 스페이서들(337) 사이에 형성될 수 있다. 상술한 바와 같이, 스페이서(337)가 배리어 도전막 패턴(340)의 측부까지 연장되는 경우, 에어 갭(349)의 높이도 증가할 수 있다. 예를 들면, 에어 갭(349)은 인접하는 하부 전극들(345) 사이의 절연막(347) 부분까지 연장될 수 있다.
도 40을 참조하면, 도 30 및 도 31을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 절연막(347) 상에 제3 층간 절연막(350a)을 형성하고, 제3 층간 절연막(350a)을 관통하여 하부 전극(345)과 접촉하는 상변화 물질 패턴(360)을 형성할 수 있다.
제3 층간 절연막(350a) 상에 상변화 물질 패턴(360)과 접촉하는 상부 전극(370)을 형성할 수 있다. 제3 층간 절연막(350a) 상에 상부 전극들(370)을 커버하는 제4 층간 절연막(380a)을 형성하고, 제4 층간 절연막(380a)을 관통하여 상부 전극(370)과 전기적으로 연결되는 콘택(385)을 형성할 수 있다.
제4 층간 절연막(380a) 상에 복수의 콘택들(385)과 전기적으로 연결되는 제2 도전 라인(390)을 형성할 수 있다.
도 41은 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 41을 참조하면, 정보처리 시스템(400)은 시스템 버스(405)에 전기적으로 연결된 중앙처리장치(CPU)(420), 램(RAM)(430), 사용자 인터페이스(User Interface)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(memory device)(412)와 메모리 컨트롤러(memory controller)(511)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함할 수 있다. 따라서, 중앙처리장치(420)에서 처리된 데이터 또는 외부에서 입력된 고용량의 데이터를 안정적으로 저장할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD) 등으로 제공될 수 있다. 메모리 소자(412) 및 메모리 컨트롤러(411)는 패키지-온-패키지(Package-On-Package: POP) 형태로 제공될 수도 있다.
정보처리 시스템(400)이 모바일 장치인 경우, 정보처리 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 정보처리 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다. 이러한, 정보처리 시스템(400)은 모바일 폰, MP3 플레이어, 각종 가전 제품 등에 이용될 수 있다.
본 발명의 예시적인 실시예들에 따르면, 반도체 다이오드의 반도체 패턴들 사이에 확산 배리어 패턴 혹은 도펀트 영역을 형성하여 불순물 확산에 따른 상기 반도체 다이오드의 동작 신뢰성 저하를 방지할 수 있다. 상기 반도체 다이오드는 예를 들면, 크로스-포인트 타입으로 배치되는 메모리 셀들에 적용되어 상기 메모리 셀들의 동작 신뢰성을 향상시킬 수 있다. 따라서, 예시적인 실시예들에 따른 상기 반도체 다이오드는 높은 신뢰성이 요구되는 ReRAM, PRAM, MRAM 장치 등에 효과적으로 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 다이오드, 선택소자 103: 제1 예비 반도체막
105: 제1 반도체막 107: 제1 반도체막 라인
110: 제1 반도체 패턴 113: 제1 예비 확산 배리어막
115: 제1 확산 배리어막 117: 제1 확산 배리어막 라인
120: 제1 확산 배리어 패턴 123: 예비 진성 반도체막
125: 진성 반도체막 127: 진성 반도체막 라인
130: 진성 반도체 패턴 133: 제2 예비 확산 배리어막
135: 제2 확산 배리어막 137: 제2 확산 배리어막 라인
140: 제2 확산 배리어 패턴 143: 제2 예비 반도체막
145: 제2 반도체막 147: 제2 반도체막 라인
150: 제2 반도체 패턴 1 60: 확산 배리어 패턴
160a: 제1 최대 도펀트 영역 160b: 제2 최대 도펀트 영역
200: 베이스 절연막 203: 제1 도전막
205: 교차부 210, 302: 제1 도전 라인
215: 하부 전극막 217: 하부 전극막 패턴
220: 하부 전극 225: 가변 저항 물질막
227: 가변 저항 물질막 패턴 230: 가변 저항 패턴
235: 상부 전극막 237: 상부 전극막 패턴
240: 상부 전극 250: 저항 소자
255: 메모리 셀 260: 제1 개구부
262: 제1 스페이서 265, 265a: 제1 절연막 패턴
267: 제1 에어 갭 270: 제2 개구부
272: 제2 스페이서 275, 275a: 제2 절연막 패턴
276: 제2 에어 갭 277: 제2 도전막
280: 제2 도전 라인 285: 메모리 셀 라인 구조물
300: 기판 302: 제1 도전 라인
305: 소자 분리막 패턴 307: 트렌치
309: 식각 저지막 310, 310a: 제1 층간 절연막
315, 315a: 제1 개구부 320: 오믹 패턴
330, 330a: 제2 층간 절연막 335, 335a: 제2 개구부
337: 스페이서 340: 배리어 도전막 패턴
345: 하부 전극 347: 절연막
350, 350a: 제3 층간 절연막 360: 상변화 물질 패턴
365: 제3 개구부 370: 상부 전극
380, 380a: 제4 층간 절연막 385: 콘택
390: 제2 도전 라인 400: 정보처리 시스템
405: 시스템 버스 410: 메모리 시스템
411: 메모리 컨트롤러 412: 메모리 소자
420: 중앙처리장치 430: 램
440: 사용자 인터페이스 450: 모뎀

Claims (35)

  1. 제1 불순물을 포함하는 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 형성된 제1 확산 배리어 패턴;
    상기 제1 확산 배리어 패턴 상에 형성된 진성 반도체 패턴;
    상기 진성 반도체 패턴 상에 형성된 제2 확산 배리어 패턴; 및
    상기 제2 확산 배리어 패턴 상에 형성된 제2 불순물을 포함하는 제2 반도체 패턴을 포함하는 반도체 다이오드.
  2. 제1항에 있어서, 상기 제1 확산 배리어 패턴 및 상기 제2 확산 배리어 패턴은 확산 방지 도펀트를 함유하는 반도체 물질을 포함하는 반도체 다이오드.
  3. 제2항에 있어서, 상기 제1 확산 배리어 패턴 및 상기 제2 확산 배리어 패턴은 탄소가 도핑된 폴리실리콘 또는 실리콘 탄화물(silicon carbide)을 포함하는 반도체 다이오드.
  4. 제1항에 있어서, 상기 제1 불순물 및 상기 제2 불순물은 각각 n형 불순물 및 p형 불순물을 포함하는 반도체 다이오드.
  5. 제1 불순물을 포함하는 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 형성된 진성 반도체 패턴;
    상기 진성 반도체 패턴 상에 형성된 제2 불순물을 포함하는 제2 반도체 패턴; 및
    복수의 최대 도펀트 영역들을 가지며 상기 제1 반도체 패턴, 상기 진성 반도체 패턴 및 상기 제2 반도체 패턴 내에 분포된 도펀트 영역을 포함하는 반도체 다이오드.
  6. 제5항에 있어서, 상기 도펀트 영역은 탄소를 포함하는 반도체 다이오드.
  7. 제5항에 있어서, 상기 최대 도펀트 영역은,
    상기 제1 반도체 패턴 및 상기 진성 반도체 패턴의 계면 인접부에 형성된 제1 최대 도펀트 영역; 및
    상기 제2 반도체 패턴 및 상기 진성 반도체 패턴의 계면 인접부에 형성된 제2 최대 도펀트 영역을 포함하는 반도체 다이오드.
  8. 제7항에 있어서, 상기 도펀트 영역의 농도는 상기 제1 반도체 패턴, 상기 진성 반도체 패턴 및 상기 제2 반도체 패턴의 상기 계면들에서 멀어질수록 감소하는 반도체 다이오드.
  9. 제1 방향으로 연장하는 복수의 제1 도전 라인들;
    상기 제1 도전 라인 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인들; 및
    상기 제1 도전 라인 및 상기 제2 도전 라인의 교차부들에 배치되며,
    상기 제1 도전 라인 상에 순차적으로 적층된 제1 불순물을 포함하는 제1 반도체 패턴, 제1 확산 배리어 패턴, 진성 반도체 패턴, 제2 확산 배리어 패턴 및 제2 불순물을 포함하는 제2 반도체 패턴을 포함하는 반도체 다이오드; 및
    상기 반도체 다이오드 상에 배치되는 가변 저항 패턴을 포함하는 메모리 셀들을 포함하는 가변 저항 메모리 장치.
  10. 제9항에 있어서, 제1 확산 배리어 패턴 및 상기 제2 확산 배리어 패턴은 탄소가 도핑된 폴리실리콘 또는 실리콘 탄화물을 포함하는 가변 저항 메모리 장치.
  11. 제9항에 있어서, 상기 가변 저항 패턴은 페로브스카이트(perovskite) 계열 물질 또는 전이 금속 산화물을 포함하는 적어도 하나의 가변 저항층을 포함하는 가변 저항 메모리 장치.
  12. 제9항에 있어서, 상기 가변 저항 패턴은 칼코게나이드(chalcogenide) 계열 물질을 포함하는 상변화 물질 패턴을 포함하는 가변 저항 메모리 장치.
  13. 제9항에 있어서, 상기 반도체 다이오드의 측벽을 감싸는 스페이서를 더 포함하는 가변 저항 메모리 장치.
  14. 제13항에 있어서, 상기 스페이서는 탄소 함유 절연물질을 포함하는 가변 저항 메모리 장치.
  15. 제14항에 있어서, 상기 스페이서는 실리콘 탄산화물 또는 실리콘 탄질화물을 포함하는 가변 저항 메모리 장치.
  16. 제13항에 있어서, 상기 스페이서는,
    상기 메모리 셀의 측벽 및 상기 제1 도전 라인의 측벽 상에 형성된 제1 스페이서; 및
    상기 메모리 셀의 측벽 및 상기 제2 도전 라인의 측벽 상에 형성된 제2 스페이서를 포함하는 가변 저항 메모리 장치.
  17. 제13항에 있어서, 상기 메모리 셀들을 감싸며, 상기 스페이서 상에 형성된 절연막 패턴을 더 포함하며,
    상기 절연막 패턴은 인접하는 상기 메모리 셀들 사이에 형성된 에어 갭들을 포함하는 가변 저항 메모리 장치.
  18. 제17항에 있어서, 상기 에어 갭은 상기 제1 방향으로 연장하는 제1 에어 갭 및 상기 제2 방향으로 연장하는 제2 에어 갭을 포함하는 가변 저항 메모리 장치.
  19. 제1 방향으로 연장하는 복수의 제1 도전 라인들;
    상기 제1 도전 라인 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 도전 라인들; 및
    상기 제1 도전 라인 및 상기 제2 도전 라인의 교차부들에 배치되며,
    상기 제1 도전 라인 상에 순차적으로 적층된 제1 불순물을 포함하는 제1 반도체 패턴, 진성 반도체 패턴 및 제2 불순물을 포함하는 제2 반도체 패턴을 포함하고, 복수의 최대 도펀트 영역들을 가지며 상기 제1 반도체 패턴, 상기 진성 반도체 패턴 및 상기 제2 반도체 패턴 내에 분포된 도펀트 영역을 포함하는 반도체 다이오드; 및
    상기 반도체 다이오드 상에 배치되는 가변 저항 패턴을 포함하는 메모리 셀들을 포함하는 가변 저항 메모리 장치.
  20. 제19항에 있어서, 상기 도펀트 영역은 탄소를 포함하며,
    상기 최대 도펀트 영역은,
    상기 제1 반도체 패턴 및 상기 진성 반도체 패턴의 계면 인접부에 형성된 제1 최대 도펀트 영역; 및
    상기 제2 반도체 패턴 및 상기 진성 반도체 패턴의 계면 인접부에 형성된 제2 최대 도펀트 영역을 포함하는 가변 저항 메모리 장치.
  21. 베이스 절연막 상에 제1 도전막을 형성하고;
    상기 제1 도전막 상에 순차적으로 적층되는 제1 반도체막, 제1 확산 배리어막, 진성 반도체막, 제2 확산 배리어막, 제2 반도체막 및 가변 저항 물질막을 포함하는 막 구조물을 형성하고;
    상기 막 구조물 및 상기 제1 도전막을 부분적으로 식각하여 제1 방향으로 연장하는 복수의 제1 개구부들을 형성하고;
    상기 제1 개구부를 채우는 제1 절연막 패턴을 형성하고;
    상기 막 구조물 및 상기 제1 절연막 패턴 상에 제2 도전막을 형성하고; 그리고
    상기 제2 도전막, 상기 막 구조물 및 상기 제1 절연막 패턴을 부분적으로 식각하여 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 개구부들을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
  22. 제21항에 있어서, 상기 제1 확산 배리어막 및 상기 제2 확산 배리어막은 각각 상기 제1 반도체막 및 상기 진성 반도체막 상에 탄소를 포함하는 도펀트를 사용하는 이온 주입 공정 또는 선택적 에피택셜(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성되는 가변 저항 메모리 장치의 제조 방법.
  23. 제22항에 있어서, 상기 제1 확산 배리어막을 형성하기 전에 상기 제1 반도체막의 상면을 산성 용액으로 세정하는 것을 더 포함하는 가변 저항 메모리 장치의 제조 방법.
  24. 제21항에 있어서, 상기 제1 반도체막 및 상기 제2 반도체막에 각각 제1 불순물 및 제2 불순물을 주입하는 것을 더 포함하는 가변 저항 메모리 장치의 제조 방법.
  25. 제21항에 있어서, 상기 제1 절연막 패턴을 형성하기 전에 상기 제1 개구부의 측벽 상에 제1 스페이서를 형성하는 것을 더 포함하는 가변 저항 메모리 장치의 제조 방법.
  26. 제25항에 있어서, 상기 제1 절연막 패턴 내부에 제1 에어 갭이 형성되는 가변 저항 메모리 장치의 제조 방법.
  27. 제25항에 있어서, 상기 제1 스페이서는 탄소 함유 절연물질을 사용하여 형성되는 가변 저항 메모리 장치의 제조 방법.
  28. 제25항에 있어서, 상기 제2 개구부의 측벽 상에 제2 스페이서를 형성하는 것을 더 포함하는 가변 저항 메모리 장치의 제조 방법.
  29. 제28항에 있어서, 상기 제2 스페이서 상에 상기 제2 개구부를 채우는 제2 절연막 패턴을 형성하는 것을 더 포함하며,
    상기 제2 절연막 패턴 내부에 제2 에어 갭이 형성되는 가변 저항 메모리 장치의 제조 방법.
  30. 기판 상에 제1 도전 라인을 형성하고;
    상기 제1 도전 라인을 덮는 층간 절연막을 형성하고;
    상기 층간 절연막을 부분적으로 제거하여 상기 제1 도전 라인을 노출시키는 복수의 개구부들을 형성하고;
    상기 각 개구부 내부에 제1 반도체 패턴, 제1 확산 배리어 패턴, 진성 반도체 패턴, 제2 확산 배리어 패턴 및 제2 반도체 패턴을 적층하여, 반도체 다이오드를 형성하고;
    상기 반도체 다이오드 상에 상변화 물질 패턴을 형성하고; 그리고
    상기 상변화 물질 패턴 상에 제2 도전 라인을 형성하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
  31. 제30항에 있어서, 상기 제1 도전 라인을 형성하는 것은 상기 기판 상부에 불순물을 주입하는 것을 포함하는 가변 저항 메모리 장치의 제조 방법.
  32. 제31항에 있어서, 상기 제1 반도체 패턴은 상기 제1 도전 라인으로부터 선택적 에피택셜(SEG) 공정을 통해 형성되는 가변 저항 메모리 장치의 제조 방법.
  33. 제31항에 있어서, 상기 제1 반도체 패턴 및 상기 제1 도전 라인은 서로 동일한 제1 불순물을 포함하며, 상기 제2 반도체 패턴은 상기 제1 불순물과 상이한 제2 불순물을 포함하는 가변 저항 메모리 장치의 제조 방법.
  34. 제30항에 있어서, 상기 제1 확산 배리어 패턴 및 상기 제2 확산 배리어 패턴은 각각 상기 제1 반도체 패턴 및 상기 진성 반도체 패턴 상에 탄소를 포함하는 도펀트를 사용하는 이온 주입 공정 또는 SEG 공정을 통해 형성되는 가변 저항 메모리 장치의 제조 방법.
  35. 제30항에 있어서,
    상기 층간 절연막을 제거하고;
    상기 반도체 다이오드 측벽 상에 스페이서를 형성하고; 그리고
    상기 기판 상에 상기 반도체 다이오드를 커버하며 인접하는 상기 반도체 다이오드들 사이에 에어 갭을 포함하는 절연막을 형성하는 것을 더 포함하는 가변 저항 메모리 장치의 제조 방법.
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