KR20140057014A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20140057014A
KR20140057014A KR1020120123598A KR20120123598A KR20140057014A KR 20140057014 A KR20140057014 A KR 20140057014A KR 1020120123598 A KR1020120123598 A KR 1020120123598A KR 20120123598 A KR20120123598 A KR 20120123598A KR 20140057014 A KR20140057014 A KR 20140057014A
Authority
KR
South Korea
Prior art keywords
memory
layer
layers
insulating film
lower electrodes
Prior art date
Application number
KR1020120123598A
Other languages
English (en)
Other versions
KR101684916B1 (ko
Inventor
권형준
오세충
블라디미르 우라자에브
켄 토카시키
박종철
백광현
서재훈
이상민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120123598A priority Critical patent/KR101684916B1/ko
Priority to US14/070,471 priority patent/US9496488B2/en
Priority to CN201310538289.8A priority patent/CN103811513B/zh
Publication of KR20140057014A publication Critical patent/KR20140057014A/ko
Priority to US15/057,101 priority patent/US9978932B2/en
Application granted granted Critical
Publication of KR101684916B1 publication Critical patent/KR101684916B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors

Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 하부 배선들, 상기 하부 배선들을 가로지르는 상부 배선들, 상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 선택 소자들, 및 상기 선택 소자들과 상기 상부 배선들 사이에 배치되는 메모리 요소들을 포함하되, 상기 메모리 요소들 각각은, 하부 폭보다 큰 상부 폭을 갖는 하부 전극; 및 상기 하부 전극의 상면에 적층된 복수의 자성층들을 포함하며, 라운드진 모서리(rounded edge)를 갖는 메모리층을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 패터닝 공정 없이 형성된 도전 패턴들을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 시스템 온 칩 등을 포함할 수 있다.
전자 산업의 발전과 함께 반도체 소자가 더욱 고집적화 되고 있으나, 여러 문제점들이 발생되고 있다. 예를 들어, 제조 공정의 마진이 감소되고, 반도체 소자를 제조하기 위한 단위 공정들의 어려움이 증가될 수 있다. 이에 따라, 이러한 문제점들을 해결하기 위하여 다양한 연구들이 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 패터닝 공정 없이 서로 분리된 패턴들을 포함하는 반도체 소자를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 패터닝 공정 없이 서로 분리된 패턴들을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 하부 배선들, 상기 하부 배선들을 가로지르는 상부 배선들, 상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 선택 소자들, 및 상기 선택 소자들과 상기 상부 배선들 사이에 배치되는 메모리 요소들을 포함하되, 상기 메모리 요소들 각각은, 하부 폭보다 큰 상부 폭을 갖는 하부 전극; 및 상기 하부 전극의 상면에 적층된 복수의 자성층들을 포함하며, 라운드진 모서리(rounded edge)를 갖는 메모리층을 포함한다.
일 실시예에 따르면, 상기 하부 전극의 상면에서 상기 메모리층의 두께는 인접하는 하부 전극들 간의 최소 간격보다 작을 수 있다.
일 실시예에 따르면, 인접하는 상기 메모리 요소들의 상기 메모리층들 및 상기 하부 전극들 사이를 채우며, 상기 메모리층들의 상부면들을 노출시키는 매립 절연막을 더 포함하되, 상기 매립 절연막은 상기 메모리층들의 측벽 부분들과 직접 접촉할 수 있다.
일 실시예에 따르면, 상기 메모리 요소들 각각은 상기 하부 전극의 측벽을 감싸는 절연 스페이서를 더 포함한다.
일 실시예에 따르면, 상기 메모리층은 상기 하부 전극의 상면을 덮는 바디부와, 상기 바디부에서 연장되어 상기 절연 스페이서의 측벽 일부분을 덮는 에지부를 포함한다.
일 실시예에 따르면, 상기 메모리층의 상기 에지부는 상기 하부 전극의 상부에서 하부로 갈수록 얇아질 수 있다.
일 실시예에 따르면, 상기 하부 전극들의 하부 부분들을 감싸는 몰드 절연 패턴을 더 포함하되, 상기 몰드 절연 패턴의 상면으로부터 상기 하부 전극의 높이는 상기 하부 전극의 상부폭보다 클 수 있다.
일 실시예에 따르면, 상기 몰드 절연 패턴의 상면으로부터 상기 하부 전극의 높이와 상기 하부 전극의 상부 폭의 비는 1:2 내지 1:5일 수 있다.
일 실시예에 따르면, 상기 몰드 절연 패턴의 상면과 상기 하부 전극의 측벽 사이에 45도 내지 90도의 경사각을 가질 수 있다.
일 실시예에 따르면, 상기 메모리층과 동일한 물질로 이루어지며, 상기 메모리층과 분리되어 상기 몰드 절연 패턴의 상면에 배치된 잔여 메모리층을 더 포함한다.
일 실시예에 따르면, 상기 메모리층의 최저점(the lowest point)은 상기 하부 전극의 최고점(the uppermost point)보다 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 메모리층은 상기 하부 전극 상의 제 1 자성층, 제 2 자성층 및 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함한다.
일 실시예에 따르면, 상기 제 1 자성층은 상기 하부 전극의 상면을 덮는 바디부와, 상기 바디부에서 연장되어 상기 절연 스페이서의 측벽 일부분을 덮는 에지부를 포함하고, 상기 터널 배리어층 및 상기 제 2 자성층은 상기 제 1 자성층의 바디부 상에 적층되어 상기 제 2 자성층은 상기 제 1 자성층과 이격될 수 있다.
다른 실시예에 따르면, 상기 메모리층은 상기 제 2 자성층 상의 캡핑 전극층을 포함하되, 상기 캡핑 전극층은 상기 제 1 자성층과 이격될 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자는 몰드 절연 패턴의 상면에서 돌출되며, 하부 폭보다 큰 상부 폭을 갖는 하부 전극들; 상기 하부 전극들 각각에 접속하며, 라운드진 모서리를 갖는 메모리층들로서, 상기 메모리층들 각각은 제 1 자성층, 제 2 자성층, 및 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함하는 것; 인접하는 상기 메모리층들 및 하부 전극들 사이를 채우며, 상기 제 1 자성층, 상기 제 2 자성층 및 상기 터널 배리어층과 직접 접촉하는 매립 절연막; 및 상기 메모리층들 각각에 접속되는 상부 전극들을 포함한다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 몰드 절연 패턴의 상면에서 돌출되며, 하부 폭보다 큰 상부 폭을 갖는 하부 전극들을 형성하는 것; 패터닝 공정 없이, 상기 하부 전극들의 상면들에 복수의 자성층들을 증착하여, 상기 하부 전극들 각각에 라운드진 모서리를 갖는 메모리층들을 형성하는 것; 및 상기 메모리층들 및 상기 하부 전극들 사이를 채우는 매립 절연막을 형성하되, 상기 매립 절연막은 상기 메모리층들의 상부면들을 노출시킬 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 따르면, 스텝 커버리지 특성이 불량한 증착 공정을 이용하여, 패터닝 공정 없이, 서로 분리된 도전층들을 형성할 수 있다. 이에 따라, 식각 공정이 어려운 박막(예를 들어, 금속 물질, 강자성 또는 반강자성 물질들)에 대한 식각 공정시 발생하는 기술적 문제들(예를 들어, 금속 부산물 발생, 식각 손상)을 해결할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체 소자의 평면도들이다.
도 2a 내지 도 2f는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1a 및 도 1b의 A-A' 선을 따라 자른 단면을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 자기 메모리 소자의 메모리 어레이를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 자기 메모리 소자의 평면도이다.
도 5는 도 4의 I-I' 및 II-II' 선들을 따라 취해진 단면도이다.
도 6은 본 발명의 일 실시예에 따른 자기 메모리 소자를 설명하기 위해 도 5의 A 부분을 확대한 도면이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 자기 메모리 소자의 메모리 요소를 설명하기 위해 도 6의 B 부분을 확대한 도면들이다.
도 8은 본 발명의 다른 실시예에 따른 자기 메모리 소자를 설명하기 위해 도 5의 A 부분을 확대한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 자기 메모리 소자를 설명하기 위해 도 5의 A 부분을 확대한 도면이다.
도 10 내지 도 16은 본 발명의 실시예들에 따른 자기 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 18은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 19는 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
먼저, 도 1a 및 도 1b와, 도 2a 내지 도 2f를 참조하여, 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 대해 설명한다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체 소자의 평면도들이다. 도 2a 내지 도 2e는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1a 및 도 1b의 A-A' 선을 따라 자른 단면을 나타낸다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10) 상에 제 1 방향으로 연장된 제 1 배선들(20)이 배치되며, 제 1 배선들(20) 상에서 제 2 방향으로 연장되어 제 1 배선들(20)을 가로지르는 제 2 배선들(70)이 배치될 수 있다. 제 1 배선들(20)과 제 2 배선들(70)이 교차하는 지점들에 하부 전극들(40), 및 도전층들(50)이 배치될 수 있다. 하부 전극들(40), 및 도전층들(50)은 평면적 관점에서 2차원적으로 서로 이격되어 배치될 수 있다. 일 실시예에서, 하부 전극들(40)은 균일한 간격으로 배치될 수 있다. 이와 달리, 하부 전극들(40)은 평면적 관점에서, 지그재그 형태로 배열될 수도 있다.
도 1a, 도 1b 및 도 2a를 참조하면, 반도체 기판(10) 상에 하부 도전체들이 형성될 수 있다. 일 실시예에서, 하부 도전체들은 제 1 방향으로 연장된 제 1 배선들(20)일 수 있다. 한편, 제 1 배선들(20) 대신 반도체 소자를 구성하는 다른 형태의 도전 구조체들이 반도체 기판(10) 상에 배치될 수도 있다.
반도체 기판(10)은 단결정 반도체 물질로 형성될 수 있다. 예를 들어, 반도체 기판(10)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
반도체 기판(10) 상에 제 1 배선들(20)의 일부분들을 노출시키는 개구부들(31) 갖는 몰드 절연막(30)이 형성될 수 있다.
일 실시예에 따르면, 몰드 절연막(30)은 단일층으로 형성될 수 있다. 이와 달리, 몰드 절연막(30)은 복수 층으로 형성될 수 있으며, 식각 선택성을 갖는 절연막들을 번갈아 적층하여 형성될 수도 있다. 예를 들어, 후속 공정에서 돌출되는 하부 전극들(40)의 높이를 제어하기 위해 몰드 절연막(30)은 중간에 식각 정지막(도 2f의 37 참조)을 포함할 수 있다. 다른 실시예에 따르면, 몰드 절연막(30)은 불순물이 도핑된 절연막(예를 들어, PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass))으로 형성되되, 몰드 절연막(30)의 하부 부분과 상부 부분에서 불순물 농도가 다르게 형성될 수도 있다.
일 실시예에 따르면, 몰드 절연막(30)은 약 500Å 내지 2000Å의 두께를 가질 수 있다. 몰드 절연막(30)은 단차 도포성이 우수한 증착 방법을 이용하여 형성될 수 있다. 예를 들어, 몰드 절연막(30)은 화학 기상 증착 방법을 이용하여 형성될 수 있다.
몰드 절연막(30)은, 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 몰드 절연막(30)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
몰드 절연막(30)에 개구부들(31)을 형성하는 것은, 몰드 절연막(30) 상에 마스크 패턴들(미도시)을 형성하는 것, 및 마스크 패턴들을 식각 마스크로 이용하여 몰드 절연막(30)을 이방성 식각하여 하부 도전체(즉, 제 1 배선들(20))를 노출시키는 것을 포함할 수 있다. 이와 같이 형성되는 개구부들(31)은 홀 형태 또는 트렌치 형태로 형성될 수 있다.
개구부들(31)은 이방성 식각 공정에 의해 상부 폭(WT)보다 작은 하부폭(WB)을 가질 수 있다. 예를 들어, 개구부들(31)의 상부 폭(WT)은 약 10nm 내지 60nm일 수 있으며, 개구부들(31)의 하부 폭(WB)은 약 10nm 내지 50nm일 수 있다. 또한, 개구부들(31)의 상부 폭(WT)은 개구부들(31)의 간격과 실질적으로 동일하거나 작을 수 있다. 예를 들어, 개구부들(31)의 상부 폭(WT)은 약 10nm 내지 60nm일 수 있으며, 개구부들(31) 사이의 간격은 약 10nm 내지 100nm일 수 있다.
개구부들(31)의 폭은 상부에서 하부로 갈수록 점진적으로 감소될 수 있다. 이에 따라 개구부들(31)은 경사진 측벽을 가질 수 있다. 개구부(31)의 측벽과 반도체 기판(10)의 상면 사이는 예각(θ)을 이룰 수 있다. 예를 들어, 반도체 기판(10)의 상면에 대해 약 45도 내지 90도의 경사각(θ)를 가질 수 있으며, 바람직하게, 약 60도 내지 80도의 경사각(θ)를 가질 수 있다. 그리고, 개구부(31)의 측벽과 반도체 기판(10)의 상부면 간의 경사각(θ)은 몰드 절연막(30)의 두께가 증가할수록 감소될 수 있다.
이어서, 몰드 절연막(30)의 개구부들(31) 측벽에 절연 스페이서(33)가 형성될 수 있다.
절연 스페이서(33)는 몰드 절연막(30)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 절연 스페이서(33)는 예를 들어, SiON, SiO2, Si3N4, SiCN, 및 SiC 중에서 선택된 물질로 형성될 수 있다.
절연 스페이서(33)를 형성하는 것은, 개구부들(31)을 갖는 몰드 절연막(30) 상에 스페이서막을 컨포말하게 증착하는 것, 상기 절연막에 대해 에치백(etch-back) 공정을 수행하여 몰드 절연막(30)의 상면 및 개구부(31)의 하부에서 스페이서막을 제거하는 것을 포함할 수 있다. 여기서, 스페이서막의 증착 두께는 개구부(31)의 하부 폭(WB)의 절반보다 작을 수 있다. 일 실시예에 따르면, 스페이서막을 증착할 때, 스페이서막의 두께에 따라, 후속 공정들에서 형성되는 하부 전극들(40)과 도전층들(50) 간의 접촉 면적이 달라질 수 있다.
도 2b를 참조하면, 절연 스페이서들(33)이 형성된 개구부들(31)을 채우는 하부 전극들(40)을 형성한다. 하부 전극들(40)은 몰드 절연막(30) 상에 개구부들(31)을 채우는 도전막을 증착하고, 도전막에 대해 평탄화 공정을 수행하여 형성될 수 있다. 여기서, 도전막을 증착하는 것은, 물리화학기상 증착(PVD: Physical Vapor Deposition), 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 증착 기술이 이용될 수 있다. 또한, 평탄화 공정으로 화학적 기계적 연마(CMP) 공정 또는 드라이 에치 백 공정(Dry Etch Back)이 수행될 수 있다
하부 전극들(40)은 예를 들어, 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다.
개구부(31) 내에 채워진 하부 전극(40)의 상부 폭은 하부 폭보다 넓을 수 있다. 그리고, 하부 전극(40)의 폭은 하부에서 상부로 갈수록 점차 증가될 수 있다. 이에 따라, 하부 전극들(40)은 반도체 기판(10)의 상면에 대해 경사진 측벽을 가질 수 있다. 다른 실시예에 따르면, 하부 전극(40)의 측벽은 도면에 도시된 것과 달리, 라운드진 경사면일 수 있다.
실시예들에 따르면, 하부 전극(40)의 측벽과 반도체 기판(10)의 상면 사이는 예각(θ)을 이룰 수 있다. 실시예들에 따르면, 하부 전극(40)의 측벽과 반도체 기판(10) 상면 사이의 각도(θ)가 작을수록 후속해서 형성되는 도전층들(50)의 분리가 유리할 수 있다. 예를 들어, 하부 전극(40)의 측벽은 반도체 기판(10)의 상면에 대해 약 45도 내지 90도의 경사각(θ)을 가질 수 있으며, 바람직하게, 약 60도 내지 80도의 경사각(θ)을 가질 수 있다.
나아가, 하부 전극들(40)은 도 1a에 도시된 바와 같이, 원형의 상부면을 가질 수 있다. 이와 달리, 하부 전극들(40)은 도 1b에 도시된 바와 같이, 라인 형태의 상부면을 가질 수도 있다.
도 2c를 참조하면, 몰드 절연막(30)의 상면을 리세스시켜 하부 전극들(40)의 하부 부분들을 감싸는 몰드 절연 패턴(35)을 형성한다. 이에 따라, 하부 전극들(40)은 몰드 절연 패턴(35)의 상면 위로 돌출될 수 있다. 그리고, 몰드 절연막(30)의 상면을 리세스시킴에 따라 하부 전극들(40) 측벽에 형성된 절연 스페이서(33)의 일부를 노출시킬 수 있다. 이와 달리, 하부 전극들(40)의 측벽에 절연 스페이서(33)가 형성되지 않은 경우, 리세스 영역에 하부 전극들(40)의 측벽이 노출될 수 있다.
보다 상세하게, 몰드 절연막(30)을 리세스시키는 것은, 하부 전극들(40) 및 절연 스페이서(33)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 몰드 절연막(30)을 등방성 식각하는 것을 포함할 수 있다. 예를 들면, 몰드 절연막(30)이 실리콘 산화막으로 형성된 경우, 불산, SC-1(NH4OH + H2O2 + 탈이온수)과 같은 APM(ammonium peroxide mixture), 또는 HF/NH4F 혼합물을 포함하는 BOE(buffered oxide etchant)를 이용한 습식 식각 공정이 수행될 수 있다. 한편, 다른 실시예에 따르면, 도 2f에 도시된 바와 같이, 돌출된 하부 전극(40)의 높이(H)를 제어하기 위해, 몰드 절연막(30)은 중간에 식각 정지막(37)을 포함할 수 있다. 식각 정지막(37)은 몰드 절연막(30)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 이러한 경우, 몰드 절연막(30)의 상면을 리세스시키는 공정에 의해 식각 정지막(도 2f의 37 참조)의 상면이 노출될 수 있다.
실시예들에 따르면, 몰드 절연 패턴(35)의 상면에서 돌출된 하부 전극(40)의 높이(H)는 하부 전극(40)의 높이의 절반 이상일 수 있다. 몰드 절연 패턴(35)의 상면에서 돌출된 하부 전극(40)의 높이(H)는 몰드 절연막(30) 상면의 리세스 깊이에 따라 달라질 수 있다. 실시예들에 따르면, 하부 전극(40)의 돌출된 높이(H)와 하부 전극의 상부 폭(DT)의 비가 클수록 바람직할 수 있다. 실시예들에 따르면, 하부 전극(40)의 최대 폭(즉, 상부 폭(DT))과 몰드 절연 패턴(35)의 상면에서 하부 전극(40)의 상면 간의 높이(H)의 비는 약 1:2 내지 1:5일 수 있다.
이에 더하여, 돌출된 하부 전극(40)의 측벽과 몰드 절연 패턴(35)의 상면 사이에 예각(θ)을 이룰 수 있다. 그리고, 하부 전극(40)의 측벽과 몰드 절연 패턴(35)의 상면 사이의 경사각(θ)은 하부 전극(40)의 측벽과 반도체 기판(10)의 상면 사이의 경사각(θ)보다 클 수 있다. 실시예들에 따르면, 하부 전극(40)의 측벽과 몰드 절연 패턴(35)의 상면 사이의 각도(θ)가 작을수록 후속해서 형성되는 도전층들(50)의 분리가 유리할 수 있다. 예를 들어, 하부 전극(40)의 측벽은 몰드 절연 패턴(35)의 상면에 대해 약 45도 내지 90도의 경사각(θ)를 가질 수 있으며, 바람직하게, 약 60도 내지 80도의 경사각(θ)를 가질 수 있다.
도 2d를 참조하면, 패터닝 공정 없이, 하부 전극들(40) 각각의 상면에 도전층(50)이 형성될 수 있다. 도전층(50)은 단일 막 또는 적층된 복수의 막들을 포함할 수 있다. 일 실시예에서, 도전층(50)을 형성하는 것은 단차 도포성(a property of step coverage)이 불량한 증착 공정을 이용하여 복수의 막들을 연속적으로 적층하는 것을 포함할 수 있다.
보다 상세하게, 도전층들(50)은 단차 도포성이 불량한 물리적 기상 증착(PVD; physical vapor deposition) 방법으로 형성될 수 있다. 일 실시예에 따르면, 도전층들(50)은 물리적 기상 증착(physical vapor deposition) 방법인 스퍼터링 공정을 수행하여 형성될 수 있다. 스퍼터링 공정은 고속의 플라즈마(예컨대, Ar 이온)를 금속 타겟(target)에 충돌시켜 금속 타겟으로부터 스퍼터된(sputtered) 금속 원자들을 하부 전극들(40)의 상면에 증착시킨다. 다른 실시예에서, 도전층들(50)은 MOCVD(metal organic CVD) 방법, 콜리메이트 스퍼터(collimated sputter) 방법, IMP(ionized metal PVD) 방법 또는 이들의 조합 방법을 이용하여 형성할 수 있다. 또한, 도전층들(50)은 단차 도포성이 불량한 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition method: PE-CVD)으로도 형성될 수 있을 것이다.
단차 도포성이 불량한 증착 방법에 의해, 도전층들(50)이 돌출된 하부 전극들(40) 및 몰드 절연 패턴(35) 상에 불연속적으로 증착될 수 있다. 불연속적인 증착에 의해 하부 전극들(40) 상면에 패터닝 공정 없이 서로 분리된 도전층들(50)이 형성될 수 있다.
보다 상세히 설명하면, 단차 도포성이 불량한 증착 공정을 수행하는 경우, 증착 공정의 특성상 하부 전극들(40)의 상부 측벽에서보다 하부 측벽에서의 증착 두께가 감소된다. 그리고, 실시예들에서, 하부 전극들(40)은 상부에서 하부로 갈수록 감소하는 폭을 가지므로, 하부 전극들(40)의 측벽에서 증착율이 보다 떨어질 수 있다. 실시예들에서, 물리적 기상 증착 방법 의해 증착된 도전층(50)은 10% 이하의 스텝 커버리지를 가질 수 있다. 여기서, 스텝 커버리지는 하부 전극(40)의 상면에서의 증착 두께와 도전층(50)의 측벽에서의 증착 두께를 비율로 나타낸 것이다. 이와 같이, 단차 도포성이 불량한 증착 공정에 의해 도전층(50)이 하부 전극들(40)의 상면에만 선택적으로 증착되어, 인접한 도전층들(50) 간에 서로 분리될 수 있다. 또한, 단차 도포성이 불량한 증착 방법에 의해 형성된 도전층들(50)은 라운드진 모서리(E)를 가질 수 있다. 즉, 물리적 기상 증착 공정시 오버행(overhang) 현상에 의해 도전층들(50)의 모서리가 라운딩될 수 있다. 그리고, 도전층들(50) 측벽 부분에서의 오버행 현상에 의해 도전층(50)은 상부에서 하부로 갈수록 감소하는 폭을 가질 수 있다.
일 실시예에 따르면, 도 2d에 도시된 바와 같이, 도전층들(50) 각각은 하부 전극들(40) 상면에서 절연 스페이서(33)의 측벽 일부분으로 연장될 수 있다. 상세하게, 도전층(50)은 하부 전극들(40)의 상면을 덮는 바디부(body portion; 50b)와, 바디부(50b)에서 연장되어 절연 스페이서(33)의 측벽 일부분을 덮는 에지부(edge portion; 50e)를 포함할 수 있다. 도전층(50)의 에지부(50e)는 하부 전극(40)의 상부에서 하부로 갈수록 얇아질 수 있다.
다른 실시예에 따르면, 도 2f에 도시된 바와 같이, 도전층(50)은 절연 스페이서(33)의 측벽으로 연장되지 않고, 하부 전극들(40)의 상면에만 선택적으로 형성될 수도 있다. 즉, 하부 전극(40)의 종횡비가 증가하거나, 하부 전극(40)의 측벽과 몰드 절연 패턴(35)의 상면 사이의 경사각이 커질수록 도전층(50) 형성시 절연 스페이서(33)에 전극 구조체(50)의 일부가 증착되는 것은 방지될 수 있다.
나아가, 하부 전극들(40)의 상면에서 도전층(50)의 증착 두께(t)는 인접하는 하부 전극들(40) 간의 최소 간격(S)보다 작을 수 있다. 예를 들어, 하부 전극들(40)의 상면에서 도전층(50)의 증착 두께(t)는 약 50Å 내지 500Å일 수 있다. 그리고, 인접하는 하부 전극들(40) 간의 최소 간격은 약 100Å 내지 1000Å일 수 있다.
이에 더하여, 단차 도포성이 불량한 증착 공정시 하부 전극들(40) 사이에 노출된 몰드 절연 패턴(35)의 상면 일부분에 도전층(50)과 동일한 물질이 증착될 수도 있다. 즉, 몰드 절연 패턴(35)의 상면에 잔여막(51)이 국소적으로 형성될 수 있다. 여기서, 단차 도포성이 불량한 증착 공정에 의해 하부 전극들(40)의 경사진 측벽에 도전층(50)의 일부 물질이 증착되지 않으므로, 잔여막(51)과 도전층(50)은 분리될 수 있다. 또한, 하부 전극들(40)의 측벽에 절연 스페이서(33)가 배치되므로, 노출된 몰드 절연 패턴(35)의 상면에 증착된 잔여막(51)에 의한 하부 전극들(40) 간의 전기적 단락(short)은 방지될 수 있다.
일 실시예에 따르면, 도전층(50)은 루테늄(Ru), 탄탈륨(Ta), 팔라듐(Pd), 티타늄(Ti), 백금(Pt), 은(Ag), 금(Au) 또는 구리(Cu) 등에서 적어도 하나를 포함할 수 있다. 다른 실시예에 따르면, 도전층들(50)은 메모리 요소를 포함할 수 있다. 예를 들어, 도전층(50)은 상변화 물질(phase-change material, 예를 들어, 칼코겐 화합물), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도 2e를 참조하면, 서로 분리된 도전층들(50)을 형성한 후에, 하부 전극들(40) 및 도전층들(50) 사이를 채우는 매립 절연막(60)을 형성한다.
매립 절연막(60)을 형성하는 것은, 하부 전극들(40) 및 도전층들(50) 사이를 채우는 절연막을 증착하는 것, 및 도전층들(50)의 상부면이 노출되도록 증착된 절연막을 평탄화하는 것을 포함할 수 있다. 여기서, 절연막을 증착하는 것은, 물리화학기상 증착(PVD: Physical Vapor Deposition), 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 증착 기술이 이용될 수 있다. 그리고, 평탄화 공정은 화학적 기계적 연마(CMP) 공정 또는 드라이 에치 백 공정(Dry Etch Back)일 수 있다.
일 실시예에 따르면, 평탄화 공정에 의해 매립 절연막(60)의 상부면과 도전층(50)의 상면은 공면을 이룰 수 있다. 그리고, 매립 절연막(60)은 도전층들(50)의 측벽 부분과 직접 접촉될 수 있다. 또한, 매립 절연막(60)은 절연 스페이서(33)와 직접 접촉될 수 있다.
매립 절연막(60)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 매립 절연막(60)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
매립 절연막(60)을 형성한 후에, 도전층들(50)과 전기적으로 연결되는 상부 도전체가 형성될 수 있다. 일 실시예에서, 상부 도전체들은 제 1 배선들(20)을 가로지르는 제 2 방향으로 연장된 제 2 배선들(70)일 수 있다. 이와 달리, 상부 도전체들은, 도 2f에 도시된 바와 같이, 층간 절연막(63)을 관통하여 도전층들(50)과 접속하는 콘택 플러그(65)를 포함할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 자기 메모리 소자의 메모리 어레이를 나타내는 도면이다.
도 3을 참조하면, 복수의 단위 메모리 셀들(MC)이 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀(MC)은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다. 각각의 단위 메모리 셀들(MC)은 자기 메모리 요소(ME, magnetic memory element) 및 선택 소자(SE, select element)를 포함한다. 선택 소자(SE) 및 자기 메모리 요소(ME)는 전기적으로 직렬로 연결될 수 있다. 자기 메모리 요소(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결되며, 선택 소자(SE)는 자기 메모리 요소(ME)와 워드 라인(WL) 사이에 연결된다.
자기 메모리 요소(ME)는 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 선택 소자(SE)는 자기터널접합을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다.
일 실시예에 따르면, 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 메모리 어레이는 트랜지스터의 소오스 전극과 연결되는 소오스 라인(SL)을 더 포함할 수 있다. 그리고, 소오스 라인(SL)은 인접하는 워드 라인들(WL) 사이에 배치되어, 두 개의 트랜지스터들이 하나의 소오스 라인(SL)을 공유할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 5는 도 4의 I-I' 및 II-II' 선들을 따라 취해진 단면도이다.
도 4 및 도 5를 참조하면, 소자 분리 패턴들(102)이 반도체 기판(100)에 형성될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 소자분리 패턴들(102)은 활성 라인 패턴들(ALP)을 정의할 수 있다. 각 활성 라인 패턴(ALP)은 서로 인접한 한 쌍의 소자분리 패턴들(102) 사이에 정의될 수 있다. 도 4에 도시된 바와 같이, 평면적 관점에서 소자분리 패턴들(102) 및 활성 라인 패턴들(ALP)은 제 1 방향으로 나란히 연장될 수 있다. 소자분리 패턴들(102) 및 활성 라인 패턴들(ALP)은 제 1 방향에 수직한 제 2 방향으로 교대로 배열될 수 있다. 활성 라인 패턴들(ALP)은 제 1 도전형의 도펀트로 도핑될 수 있다.
격리 리세스 영역들(104i, isolation recess regions)이 활성 라인 패턴들(ALP) 및 소자분리 패턴들(102)을 가로지를 수 있다. 평면적 관점에서 격리 리세스 영역들(104i)은 제 2 방향으로 나란히 연장된 그루브 형태들일 수 있다. 격리 리세스 영역들(104i)은 각 활성 라인 패턴(ALP)을 셀 활성부들(CA)로 분할시킬 수 있다. 각 셀 활성부(CA)는 서로 인접한 한 쌍의 격리 리세스 영역들(104i) 사이에 위치한 활성 라인 패턴(ALP)의 일부분일 수 있다. 즉, 각 셀 활성부(CA)는 서로 인접한 한 쌍의 소자 분리 패턴들(102) 및 서로 인접한 한 쌍의 격리 리세스 영역들(104i)에 의해 정의될 수 있다. 평면적 관점에서 셀 활성부들(CA)은 행들 및 열들을 따라 배열될 수 있다. 각 활성 라인 패턴(ALP)으로부터 분할된 셀 활성부들(CA)은 제 1 방향을 따라 배열되어 각 행을 구성 할 수 있으며, 인접한 한 쌍의 격리 리세스 영역들(104i) 사이에 배치된 셀 활성부들(CA)은 제 2 방향을 따라 배열되어 각 열을 구성할 수 있다.
적어도 하나의 게이트 리세스 영역(104c, gate recess region)이 각 열을 구성하는 셀 활성부들(CA)를 가로지를 수 있다. 게이트 리세스 영역(104c)은 격리 리세스 영역들(104i)과 평행하게 연장된 그루브 형태를 가질 수 있다. 일 실시예에서, 한 쌍의 게이트 리세스 영역들(104c)이 각 열을 구성하는 셀 활성부들(CA)를 가로지를 수 있다. 이 경우에, 한 쌍의 셀 트랜지스터들이 각 셀 활성부(CA)에 형성될 수 있다.
게이트 리세스 영역(104c)의 깊이는 격리 리세스 영역(104i)의 깊이와 실질적으로 동일할 수 있다. 게이트 리세스 영역(104c)의 폭은 격리 리세스 영역(104i)의 폭과 같거나 다를 수 있다. 게이트 및 격리 리세스 영역들(104c, 104i)의 각각의 깊이는 셀 영역(10) 내 소자분리 패턴(102)의 하부면의 깊이 보다 작을 수 있다.
셀 게이트 전극(CG, cell gate electrode)이 각 게이트 리세스 영역(104c) 내에 배치될 수 있으며, 셀 게이트 유전막(106c)이 셀 게이트 전극(CG)과 게이트 리세스 영역(104c)의 내면 사이에 배치될 수 있다. 셀 게이트 전극(CG)은 활성 라인 패턴(ALP)을 가로지르는 제 2 방향으로 연장된 라인 형태를 가질 수 있다. 셀 게이트 전극(CG)을 포함하는 셀 트랜지스터는 게이트 리세스 영역(104c)에 의하여 리세스된 채널 영역을 포함할 수 있다.
격리 게이트 전극(IG, isolation gate electrode)이 각 격리 리세스 영역(104i) 내에 배치될 수 있으며, 격리 게이트 유전막(106i)이 각 격리 게이트 전극(IG)과 각 격리 리세스 영역(104i)의 내면 사이에 배치될 수 있다. 격리 게이트 전극(IG)도 제 2 방향으로 연장된 라인 형태를 가질 수 있다.
게이트 하드 마스크 패턴(108)이 셀 및 격리 게이트 전극들(CG, IG)의 각각의 상에 배치될 수 있다. 게이트 하드 마스크 패턴들(108)은 셀 및 리세스 영역들(104, 104i) 내에 각각 배치될 수 있다. 게이트 하드 마스크 패턴들(108)의 상부면들은 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다.
반도체 메모리 소자의 동작 시에, 격리 전압이 각 격리 게이트 전극(IG)에 인가될 수 있다. 격리 전압은 각 격리 리세스 영역(104i)의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 각 격리 게이트 전극(IG) 아래의 격리 채널 영역이 턴-오프(turn-off) 된다. 이로 인하여, 각 활성 라인 패턴(ALP)으로부터 분할된 셀 활성부들(CA)은 서로 전기적으로 격리될 수 있다. 예를 들어, 활성 라인 패턴(ALP)이 P형 도펀트로 도핑된 경우에, 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
예를 들어, 셀 게이트 전극(CG)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 격리 게이트 전극(IG)은 셀 게이트 전극(CG)과 동일한 물질로 형성될 수 있다. 셀 게이트 유전막(106c) 및 격리 게이트 유전막(104i)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 게이트 하드 마스크 패턴(108)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
제 1 도핑된 영역(110a)이 각 셀 게이트 전극(CG)의 일 측의 각 셀 활성부(CA) 내에 배치될 수 있으며, 제 2 도핑된 영역(110b)이 각 셀 게이트 전극(CG)의 타 측의 각 셀 활성부(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 제 1 도핑된 영역(110a)은 한 쌍의 셀 게이트 전극들(CG) 사이의 각 셀 활성부(CA) 내에 배치될 수 있으며, 한 쌍의 제 2 도핑된 영역들(110b)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이로써, 각 셀 활성부(CA)에 형성된 한 쌍의 셀 트랜지스터들은 제 1 도핑된 영역(110a)을 공유할 수 있다. 제 1 및 제 2 도핑된 영역들(110a, 110b)은 셀 트랜지스터의 소오스/드레인 영역들에 해당한다. 제 1 및 제 2 도핑된 영역들(110a, 110b)은 셀 활성부(CA)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
계속해서, 도 4 및 도 5를 참조하면, 제 1 층간 절연막(125)이 반도체 기판(100) 전면 상에 배치될 수 있다. 소오스 라인들(SL)이 제 1 층간 절연막(125) 내에 형성된 소오스-그루브들을 각각 채울 수 있다. 소오스 라인들(SL)은 제 2 방향으로 나란히 연장될 수 있다. 각 소오스 라인(SL)은 제 2 방향을 따라 배열된 제 1 도핑된 영역들(110a)과 전기적으로 접속될 수 있다. 소오스 라인(SL)의 상부면은 제 1 층간 절연막(125)의 상부면과 실질적으로 공면을 이룰 수 있다. 소오스 라인(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
캡핑 층간 절연막(127)이 제 1 층간 절연막(125)의 전면 상에 배치될 수 있다. 캡핑 층간 절연막(127)은 소오스 라인들(SL)의 상부면들을 덮을 수 있다. 소오스 라인들(SL)이 금속을 포함하는 경우에, 캡핑 층간 절연막(127)은 소오스 라인들(SL) 내 금속 원자들이 제 2 층간 절연막(130)으로 확산되는 것을 방지하는 절연 물질로 형성될 수 있다. 또한, 캡핑 층간 절연막(127)은 제 1 층간 절연막(125)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 제 1 층간 절연막(125)은 산화물(ex, 실리콘 산화물)로 형성될 수 있으며, 캡핑 층간 절연막(127)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
제 2 층간 절연막(130)이 캡핑 층간 절연막(127) 상에 배치될 수 있다. 제 2 층간 절연막(130)은 산화물(ex, 실리콘 산화물)로 형성될 수 있다.
콘택 플러그들(135)이 제 2 층간 절연막(130), 캡핑 층간 절연막(127), 및 제 1 층간 절연막(125)을 연속적으로 관통할 수 있다. 각 콘택 플러그(135)는 제 2 도핑된 영역(110b)에 전기적으로 접속될 수 있다. 일 실시예에서, 오믹 패턴들(미도시함)이 각 콘택 플러그(135) 및 제 2 도핑된 영역(110b) 사이와, 각 소오스 라인(SL) 및 제 1 도핑된 영역(110a) 사이에 각각 배치될 수 있다. 오믹 패턴들은 금속-반도체 화합물(ex, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
계속해서, 도 4 및 도 5를 참조하면, 몰드 절연 패턴(145)이 제 2 층간 절연막(130) 상에 배치될 수 있다.
하부 전극들(150)이 몰드 절연 패턴(145)을 관통하여 콘택 플러그들(135)을 노출시키는 개구부들 내에 배치될 수 있다. 하부 전극들(150)은 몰드 절연 패턴(145)의 상면에서 돌출될 수 있다. 실시예들에 따르면, 하부 전극(150)의 최대 폭(즉, 상부 폭)과 몰드 절연 패턴(145)의 상면에서 하부 전극(150)의 상면 간의 높이의 비는 약 1:2 내지 1:5일 수 있다. 실시예들에서, 하부 전극들(150)이 몰드 절연 패턴(145)의 상면에서 돌출된 높이가 증가될수록 하부 전극들(150) 상의 메모리층들(DS)을 분리시키는 것이 유리할 수 있다.
이에 더하여, 하부 전극(150)의 폭은 하부에서 상부로 갈수록 점차 증가될 수 있다. 즉, 하부 전극들(150)은 하부 폭보다 넓은 상부 폭을 가질 수 있다. 이에 따라, 하부 전극들(150)은 반도체 기판(100)의 상부면에 대해 경사진 측벽을 가질 수 있다. 그리고, 하부 전극(150)의 측벽과 몰드 절연 패턴(145)의 상부면 사이는 예각을 이룰 수 있다. 예를 들어, 하부 전극(150)의 측벽은 몰드 절연 패턴(145)의 상부면에 대해 약 45도 내지 90도의 경사각(θ)를 가질 수 있으며, 바람직하게, 약 60도 내지 80도의 경사각(θ)를 가질 수 있다.
나아가, 하부 전극들(150)의 측벽에는 절연 스페이서(143)가 배치될 수 있다. 절연 스페이서(143)는 몰드 절연 패턴(145)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
실시예들에 따르면, 하부 전극들(150) 상에 메모리층들(DS)이 배치될 수 있다. 메모리층들(DS)은 하부 전극들(150)에 각각 접속될 수 있다. 메모리층들(DS)은 하부 전극들(150) 및 콘택 플러그들(135)을 통하여 제 2 도핑된 영역들(110b)에 각각 전기적으로 접속될 수 있다. 도 4에 개시된 바와 같이, 메모리층들(DS)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열될 수 있다.
실시예들에 따르면, 메모리층들(DS)은 단차 도포성이 불량한 물리기상증착(physical vapor deposition) 방법을 이용하여 형성될 수 있다.
상세하게, 메모리층(DS)은 도 2d를 참조하여 설명한 것처럼, 하부 전극들(150)의 상면을 덮는 바디부(body portion)와 측벽 페이서(142)의 일부분으로 연장되는 에지부(edge portion)를 포함할 수 있다. 메모리층(DS)의 바디부는 하부 전극들(150) 간의 최소 간격의 절반 이하의 두께를 가질 수 있다. 그리고, 메모리층(DS)의 에지부는 하부 전극의 하부로 갈수록 얇아질 수 있다. 또한, 단차 도포성이 불량한 증착 방법에 의해 형성된 메모리층들은 하부 전극들(150)의 상부 코너에서 라운드진 모서리를 가질 수 있다.
나아가, 하부 전극들(150) 사이의 몰드 절연 패턴(145) 상에 잔여 데이터 저장막(DS')이 잔류할 수 있다. 잔여 데이터 저장막(DS')은 메모리층(DS)와 동일한 물질로 이루어지며, 잔여 데이터 저장막(DS')은 하부 전극들(150) 상면에 형성된 메모리층(DS)보다 얇을 수 있다.
메모리층(DS)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 예를 들면, 메모리층(DS)은 그것을 통과하는 전류에 의해 그것의 저항이 선택적으로 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 또한, 메모리층(DS)은 단일 층 또는 복수의 층들로 이루어질 수 있다.
일 실시예에 따르면, 메모리층(DS)은 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 예를 들면, 메모리층(DS)은 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
다른 실시예들에 따르면, 메모리층(DS)은 그것을 통과하는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material, 예를 들어, 칼코겐 화합물)을 포함할 수 있다. 칼코겐 화합물은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함할 수 있다. 예를 들면, 메모리층(DS)은, 화합물은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함할 수 있다. 예를 들어, 칼코겐 화합물은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
또 다른 실시예들에 따르면, 메모리층(DS)은 그 양단에 인가된 소정 전압에 의해서 가역적으로 명확하게 구별되는 적어도 두 가지 저항 상태 사이에서 스위칭되는 물질을 포함할 수 있다. 예를 들어, 메모리층(DS)은 페로브스카이트 결정상을 나타내는 절연물질 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 페로브스카이트 결정상을 나타내는 절연 물질은 이른바 ABO3 구조를 가지는 절연물질로서, 특별히 여기에 한정되는 것은 아니며, PbZrTiO3, PrCaMnO3, 칼슘이 도핑된 (Ba, Sr)TiO3, SrZrO3 등을 포함한다. 전이금속 산화물들은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nickel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
일 실시에에서, 메모리층(DS)은 상기 하부 전극의 상면에 적층된 복수의 자성막들을 포함할 수 있다. 이에 대해, 도 6, 도 7a 내지 도 7c, 도 8, 및 도 9를 참조하여 보다 상세히 설명한다.
계속해서, 도 4 및 도 5를 참조하면, 하부 전극들(150)과 메모리층들(DS) 사이에 매립 절연막(160)이 채워질 수 있다. 매립 절연막(160)은 메모리층들(DS)의 일부분과 직접 접촉될 수 있다. 이에 더하여, 매립 절연막(160)의 상면은 메모리층들(DS)의 상면과 실질적으로 공면(coplanar)을 이룰 수 있다. 매립 절연막(160)은 하부 전극(150)의 측벽을 감싸는 절연 스페이서(143)와 직접 접촉될 수 있으며, 잔여 데이터 저장막(DS')을 매립한다.
메모리층들(DS) 및 매립 절연막(160) 상에 제 3 층간 절연막(165)이 배치될 수 있다. 제 3 층간 절연막(165)은 단일 층 또는 복수의 층들로 이루어질 수 있다.
일 실시예에 따르면, 비트 라인(BL)이 제 3 층간 절연막(165)을 관통하는 그루브 내에 배치될 수 있다. 비트 라인(BL)은 메모리층(DS)의 상부면과 직접 접촉될 수 있다. 비트 라인(BL)은 평면적 관점에서 활성 라인 패턴(ALP)과 중첩될 수 있다. 다른 실시예에 따르면, 비트 라인들(BL) 대신, 메모리층들(DS) 각각에 접속되는 상부 전극들(미도시)이 형성될 수도 있다.
도 6은 본 발명의 일 실시예에 따른 자기 메모리 소자를 설명하기 위해 도 5의 A 부분을 확대한 도면이다.
도 6을 참조하면, 메모리층들(DS) 각각은 복수의 자성층들(RL, FL)과, 자성층들(RL, FL) 사이의 터널 배리어층(TB)으로 이루어진 자기터널접합(magnetic tunnel junction)을 포함할 수 있다. 자성층들 중의 하나(RL)는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된 자화 방향을 갖는 기준층(RL; reference layer)일 수 있다. 자성층들 중 다른 하나(FL)는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(FL; free layer)일 수 있다. 이에 더하여, 메모리층(DS)은 최상층의 자성층(FL) 상에 캡핑 전극층(CE; Capping Electrode layer)을 더 포함할 수 있다.
자기터널접합의 전기적 저항은 기준층 및 자유층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 자기터널접합의 전기적 저항은 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 자기터널접합을 포함하는 메모리층(DS)은 자화 방향에 따른 전기적 저항의 차이를 이용하여 단위 메모리 셀(도 3의 MC 참조)에 데이터를 저장할 수 있다.
일 실시예에 따르면, 도 5를 참조하여 설명한 것처럼, 메모리층(DS)은 하부 전극들(150) 상면에 형성된 바디부와, 바디부에서 하부 전극의 측벽 일부분으로 연장된 에지부를 가질 수 있다. 에지부는 하부 전극(150)의 하부로 갈수록 얇아질 수 있으며, 하부 전극(150)의 측벽에 형성된 절연 스페이서(143)를 노출시킬 수 있다. 일 실시예에 따르면, 메모리층(DS)의 최저점(the lowest point)은 상기 하부 전극(150)의 최고점(the uppermost point)보다 아래에 위치할 수 있다.
보다 상세하게, 일 실시예에서, 메모리층(DS)을 구성하는 자성층들(RL, FL) 중에서 하부 전극(150)과 직접 접촉하는 자성층(RL)이 하부 전극들(150) 상면에 위치하는 바디부와, 바디부에서 하부 전극(150)의 측벽 일부분으로 연장된 에지부를 가질 수 있다. 그리고, 하부 전극(150)과 이격된 자성층(FL) 및 터널 배리어층(TB)은 하부 전극(150)과 직접 접촉하는 자성층(RL)의 바디부 상에 배치될 수 있다. 하부 전극(150)과 이격된 자성층(FL) 및 터널 배리어층(TB)은 하부 전극(150)과 직접 접촉하는 자성층(RL)의 에지부 일부를 덮을 수 있으나, 자성층들(RL, FL)은 서로 분리된다. 최상층의 자성층(FL) 상에 배치된 캡핑 전극층(CE) 또한, 하부 전극(150)과 접촉하는 자성층(RL)과 이격된다. 그리고, 자성층들(RL, FL), 터널 배리어층(TB), 및 캡핑 전극층(CE) 각각은 단차 도포성이 불량한 증착 방법으로 이용하여 형성되므로, 라운드진 모서리를 가질 수 있다.
메모리층들(DS) 사이를 채우는 매립 절연막(160)은 하부 전극(150)의 측벽을 감싸는 절연 스페이서(143)와 직접 접촉될 수 있다. 이에 따라, 잔여 데이터 저장막(DS')은 메모리층들(DS)과 분리되어 매립 절연막(160) 아래에 고립될 수 있다. 나아가, 일 실시예에 따르면, 메모리층들(DS) 사이를 채우는 매립 절연막은 에어갭(air gap)을 가질 수 있다. 즉, 메모리층들(DS) 사이에 에어 갭이 배치될 수 있다.
이에 더하여, 매립 절연막(160)은 메모리층들(DS)의 측벽 부분과 직접 접촉될 수 있다. 구체적으로, 매립 절연막(160)은 메모리층들(DS) 각각을 구성하는 자성층들(RL, FL) 및 터널 배리어층(TB)과 직접 접촉될 수 있다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 자기 메모리 소자의 메모리층을 설명하기 위해 도 6의 B 부분을 확대한 도면들이다.
도 7a에 도시된 실시예에 따르면, 메모리층(DS)은 자기 터널 접합(magnetic tunnel junction)을 포함할 수 있다. 터널 접합은 기준 자성층(HRL, reference magnetic layer), 자유 자성층(HFL, free magnetic layer), 및 기준 및 자유 자성층들(HRL, HFL) 사이에 개재된 터널 배리어층(TB, tunnel barrier layer)를 포함할 수 있다.
기준 자성층(HRL)은 일 방향으로 고정된 자화 방향을 갖고, 자유 자성층(HFL)은 기준 자성층(HRL)의 자화방향에 평행 또는 반평행하도록 변경 가능한 자화 방향을 가질 수 있다. 일 실시예에서, 기준 및 자유 자성 들(HRL, HFL)의 자화 방향들은 자유 자성층(HFL)과 접촉된 터널 배리어층(TB)의 일면에 평행할 수 있다.
자유 자성층(HFL)의 자화방향이 기준 자성층(HRL)의 자화방향과 평행한 경우에, 메모리층(DS)은 제 1 저항 값을 갖는다. 자유 자성층(HFL)의 자화방향이 기준 자성층(HRL)의 자화방향과 반 평행한 경우에, 메모리층(DS)은 제 1 저항 값 보다 큰 제 2 저항 값을 갖는다. 이러한 저항 값의 차이를 이용하여 메모리층(DS)은 논리 데이터를 저장할 수 있다. 자유 자성층(HFL)의 자화방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
기준 자성층(HRL) 및 자유 자성층(HFL)은 강자성 물질을 포함할 수 있다. 기준 자성층(HRL)은 기준 자성층(HRL) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 터널 배리어(TB)는 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
도 7b에 도시된 실시예에 따르면, 메모리층(DS)의 자기 터널 접합 패턴은 수직 기준 자성층(PRL), 수직 자유 자성층(PFL), 및 수직 기준 및 자유 자성층들(PRL, PFL) 사이에 개재된 터널 배리어(PTB)을 포함할 수 있다. 수직 기준 자성층(PRL)은 고정된 자화 방향를 갖고, 수직 자유 자성층(PFL)은 수직 기준 자성층(PRL)의 고정된 자화방향에 평행 또는 반-평행하게 변경 가능한 자화 방향를 가질 수 있다. 이때, 수직 기준 및 자유 자성층들(PRL, PFL)의 자화 방향들은 수직 자유 자성층(PFL)과 접촉된 터널 배리어(PTB)의 일면에 실질적으로 수직(perpendicular)할 수 있다.
수직 기준 및 자유 자성층들(PRL, PFL)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 수직 기준 자성층(PRL)은 수직 자유 자성층(PFL)에 비하여 두꺼울 수 있으며, 및/또는 수직 기준 자성층(PRL)의 보자력이 수직 자유 자성층(PFL)의 보자력 보다 클 수 있다. 터널 배리어(PTB)은 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
도 7c에 도시된 실시예에 따르면, 메모리층(DS)은 제 1 자기터널접합 패턴 및 제 2 자기터널접합 패턴을 포함한다.
상세하게, 메모리층(DS)은 차례로 적층된 제 1 기준 자성층(RL1), 제 1 터널 배리어층(TB1), 자유 자성층(FL), 제 2 터널 배리어층(TB2) 및 제 2 기준 자성층(RL2)을 포함한다. 여기서, 제 1 터널 배리어층(TB1)과 제 2 터널 배리어층(TB2)의 두께는 서로 다를 수 있다. 이러한 메모리층(DS)에서, 제 1 기준 자성층(RL1), 제 1 터널 배리어층(TB1), 및 자유 자성층(FL)은 제 1 자기 터널 접합을 구성할 수 있다. 그리고, 자유 자성층(FL), 제 2 터널 배리어층(TB2) 및 제 2 기준 자성층(RL2)은 제 2 자기 터널 접합을 구성할 수 있다.
제 1 및 제 2 기준 자성층들(RL1, RL2)는 고정된 자화 방향를 갖고, 자유층(FL)은 제 1 및 제 2 기준 자성층들(RL1, RL2)의 고정된 자화방향에 평행 또는 반-평행하게 변경 가능한 자화 방향를 가질 수 있다. 제 1 및 제 2 기준 자성층들(RL1, RL2)과 자유 자성층(FL)의 자화 방향들은 제 1 및 제 2 터널 배리어층들(TB1, TB2)의 상부면들에 실질적으로 평행하거나 수직할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 자기 메모리 소자를 설명하기 위해 도 5의 A 부분을 확대한 도면이다.
도 8에 도시된 실시예에 따르면, 하부 전극(150)의 최대 폭과, 몰드 절연 패턴(143)의 상면에서 돌출된 높이의 비가 증가할수록, 하부 전극들(150) 상면에만 메모리층들(DS)이 형성되며, 인접하는 메모리층들(DS)은 서로 분리될 수 있다. 이러한 경우, 절연 스페이서(143)의 측벽에 메모리층(DS)이 형성되지 않고, 하부 전극(150)의 상면에만 메모리층(DS)이 형성될 수 있다. 즉, 메모리층(DS)은 절연 스페이서(143)를 덮지 않을 수 있다. 또한, 하부 전극의 상부 코너에서 메모리층들(DS)은 라운드진 모서리를 가질 수 있다.
이 실시예에서도 메모리층들(DS)은 도 6을 참조하여 설명한 것처럼, 부 전극(150)의 상면 상에 차례로 적층된 기준 자성층(RL), 터널 배리어층(TB), 및 자유 자성층(FL)을 포함할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 자기 메모리 소자를 설명하기 위해 도 5의 A 부분을 확대한 도면이다.
도 9를 참조하면, 하부 전극(150)은 하부 폭보다 큰 상부 폭을 갖되, 라운드진 측벽을 가질 수 있다. 메모리층(DS)은 도 6을 참조하여 설명한 것처럼, 하부 전극들(150) 상면에 형성된 바디부와, 바디부에서 하부 전극의 측벽 일부분으로 연장된 에지부를 가질 수 있다. 에지부는 하부 전극(150)의 하부로 갈수록 얇아질 수 있으며, 하부 전극(150)의 측벽에 형성된 절연 스페이서(143)를 노출시킬 수 있다. 또한, 메모리층(DS)은 차례로 적층된 기준 자성층(RL), 터널 배리어층(TB), 및 자유 자성층(FL)을 포함할 수 있다. 또한, 자유 자성층(FL)은 비트 라인(BL) 또는 비트 라인(BL)과 연결된 콘택 플러그와 직접 접촉될 수 있다.
도 10 내지 도 16은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4 및 도 10을 참조하면, 반도체 기판(100)에 소자분리 패턴들(102)을 형성하여, 활성 라인 패턴들(ALP)을 정의할 수 있다. 활성 라인 패턴들(ALP)은 제 1 방향을 따라 나란히 연장될 수 있다.
활성 라인 패턴들(ALP) 및 소자분리 패턴들(102)을 패터닝하여, 제 1 방향에 수직하는 제 2 방향으로 나란히 연장된 게이트 리세스 영역들(104c) 및 격리 리세스 영역들(104i)을 형성할 수 있다. 격리 리세스 영역들(104i)은 각 활성 라인 패턴(ALP)을 복수의 셀 활성부들(CA)로 분할할 수 있다. 게이트 리세스 영역들(104c)은 셀 활성부들(CA)를 가로지른다. 게이트 및 격리 리세스 영역들(104c, 104i)의 각각의 깊이는 소자분리 패턴(102)의 하부면의 깊이 보다 작을 수 있다.
셀 게이트 유전막(106c)이 각 게이트 리세스 영역(104c)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 격리 게이트 유전막(106i)이 각 격리 리세스 영역(104i)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 일 실시예에서, 셀 및 격리 게이트 유전막들(106c, 106i)은 동시에 형성될 수 있다.
이어서, 도전막이 리세스 영역들(104c, 104i)을 채우도록 형성될 수 있다. 도전막을 식각하여, 각 게이트 리세스 영역(104c) 내의 셀 게이트 전극(CG) 및 각 격리 리세스 영역(104i) 내의 격리 게이트 전극(IG)을 형성할 수 있다. 셀 게이트 전극(CG) 및 격리 게이트 전극(IG)의 상부면들은 반도체 기판(100)의 상부면 보다 낮게 리세스될 수 있다.
하드 마스크막이 반도체 기판(100) 상에 형성되어, 셀 및 격리 게이트 전극들(CG, IG) 위의 리세스 영역들(104c, 104i)을 채울 수 있다. 하드 마스크막이 평탄화되어, 리세스 영역들(104c, 104i)의 각각 내에 게이트 하드 마스크 패턴(108)이 형성될 수 있다.
도펀트들을 각 셀 게이트 전극(CG) 양측의 각 셀 활성부(CA) 내에 주입되어, 제 1 도핑된 영역(110a) 및 제 2 도핑된 영역(110b)이 형성될 수 있다. 제 1 및 제 2 도핑된 영역들(110a, 110b)의 하부면들은 셀 게이트 전극(CG)의 하단 보다 높은 레벨에 위치할 수 있다.
도 11을 참조하면, 반도체 기판(100) 상에 제 1 층간 절연막(125)을 형성할 수 있다. 제 1 층간 절연막(125)을 패터닝하여 소오스-그루브를 형성할 수 있다. 도전막이 소오스-그루브를 채우도록 형성될 수 있으며, 도전막이 제 2 층간 절연막(125)이 노출될 때까지 평탄화되어 소오스-그루브 내의 소오스 라인(SL)을 형성할 수 있다. 소오스 라인(SL)은 제 1 도핑된 영역(112a)에 접속될 수 있다.
이어서, 캐핑 층간 절연막(127)이 제 1 층간 절연막(125) 및 소오스 라인(SL) 상에 형성될 수 있다. 캐핑 층간 절연막(127) 상에 제 2 층간 절연막(130)을 형성할 수 있다. 콘택 플러그들(135)이 제 2 층간 절연막(130), 캐핑 층간 절연막(127), 및 제 1 층간 절연막(125)을 연속적으로 관통하도록 형성될 수 있다. 콘택 플러그들(135)은 제 2 도핑된 영역들(110b)에 각각 접속될 수 있다.
도 12를 참조하면, 콘택 플러그들(135)이 형성된 제 2 층간 절연막(130) 상에 콘택 플러그들(135)을 노출시키는 개구부들을 갖는 몰드 절연막(140)을 형성한다.
일 실시예에 따르면, 몰드 절연막(140)은 단일층으로 형성될 수 있다. 이와 달리, 몰드 절연막(140)은 복수 층으로 형성될 수 있으며, 식각 선택성을 갖는 절연막들을 번갈아 적층하여 형성될 수도 있다. 예를 들어, 도 2f에 도시한 것처럼, 몰든 절연막(140)은 식각 정지막을 포함할 수 있다. 또한, 다른 실시예에 따르면, 몰드 절연막(140)은 불순물이 도핑된 절연막(예를 들어, PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass))으로 형성되되, 몰드 절연막(140)의 하부 부분과 상부 부분에서 불순물 농도가 다르게 형성될 수도 있다.
일 실시예에 따르면, 몰드 절연막(140)은 약 500Å 내지 2000Å의 두께를 가질 수 있다. 몰드 절연막(140)은 단차 도포성이 우수한 증착 방법을 이용하여 형성될 수 있다. 예를 들어, 몰드 절연막(140)은 화학 기상 증착 방법을 이용하여 형성될 수 있다.
몰드 절연막(140)에 콘택 플러그들(135)을 노출시키는 개구부들(141)을 형성한다. 상세하게, 개구부들(141)을 형성하는 것은, 도 2a를 참조하여 설명한 것처럼, 몰드 절연막(140) 상에 마스크 패턴들(미도시)을 형성하는 것, 및 마스크 패턴들을 식각 마스크로 이용하여 몰드 절연막(140)을 이방성 식각하여 콘택 플러그들(135)을 노출시키는 것을 포함할 수 있다. 이와 같이 형성되는 개구부들(141)은 홀 형태를 가질 수 있다.
개구부들(141)은 이방성 식각 공정에 의해 상부 폭(WT)보다 작은 하부폭(WB)을 가질 수 있다. 예를 들어, 개구부들(141)의 상부 폭(WT)은 약 10nm 내지 60nm일 수 있으며, 개구부들(141)의 하부 폭(WB)은 약 10nm 내지 50nm일 수 있다. 또한, 개구부들(141)의 상부 폭(WT)은 개구부들(141)의 간격과 실질적으로 동일하거나 작을 수 있다. 예를 들어, 개구부들(141)의 상부 폭(WT)은 약 10nm 내지 60nm일 수 있으며, 개구부들(141) 사이의 간격은 약 10nm 내지 100nm일 수 있다.
개구부들(141)의 폭은 상부에서 하부로 갈수록 점진적으로 감소할 수 있다. 이에 따라 개구부들(141)은 경사진 측벽을 가질 수 있다. 개구부(141)의 측벽과 반도체 기판(10)의 상면 사이는 예각을 이룰 수 있다. 예를 들어, 반도체 기판(10)의 상면에 대해 약 45도 내지 90도의 경사각를 가질 수 있으며, 바람직하게, 약 60도 내지 80도의 경사각를 가질 수 있다.
계속해서, 도 12를 참조하면, 개구부들(141)을 형성한 후에, 도 2a를 참조하여 설명한 것처럼, 개구부들(141) 내벽에 절연 스페이서(143)가 형성될 수 있다. 절연 스페이서(143)는 몰드 절연막(140)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 절연 스페이서(143)는 후속해서 형성되는 하부 전극들(도 13의 150 참조) 간의 단락을 방지할 수 있다.
도 13을 참조하면, 절연 스페이서(143)가 형성된 개구부들 내에 하부 전극들(150)을 형성한다.
하부 전극들(150)은 도 2b를 참조하여 설명한 것처럼, 몰드 절연막(140) 상에 개구부들을 채우는 도전막을 증착하고, 도전막에 대해 평탄화 공정을 수행하여 형성될 수 있다. 이와 같이 형성된 하부 전극들(150)은 콘택 플러그들(135) 각각에 접속될 수 있다.
개구부 내에 채워진 하부 전극(150)의 상부 폭은 하부 폭보다 넓을 수 있다. 그리고, 하부 전극(150)의 폭은 하부에서 상부로 갈수록 점차 증가될 수 있다. 이에 따라, 하부 전극들(150)은 제 2 층간 절연막(130)의 상면에 대해 경사진 측벽을 가질 수 있다. 다른 실시예에 따르면, 하부 전극(150)의 측벽은 도 9에 도시된 바와 같이, 라운드진 경사면일 수 있다.
보다 상세하게, 하부 전극(150)의 측벽과 제 2 층간 절연막(130)의 상면 사이는 예각을 이룰 수 있다. 실시예들에 따르면, 하부 전극(150)의 측벽과 제 2 층간 절연막(130)의 상면 사이의 각도가 작을수록 후속해서 형성되는 메모리층들(DS) 간의 분리가 유리할 수 있다. 예를 들어, 하부 전극(150)의 측벽은 제 2 층간 절연막(130)의 상면에 대해 약 45도 내지 90도의 경사각을 가질 수 있으며, 바람직하게, 약 60도 내지 80도의 경사각을 가질 수 있다.
도 14를 참조하면, 도 2c를 참조하여 설명한 것처럼, 몰드 절연막(140)의 상면을 리세스하여 하부 전극들(150)의 하부 부분을 감싸는 몰드 절연 패턴(145)을 형성한다. 즉, 몰드 절연 패턴(145)의 상면에서 하부 전극들(150)의 상부 부분들을 돌출시킨다. 이 때, 하부 전극들(150)의 측벽은 절연 스페이서(143)에 의해 보호될 수 있다. 즉, 몰드 절연막(140)의 상면을 리세스함에 따라 절연 스페이서(143)의 일부분이 노출될 수 있다.
실시예들에 따르면, 몰드 절연 패턴(145)의 상면에서 돌출된 하부 전극(150)의 높이는 하부 전극(150)의 높이의 절반 이상일 수 있다. 몰드 절연 패턴(145)의 상면에서 돌출된 하부 전극(150)의 높이(H)는 몰드 절연막(140) 상면의 리세스 깊이에 따라 달라질 수 있다. 실시예들에 따르면, 하부 전극(150)의 돌출된 높이(H)와 하부 전극(150)의 상부 폭(DT)의 비가 클수록 바람직할 수 있다. 실시예들에 따르면, 하부 전극(150)의 최대 폭(즉, 상부 폭(DT))과 몰드 절연 패턴(145)의 상면에서 하부 전극(150)의 상면 간의 높이(H)의 비는 약 1:2 내지 1:5일 수 있다.
이에 더하여, 돌출된 하부 전극(150)의 측벽과 몰드 절연 패턴(145)의 상면 사이에 예각을 이룰 수 있다. 예를 들어, 하부 전극(150)의 측벽은 몰드 절연 패턴(145)의 상면에 대해 약 45도 내지 90도의 경사각을 가질 수 있으며, 바람직하게, 약 60도 내지 80도의 경사각을 가질 수 있다.
도 15를 참조하면, 패터닝 공정 없이, 증착 기술만을 이용하여 서로 분리된 메모리층들(DS)을 형성한다. 메모리층들(DS)은 하부 전극들(150) 각각에 형성될 수 있다.
실시예에 따르면, 서로 분리된 메모리층들(DS)을 형성하는 것은, 복수의 막들을 연속적으로 증착하는 것을 포함할 수 있다. 여기서, 메모리층들(DS)을 구성하는 물질막(들)은, 도 2d를 참조하여 설명한 것처럼, 단차 도포성이 불량한 증착 방법을 이용하여 형성될 수 있다. 일 실시예에서, 메모리층들(DS)은 단차 도포성이 불량한 물리적 기상 증착(PVD; physical vapor deposition) 방법으로 형성될 수 있다.
단차 도포성이 불량한 증착 방법에 의해, 메모리층들(DS)이 돌출된 하부 전극들(150) 및 몰드 절연 패턴(145) 상에 불연속적으로 증착될 수 있다. 불연속적인 증착에 의해 하부 전극들(150) 상면에 패터닝 공정 없이 서로 분리된 메모리층들(DS)이 형성될 수 있다.
실시예들에서, 하부 전극들(150)은 상부에서 하부로 갈수록 감소하는 폭을 가지므로, 하부 전극들(150)의 측벽에서 금속막의 증착율이 보다 떨어질 수 있다. 실시예들에서, 물리적 기상 증착 방법 의해 증착된 메모리층(DS)은 10% 이하의 스텝 커버리지를 가질 수 있다. 여기서, 스텝 커버리지는 하부 전극(150)의 상면에서의 증착 두께와 메모리층(DS)의 측벽에서의 증착 두께를 비율로 나타낸 것이다. 이와 같이, 단차 도포성이 불량한 증착 공정에 의해 메모리층(DS)이 하부 전극들(150)의 상면에만 선택적으로 증착되어, 인접한 메모리층들(DS) 간에 서로 분리될 수 있다.
단차 도포성이 불량한 증착 방법에 의해 형성된 메모리층들(DS)은 라운드진 모서리를 가질 수 있다. 즉, 물리적 기상 증착 공정시 오버행(overhang) 현상에 의해 메모리층들(DS)의 모서리가 라운딩될 수 있다.
이와 같이 형성되는 메모리층들(DS) 각각은 도 2d를 참조하여 설명한 것처럼, 하부 전극들(150) 상면에서 절연 스페이서(143)의 측벽 일부분으로 연장될 수 있다. 상세하게, 메모리층(DS)은 하부 전극들(150)의 상면을 덮는 바디부와 바디부에서 연장되어 절연 스페이서(143)의 측벽 일부분을 덮는 에지부를 포함할 수 있다. 메모리층(DS)의 에지부는 하부 전극(150)의 상부에서 하부로 갈수록 얇아질 수 있다.
나아가, 하부 전극들(150)의 상면에서 메모리층(DS)의 증착 두께(t)는 인접하는 하부 전극들(150) 간의 최소 간격(S)보다 작을 수 있다. 예를 들어, 하부 전극들(150)의 상면에서 메모리층(DS)의 증착 두께(t)는 약 50Å 내지 500Å일 수 있다. 그리고, 인접하는 하부 전극들(150) 간의 최소 간격은 약 100Å 내지 1000Å일 수 있다.
이에 더하여, 메모리층들(DS)을 형성하기 위한 증착 공정 동안, 하부 전극들(40) 사이에 노출된 몰드 절연 패턴(35)의 상면에도 메모리층들(DS)과 동일한 물질막이 증착될 수 있다. 즉, 몰드 절연 패턴(35)의 상면에 잔여 데이터 저장막(DS')이 형성될 수 있다. 여기서, 단차 도포성이 불량한 증착 공정에 의해 하부 전극들(150)의 경사진 측벽에 금속 물질이 증착되지 않으므로, 잔여 데이터 저장막(DS')과 메모리층들(DS)은 분리될 수 있다.
일 실시예에 따르면, 서로 분리된 메모리층들(DS)을 형성하는 것은, 도 6에 도시된 것처럼, 기준 자성층(RL), 터널 배리어층(TB), 자유 자성층(FL) 및 캡핑 전극층(CE)을 차례로 적층하는 것을 포함할 수 있다. 여기서, 기준층(RL), 터널 배리어층(TB), 자유층(FL) 및 캡핑 전극층(CE)은 상술한 것처럼 단차 도포성이 불량한 증착 방법을 이용하여 형성될 수 있다.
이에 따라, 연속적인 증착 공정에도 불구하고, 기준 자성층(RL), 터널 배리어층(TB), 자유 자성층(FL) 및 캡핑 전극층(CE)은 불연속적으로 증착되어, 하부 전극들(150)의 상부면에만 선택적으로 형성될 수 있다. 따라서, 자성 물질을 포함하는 메모리층(DS)에 대한 패터닝 공정(즉, 포토 리소그래피 공정 및 식각 공정)은 필요하지 않다. 그러므로, 패터닝 공정시 기술적 어려움을 해소할 수 있으며, 반도체 메모리 소자의 제조 비용을 줄일 수 있다.
일 실시예에서, 하부 전극(150)의 상면에서 기준 자성층(RL), 터널 배리어층(TB), 자유 자성층(FL) 및 캡핑 전극층(CE)의 두께의 합(t)은 도 15에 도시된 바와 같이, 인접하는 하부 전극들(40) 간의 최소 간격(S)보다 작을 수 있다.
다른 실시예에 따르면, 메모리층들(DS)을 형성하는 것은, 도 7c에 도시된 것처럼, 차례로, 제 1 기준층(RL1), 제 1 터널 배리어층(TB1), 자유층(FL), 제 2 터널 배리어층(TB2) 및 제 2 기준층(RL2)을 증착하는 것을 포함할 수 있다. 여기서, 제 1 기준층(RL1), 제 1 터널 배리어층(TB1), 자유층(FL), 제 2 터널 배리어층(TB2) 및 제 2 기준층(RL2)은 상술한 것처럼 단차 도포성이 불량한 증착 방법을 이용하여 형성될 수 있다. 또한, 상술한 바와 같이, 메모리층(DS)를 구성하는 제 1 기준층(RL1), 제 1 터널 배리어층(TB1), 자유층(FL), 제 2 터널 배리어층(TB2) 및 제 2 기준층(RL2)의 두께의 합(t)은 인접하는 하부 전극들(40) 간의 최소 간격(S)보다 작을 수 있다.
도 16을 참조하면, 메모리층들(DS) 사이 및 하부 전극들(150) 사이를 채우는 매립 절연막(160)을 형성할 수 있다. 매립 절연막(160)은 상면에 잔여 데이터 저장막(DS')이 잔류하는 몰드 절연 패턴(145) 상에 형성될 수 있다.
매립 절연막(160)을 형성하는 것은, 도 2e를 참조하여 설명한 것처럼, 하부 전극들(150) 및 메모리층들(DS) 사이를 채우는 절연막을 증착하는 것, 및 메모리층들(DS)의 상부면이 노출되도록 증착된 절연막을 평탄화하는 것을 포함할 수 있다.
일 실시예에 따르면, 평탄화 공정에 의해 매립 절연막(160)의 상부면은 메모리층들(DS)의 상부면들과 공면을 이룰 수 있다. 그리고, 매립 절연막(160)은 메모리층들(DS)의 측벽 부분들과 직접 접촉될 수 있다. 즉, 매립 절연막(160)은 도 6을 참조하여 설명한 것처럼, 메모리층들(DS) 각각을 구성하는 자성층들과 직접 접촉될 수 있다. 또한, 매립 절연막(160)은 절연 스페이서(143)와 직접 접촉될 수 있다. 다른 실시예에서, 매립 절연막(160)은 메모리층들(DS) 사이 및 하부 전극들(150) 사이를 채우며, 메모리층들(DS)의 상부면들을 덮을 수도 있다.
계속해서, 도 5를 참조하면, 매립 절연막(160) 상에 제 3 층간 절연막(165)을 형성한다. 평탄화 공정에 의하여, 제 3 층간 절연막(165)의 상부면은 실질적으로 평탄할 수 있다.
제 3 층간 절연막(165)을 패터닝하여, 메모리층(DS)를 노출시키는 그루브를 형성할 수 있다. 그루브는 활성라인패턴들(ALP)의 연장 방향과 동일하게 제 1 방향으로 연장될 수 있으며, 제 1 방향을 따라 배열된 복수의 메모리층들(DS)을 노출시킬 수 있다.
이어서, 제 3 층간 절연막(165)에 형성된 그루브들을 채우는 배선-도전막을 형성하고, 제 3 층간 절연막(165)이 노출될 때까지 배선-도전막에 대한 평탄화 공정을 수행하여 비트 라인들(BL)을 형성한다.
상술된 실시예들에서 개시된 반도체 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 17은 본 발명의 개념에 의한 실시 예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 18을 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된원 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 기억장치(1210) 및/또는 컨터롤러(1220)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 19는 본 발명의 개념에 의한 실시예들에 따른 반도체 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자들 중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 도 48의 메모리 카드(1200)와 실질적으로 동일하게 구성될 것이다. 즉, 메모리 시스템(1310)은 플래시 메모리 소자(1311) 및 플래시 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 하부 배선들, 상기 하부 배선들을 가로지르는 상부 배선들, 상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 선택 소자들, 및 상기 선택 소자들과 상기 상부 배선들 사이에 배치되는 메모리 요소들을 포함하되,
    상기 메모리 요소들 각각은,
    하부 폭보다 큰 상부 폭을 갖는 하부 전극; 및
    상기 하부 전극의 상면에 적층된 복수의 자성층들을 포함하며, 라운드진 모서리(rounded edge)를 갖는 메모리층을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 전극의 상면에서 상기 메모리층의 두께는 인접하는 하부 전극들 간의 최소 간격보다 작은 반도체 소자.
  3. 제 1 항에 있어서,
    인접하는 상기 메모리 요소들의 상기 메모리층들 및 상기 하부 전극들 사이를 채우며, 상기 메모리층들의 상부면들을 노출시키는 매립 절연막을 더 포함하되,
    상기 매립 절연막은 상기 메모리층들의 측벽 부분들과 직접 접촉하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 메모리 요소들 각각은 상기 하부 전극의 측벽을 감싸는 절연 스페이서를 더 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 메모리층은 상기 하부 전극의 상면을 덮는 바디부와, 상기 바디부에서 연장되어 상기 절연 스페이서의 측벽 일부분을 덮는 에지부를 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 메모리층의 상기 에지부는 상기 하부 전극의 상부에서 하부로 갈수록 얇아지는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 하부 전극들의 하부 부분들을 감싸는 몰드 절연 패턴을 더 포함하되,
    상기 몰드 절연 패턴의 상면으로부터 상기 하부 전극의 높이는 상기 하부 전극의 상부폭보다 큰 반도체 소자.
  8. 제 7 항에 있어서,
    상기 메모리층과 동일한 물질로 이루어지며, 상기 메모리층과 분리되어 상기 몰드 절연 패턴의 상면에 배치된 잔여 메모리층을 더 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 메모리층의 최저점(the lowest point)은 상기 하부 전극의 최고점(the uppermost point)보다 아래에 위치하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 메모리층은 상기 하부 전극 상의 제 1 자성층, 제 2 자성층 및 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제 1 자성층은 상기 하부 전극의 상면을 덮는 바디부와, 상기 바디부에서 연장되어 상기 절연 스페이서의 측벽 일부분을 덮는 에지부를 포함하고,
    상기 터널 배리어층 및 상기 제 2 자성층은 상기 제 1 자성층의 바디부 상에 적층되어 상기 제 2 자성층은 상기 제 1 자성층과 이격되는 반도체 소자.
  12. 제 10 항에 있어서,
    상기 메모리층은 상기 제 2 자성층 상의 캡핑 전극층을 포함하되, 상기 캡핑 전극층은 상기 제 1 자성층과 이격되는 반도체 소자.
  13. 몰드 절연 패턴의 상면에서 돌출되며, 하부 폭보다 큰 상부 폭을 갖는 하부 전극들을 형성하는 것;
    패터닝 공정 없이, 상기 하부 전극들의 상면들에 복수의 자성층들을 증착하여, 상기 하부 전극들 각각에 라운드진 모서리를 갖는 메모리층들을 형성하는 것; 및
    상기 메모리층들 및 상기 하부 전극들 사이를 채우는 매립 절연막을 형성하되, 상기 매립 절연막은 상기 메모리층들의 상부면들을 노출시키는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 메모리층들 각각은 상기 자성층들 사이에 터널 배리어층을 더 포함하되,
    상기 자성층들의 끝단들은 상기 터널 배리어층에 의해 분리되는 반도체 소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 자성층들 각각은 상기 매립 절연막과 직접 접촉하는 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서,
    상기 메모리층들을 형성하는 것은, 물리적 기상 증착 공정을 수행하여, 상기 하부 전극의 상면과 상기 몰드 절연 패턴의 상면에 불연속적인 상기 복수의 자성층들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 메모리층들을 형성할 때, 상기 몰드 절연 패턴의 상면에 국소적으로 잔여 메모리층이 증착되는 반도체 소자의 제조 방법.
  18. 제 13 항에 있어서,
    상기 하부 전극들의 상면에서 상기 메모리층들의 증착 두께는 인접하는 하부 전극들 간의 최소 간격보다 작은 반도체 소자의 제조 방법.
  19. 제 13 항에 있어서,
    상기 몰드 절연 패턴의 상면으로부터 상기 하부 전극들 각각의 높이는 상기 하부 전극의 상부 폭보다 큰 반도체 소자의 제조 방법.
  20. 제 13 항에 있어서,
    상기 하부 전극들을 형성하는 것은,
    경사진 측벽을 갖는 개구부들을 포함하는 몰드 절연막을 형성하는 것;
    상기 개구부들의 측벽에 절연 스페이서를 형성하는 것;
    상기 절연 스페이서가 형성된 개구부들을 채우는 상기 하부 전극들을 형성하는 것; 및
    상기 몰드 절연막의 상면을 리세스하여 상기 하부 전극들 측벽의 상기 절연 스페이서의 일부분을 노출시키는 상기 몰드 절연 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
KR1020120123598A 2012-11-02 2012-11-02 반도체 소자 및 그 제조 방법 KR101684916B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020120123598A KR101684916B1 (ko) 2012-11-02 2012-11-02 반도체 소자 및 그 제조 방법
US14/070,471 US9496488B2 (en) 2012-11-02 2013-11-01 Semiconductor devices and methods of fabricating the same
CN201310538289.8A CN103811513B (zh) 2012-11-02 2013-11-04 半导体器件及其制造方法
US15/057,101 US9978932B2 (en) 2012-11-02 2016-02-29 Semiconductor devices and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120123598A KR101684916B1 (ko) 2012-11-02 2012-11-02 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140057014A true KR20140057014A (ko) 2014-05-12
KR101684916B1 KR101684916B1 (ko) 2016-12-09

Family

ID=50621576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120123598A KR101684916B1 (ko) 2012-11-02 2012-11-02 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (2) US9496488B2 (ko)
KR (1) KR101684916B1 (ko)
CN (1) CN103811513B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220038169A (ko) 2019-08-30 2022-03-25 메이덴샤 코포레이션 원자층 증착 장치 및 원자층 증착 방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102101407B1 (ko) * 2013-03-14 2020-04-16 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102054819B1 (ko) * 2013-05-22 2019-12-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150036988A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 전자 장치
US9876167B2 (en) * 2014-04-02 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. High yield RRAM cell with optimized film scheme
KR102105702B1 (ko) * 2014-04-04 2020-04-29 삼성전자주식회사 자기 기억 소자
US9349939B2 (en) * 2014-05-23 2016-05-24 Qualcomm Incorporated Etch-resistant protective coating for a magnetic tunnel junction device
FR3027453B1 (fr) * 2014-10-20 2017-11-24 Commissariat Energie Atomique Dispositif resistif pour circuit memoire ou logique et procede de fabrication d'un tel dispositif
US9847249B2 (en) * 2014-11-05 2017-12-19 Sandisk Technologies Llc Buried etch stop layer for damascene bit line formation
KR20160061746A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20160073851A (ko) 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9865798B2 (en) 2015-02-24 2018-01-09 Qualcomm Incorporated Electrode structure for resistive memory device
JP6677240B2 (ja) * 2015-03-09 2020-04-08 ソニー株式会社 メモリセルおよび記憶装置
US10468455B2 (en) * 2016-04-12 2019-11-05 International Business Machines Corporation Simplified double magnetic tunnel junctions
KR102323249B1 (ko) * 2017-03-28 2021-11-08 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
US10944049B2 (en) * 2017-11-13 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. MTJ device performance by controlling device shape
KR102449895B1 (ko) * 2018-05-18 2022-09-30 삼성전자주식회사 반도체 장치와 그 제조 방법
KR20200028070A (ko) 2018-09-05 2020-03-16 삼성전자주식회사 갭필막, 그 형성 방법, 및 그 형성 방법에 의해 제조된 반도체 소자
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
US10714536B2 (en) * 2018-10-23 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form memory cells separated by a void-free dielectric structure
CN112768606A (zh) * 2019-10-21 2021-05-07 联华电子股份有限公司 存储器元件结构及其制造方法
CN113990800A (zh) 2020-07-27 2022-01-28 长鑫存储技术有限公司 半导体器件的制备方法及半导体器件
CN115249659B (zh) * 2021-04-28 2024-05-03 长鑫存储技术有限公司 半导体结构的制作方法
CN116206640B (zh) * 2022-08-18 2024-03-15 北京超弦存储器研究院 存储器及其制造方法、读写控制方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050270828A1 (en) * 2004-05-24 2005-12-08 Sony Corporation Magnetic memory device and manufacturing method thereof
US20060172439A1 (en) * 2005-01-28 2006-08-03 Rainer Leuschner Method of fabricating mram cells
US20090250776A1 (en) * 2008-04-03 2009-10-08 Renesas Technology Corporation Magnetic memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475024B1 (ko) 1997-08-30 2005-08-29 주식회사 하이닉스반도체 반도체소자의캐패시터형성방법
KR100498439B1 (ko) 1999-01-06 2005-07-01 삼성전자주식회사 메탈로-오가닉스를 이용한 커패시터 제조방법
KR100331570B1 (ko) 2000-06-13 2002-04-06 윤종용 전기도금법을 이용한 반도체 메모리 소자의 커패시터제조방법
JP2002100747A (ja) 2000-09-21 2002-04-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003224207A (ja) 2002-01-30 2003-08-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4215609B2 (ja) * 2003-09-29 2009-01-28 株式会社東芝 磁気セル及び磁気メモリ
US7420786B2 (en) * 2004-03-03 2008-09-02 Kabushiki Kaisha Toshiba Arrangement of a magneto-resistance effect element having a surface contacting a side face of an electrode and magnetic memory using this arrangement
KR20060097865A (ko) 2005-03-07 2006-09-18 삼성전자주식회사 스트레스 완화를 위한 텅스텐 이중층을 포함하는 커패시터제조 방법
KR100946024B1 (ko) 2007-09-06 2010-03-09 주식회사 하이닉스반도체 반도체 소자의 금속 배선 및 그것의 형성 방법
US7670933B1 (en) 2007-10-03 2010-03-02 Sandia Corporation Nanowire-templated lateral epitaxial growth of non-polar group III nitrides
US9246093B2 (en) 2009-07-01 2016-01-26 Micron Technology, Inc. Phase change memory cell with self-aligned vertical heater and low resistivity interface
CN102709241A (zh) 2012-05-11 2012-10-03 北京京东方光电科技有限公司 一种薄膜晶体管阵列基板及制作方法和显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050270828A1 (en) * 2004-05-24 2005-12-08 Sony Corporation Magnetic memory device and manufacturing method thereof
US20060172439A1 (en) * 2005-01-28 2006-08-03 Rainer Leuschner Method of fabricating mram cells
US20090250776A1 (en) * 2008-04-03 2009-10-08 Renesas Technology Corporation Magnetic memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220038169A (ko) 2019-08-30 2022-03-25 메이덴샤 코포레이션 원자층 증착 장치 및 원자층 증착 방법

Also Published As

Publication number Publication date
CN103811513A (zh) 2014-05-21
US20140124881A1 (en) 2014-05-08
CN103811513B (zh) 2018-01-12
KR101684916B1 (ko) 2016-12-09
US20160181511A1 (en) 2016-06-23
US9496488B2 (en) 2016-11-15
US9978932B2 (en) 2018-05-22

Similar Documents

Publication Publication Date Title
KR101684916B1 (ko) 반도체 소자 및 그 제조 방법
US10424619B2 (en) Variable resistance memory devices and methods of manufacturing the same
US8901009B2 (en) Methods of manufacturing semiconductor devices
KR101617381B1 (ko) 가변 저항 메모리 장치 및 그 형성 방법
US9245588B2 (en) Stack type semiconductor memory device
TWI735482B (zh) 可變電阻記憶體裝置及其製造方法
KR102483704B1 (ko) 가변 저항 메모리 장치 및 그 제조 방법
US8810003B2 (en) Semiconductor device and method of fabricating the same
US20200227475A1 (en) Variable resistance memory device
US20140131655A1 (en) Semiconductor memory devices and methods of fabricating the same
KR102266709B1 (ko) 반도체 메모리 장치
US11723221B2 (en) Three-dimensional semiconductor memory devices
US11950517B2 (en) Three-dimensional semiconductor memory devices
US8853660B2 (en) Semiconductor memory devices having lower and upper interconnections, selection components and memory components
US10971548B2 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
KR20160037447A (ko) 자기 메모리 장치
US20160155779A1 (en) Stack type semiconductor memory device
KR101934783B1 (ko) 상변화 메모리 장치의 제조 방법
KR101297088B1 (ko) 3차원 비휘발성 메모리 장치 및 이의 제조 방법
KR20100027949A (ko) 가변 저항 메모리 장치 및 그 제조 방법
KR20100086852A (ko) 상변화 메모리소자의 제조방법
KR20240066636A (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant