CN112420725B - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

提供了半导体存储器装置及其制造方法。半导体存储器装置的制造方法包括：形成包括栅极层叠结构和沟道结构的初步存储器单元阵列，其中栅极层叠结构包括交替地层叠在第一基板上的层间绝缘层和导电图案，并且其中沟道结构具有贯穿栅极层叠结构并延伸到第一基板中的第一端部；形成公共源极线以与沟道结构的第二端部接触，公共源极线形成在栅极层叠结构的第一表面上；去除第一基板；以及在栅极层叠结构的与栅极层叠结构的第一表面相对的第二表面上形成连接至沟道结构的第一端部的位线。

Description

半导体存储器装置及其制造方法
技术领域
本公开总体上涉及半导体存储器装置及其制造方法，并且更具体地，涉及一种三维半导体存储器装置及其制造方法。
背景技术
半导体存储器装置可以包括具有多个存储器单元的存储器单元阵列。为了提高半导体存储器装置的集成度，存储器单元可以三维地布置。与二维半导体存储器装置相比，包括三维布置的存储器单元的三维半导体存储器装置由于各种原因而可能具有复杂的制造工艺和劣化的操作可靠性。
发明内容
根据本公开的一方面，提供了一种半导体存储器装置，其包括：公共源极线；沟道结构，其从公共源极线在垂直方向上延伸；栅极层叠结构，其围绕沟道结构，其中，栅极层叠结构包括交替地层叠在公共源极线上的层间绝缘层和导电图案；以及位线，其设置在栅极层叠结构上并连接至沟道结构，其中，沟道结构包括：中空型沟道层，其具有面对位线的封闭端部和面对公共源极线的开放端部。
根据本公开的另一方面，提供了一种半导体存储器装置，其包括：公共源极线；位线，其在垂直方向上与公共源极线间隔开；栅极层叠结构，其包括层间绝缘层和导电图案，其中，层间绝缘层和导电图案交替地层叠在公共源极线和位线之间；孔，其贯穿栅极层叠结构，孔具有靠近位线变窄而靠近公共源极线变宽的锥形形状；存储器层，其形成在孔的表面上；以及沟道结构，其设置在存储器层上，沟道结构连接至公共源极线和位线。
根据本公开的又一方面，提供了一种制造半导体存储器装置的方法，该方法包括：形成包括栅极层叠结构和沟道结构的初步存储器单元阵列，其中栅极层叠结构包括交替地层叠在第一基板上的层间绝缘层和导电图案，并且其中沟道结构具有贯穿栅极层叠结构并延伸到第一基板中的第一端部；形成公共源极线以与沟道结构的第二端部接触，公共源极线形成在栅极层叠结构的第一表面上；去除第一基板；以及在栅极层叠结构的与栅极层叠结构的第一表面相对的第二表面上形成连接至沟道结构的第一端部的位线。
附图说明
图1是示意性地例示根据本公开的实施方式的半导体存储器装置的存储器单元阵列区域和互连区域的立体图。
图2是图1所示的半导体存储器装置的截面图。
图3A是图2所示的区域A的放大截面图，而图3B是图2所示的区域B的放大截面图。
图4是示意性地例示根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
图5A至图5I是例示图4所示的步骤S1A的实施方式的截面图。
图6是例示图4所示的步骤S1B的实施方式的截面图。
图7是例示图4所示的步骤S3的实施方式的截面图。
图8A和图8B是例示图4所示的步骤S5的实施方式的截面图。
图9A和图9B是例示图4所示的步骤S7的实施方式的截面图。
图10是例示根据本公开的实施方式的存储器系统的配置的框图。
图11是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文公开的特定的结构性描述或功能性描述仅是示例性的，以用于描述根据本公开的构思的实施方式的目的。根据本公开的构思的实施方式可以以各种形式实现，并且不能被解释为限于本文阐述的实施方式。
在实施方式的以下描述中，将理解，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一元件区分开。因此，在不背离本公开的教导的情况下，在一些实施方式中的第一元件可以在其它实施方式中称为第二元件。
此外，将理解的是，当元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者可以存在中间元件。相反，当一元件被称为“直接连接”或“直接联接”至另一元件时，则不存在任何中间元件。
实施方式提供了一种能够简化制造工艺并提高操作可靠性的半导体存储器装置，以及该半导体存储器装置的制造方法。
图1是示意性地例示根据本公开的实施方式的半导体存储器装置SMD的存储器单元阵列区域MCA和互连区域ICA的立体图。
参照图1，半导体存储器装置SMD可以包括多条位线BL、多个牺牲层SA1至SAn、多个导电图案CP1至CPn以及公共源极线CSL。
在下文中，位线BL的布置方向可以由第一方向D1限定，并且每条位线BL的主轴方向可以由第二方向D2限定。也就是说，位线BL可以布置为在第一方向D1上彼此间隔开，并且每条位线BL可以在第二方向D2上平行地延伸。沿着第一方向D1延伸的第一轴可以与沿着第二方向D2延伸的第二轴相交。例如，第一轴和第二轴可以彼此正交。第三方向D3可以正交于D1-D2平面。
互连区域ICA可以在第二方向D2上设置在存储器单元阵列区域MCA之间。多条位线BL可以延伸穿过存储器单元阵列区域MCA和互连区域ICA。
多个牺牲层SA1至SAn可以设置在互连区域ICA内。多个牺牲层SA1至SAn可以层叠成在第三方向D3上间隔开。多个牺牲层SA1至SAn可以在第二方向D2上与多个导电图案CP1至CPn间隔开。在下文中，多个牺牲层SA1至SAn与多个导电图案CP1至CPn之间的空间被指定为第一狭缝SI1。多个牺牲层SA1至SAn可以与多条位线BLs交叠。多个牺牲层SA1至SAn可以被图2所示的垂直接触插塞VCT贯穿。
多个导电图案CP1至CPn可以设置在多条位线BL和公共源极线CSL之间。多个导电图案CP1至CPn可以被层叠成在第三方向D3上彼此间隔开。多个导电图案CP1至CPn可以被第二狭缝SI2贯穿。第二狭缝SI2可以与公共源极线CSL交叠。多个导电图案CP1至CPn可以被第二狭缝SI2划分为栅极图案组GPG和虚设图案组DPG。
虚设图案组DPG可以包括设置在第一狭缝SI1和与第一狭缝SI1相邻的第二狭缝SI2之间的导电图案CP1至CPn。虚设图案组DPG的面对第二狭缝SI2的边缘可以与公共源极线CSL交叠。
栅极图案组GPG可以设置在每个存储器单元阵列区域MCA中，并且与公共源极线CSL交叠。每个栅极图案组GPG的导电图案CP1至CPn可以被图2所示的沟道结构CH贯穿。
公共源极线CSL可以设置在每个存储器单元阵列区域MCA中。公共源极线CSL可以从对应的存储器单元阵列区域MCA的外边缘向互连区域ICA延伸。公共源极线CSL可以与多个牺牲层SA1至SAn不交叠。在实施方式中，设置在互连区域ICA中的公共源极线CSL的内边缘可以设置在第一狭缝SI1和第二狭缝SI2之间。
每条位线BL可以经由第一接触插塞51A连接至对应的沟道结构(图2所示的CH)，并且可以经由第二接触插塞51B连接至对应的垂直接触插塞(图2所示的VCT)。
图2是图1所示的半导体存储器装置SMD的截面图。图2例示了沿图1所示的线I-I′截取的半导体存储器装置SMD的截面。
参照图2，半导体存储器装置SMD可以包括具有源极线驱动电路SD和页缓冲器电路PB的基板10。基板10可以与栅极层叠结构GST、第一虚设层叠结构DST1和第二虚设层叠结构DST2交叠。
每个栅极层叠结构GST包括对应的栅极图案组(图1中所示的GPG)，第一虚设层叠结构DST1包括如图1所示的对应的栅极图案组DPG，并且第二虚设层叠结构DST2包括如图1所示的多个牺牲层SA1至SAn。
公共源极线CSL可以设置在对应的栅极层叠结构GST与基板10之间。
基板10可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
源极线驱动电路SD和页缓冲器电路PB中的每个可以包括多个晶体管TR。每个晶体管TR可以设置在基板10的由隔离层13限定的有源区上。每个晶体管TR可以包括设置在对应的有源区上的栅极绝缘层17和栅电极19，并且可以包括形成在栅电极19两侧的有源区中的结15a和15b。结15a和15b可以包括导电型掺杂剂。例如，结(15a或15b)中的一个可以用作源极区，而另一结(15a或15b)可以用作漏极区。
晶体管TR可以通过第一连接结构C1和第二连接结构C2电连接至设置在晶体管TR上方的存储器单元阵列和垂直接触插塞VCT。尽管实施方式示出了包括NAND闪存单元的存储器单元阵列，但是本公开不限于此，并且存储器单元阵列可以包括各种交叉点阵列。例如，存储器单元阵列可以包括DRAM存储器单元或可变电阻存储器单元。
存储器单元阵列可以包括多个存储器单元串。存储器单元串中的每个可以包括对应的栅极层叠结构GST和贯穿栅极层叠结构GST的沟道结构CH，如区域A中所示。
每个沟道结构CH可以连接至公共源极线CSL和对应的位线BL。栅极层叠结构GST可以设置在公共源极线CSL和位线BL之间。每个沟道结构CH可以形成在对应的沟道孔H1中，并且沟道孔H1可以贯穿对应的栅极层叠结构GST。
每个沟道结构CH可以从公共源极线CSL在第三方向D3上延伸。沟道结构CH可以分别包括第一端部。第一端部可以从栅极层叠结构GST朝向位线BL突出。如图所示，每个沟道结构CH的第一端部可以与对应的位线BL直接接触，或者可以经由第一接触插塞51A连接至对应的位线BL。
位线BL和第一接触插塞51A可以由各种导电材料形成。第一接触插塞51A可以形成在绝缘层50中。绝缘层50可以设置在栅极层叠结构GST和位线BL之间。
沟道结构CH可以分别包括第二端部。第二端部可以从栅极层叠结构GST朝向公共源极线CSL突出。沟道结构CH的第二端部可以嵌入到公共源极线CSL中。
公共源极线CSL可以包括与沟道结构CH直接接触的第一掺杂半导体图案DS1和第一金属图案MT1。第一金属图案MT1可以与第一掺杂半导体图案DS1交叠。第一金属图案MT1可以形成在第一掺杂半导体图案DS1的表面上，并且可以经由第一掺杂半导体图案DS1电连接至沟道结构CH。第一掺杂半导体图案DS1可以包括导电型掺杂剂。导电型掺杂剂可以包括用于结的n型掺杂剂。导电型掺杂剂可以包括反向掺杂的p型掺杂剂。
公共源极线CSL可以通过绝缘结构20、30和40与源极线驱动电路SD和页缓冲器电路PB间隔开。绝缘结构20、30和40中的每个可以包括单层绝缘层、或两层或更多层的绝缘层。绝缘结构20、30和40可以在垂直接触插塞VCT和基板10之间延伸。图2例示了包括第一绝缘结构至第三绝缘结构20、30和40的实施方式。本公开的实施方式不限于此，并且绝缘结构的层叠数量可以以各种方式修改。
第一虚设层叠结构DST1和第二虚设层叠结构DST2可以被设置为与栅极层叠结构GST平行。第一虚设层叠结构DST1和第二虚设层叠结构DST2可以设置于基本上等于栅极层叠结构GST的水平的水平。第一虚设层叠结构DST1和栅极层叠结构GST可以形成在相同的层叠结构中。第二虚设层叠结构DST2可以被接触孔H2贯穿，并且接触孔H2可以填充有垂直接触插塞VCT。绝缘层50可以延伸以覆盖第一虚设层叠结构DST1和第二虚设层叠结构DST2。垂直接触插塞VCT可以通过贯穿绝缘层50的第二接触插塞51B电连接至位线BL。
垂直接触插塞VCT可以包括在第二虚设层叠结构DST2的底表面下方延伸的焊盘部P。第二虚设层叠结构DST2的底表面可以被定义为第二虚设层叠结构DST2的面对基板10的一个表面。焊盘部P可以设置在与公共源极线CSL基本相等的水平处。
垂直接触插塞VCT可以包括第二掺杂半导体图案DS2和第二金属图案MT2。第二掺杂半导体图案DS2可以与第一掺杂半导体图案DS1由相同的材料层形成。第二金属图案MT2可以与第一金属图案MT1由相同的材料层形成。
第二金属图案MT2可以包括填充接触孔H2的部分和构成焊盘部P的部分。也就是说，第二金属图案MT2可以穿过第二虚设层叠结构DST2并且在第二虚设层叠结构DST2的底表面下方延伸。
第二掺杂半导体图案DS2可以是焊盘部P的一部分。第二掺杂半导体图案DS2可以设置在第二金属图案MT2和第二虚设层叠结构DST2的底表面之间。第二掺杂半导体图案DS2可以以与第一掺杂半导体图案DS1的水平基本相等的水平设置。
公共源极线CSL可以经由对应的第一连接结构C1和第二连接结构C2电连接至源极线驱动电路SD。位线BL可以经由对应的第二接触插塞51B、垂直接触插塞VCT、第一连接结构C1和第二连接结构C2连接至页缓冲器电路PB。
第一连接结构C1可以连接至公共源极线CSL和垂直接触插塞VCT。每个第一连接结构C1可以贯穿覆盖公共源极线CSL和垂直接触插塞VCT的第一绝缘结构40。每个第一连接结构C1可以包括嵌入在第一绝缘结构40中的各种导电图案41和43。每个第一连接结构C1可以包括粘附到对应的第二连接结构C2的第一接合金属43。
第二连接结构C2可以连接至包括在源极线驱动电路SD和页缓冲器电路PB中的晶体管TR。每个第二连接结构C2可以贯穿层叠在第一绝缘结构40和基板10之间的第二绝缘结构30和第三绝缘结构20。每个第二连接结构C2可以包括各种导电图案21、23、25、27和31。每个第二连接结构C2可以包括粘附到对应的第一连接结构C1的第二接合金属31。
图3A是图2所示的区域A的放大截面图，并且图3B是图2所示的区域B的放大截面图。
参照图3A，栅极层叠结构GST可以包括交替地层叠在公共源极线CSL上的层间绝缘层ILD和导电图案CP1至CPn。导电图案CP1至CPn中的每个可以包括诸如掺杂硅层、金属层、金属硅化物层和屏障层之类的各种导电材料，并且包括两种或更多种导电材料。例如，导电图案CP1至CPn中的每个可以包括钨和氮化钛层(TiN)，氮化钛层围绕钨的表面。钨是低电阻金属，因此可以降低导电图案CP1至CPn的电阻。氮化钛层(TiN)是屏障层，因此可以防止钨和层间绝缘层ILD之间的直接接触。
栅极层叠结构GST的与公共源极线CSL相邻的第一导电图案CP1可以用作第一源极选择线SSL1。栅极层叠结构GST的与位线BL相邻的第n导电图案CPn可以用作第一漏极选择线DSL1。然而，本公开不限于此。例如，与公共源极线CSL相邻并且连续层叠的两个或更多个导电图案可以是源极选择线。此外，与位线BL相邻并连续层叠的两个或更多个导电图案可以用作漏极选择线。在实施方式中，栅极层叠结构GST的第一导电图案CP1可以用作第一源极选择线SSL1，并且层叠在第一导电图案CP1上的栅极层叠结构GST的第二导电图案CP2可以用作第二源极选择线SSL2。在实施方式中，栅极层叠结构GST的第n导电图案CPn可以用作第一漏极选择线DSL1，栅极层叠结构GST的第(n-1)导电图案CPn-1可以用作第二漏极选择线DSL2。设置在相邻的源极选择线和漏极选择线(例如，SSL2和DSL2)之间的栅极层叠结构GST的导电图案(例如，CP3至CPn-2)可以用作字线WL1至WLk。
贯穿栅极层叠结构GST的沟道孔H1可以具有靠近位线BL变窄并且靠近公共源极线CSL变宽的锥形形状。因此，沟道孔H1的与位线BL相邻的部分的第一宽度W1可以比沟道孔H1的与公共源极线CSL相邻的另一部分的第二宽度W2窄。
沟道结构CH可以从公共源极线CSL在第三方向D3上延伸，并且可以设置在沟道孔H1中。沟道结构CH可以包括由栅极层叠结构GST围绕的部分、从栅极层叠结构GST向位线BL突出的第一端部、以及从栅极层叠结构GST突出到公共源极线CSL中的第二端部。
沟道结构CH可以设置在形成于沟道孔H1的表面上的存储器层ML上，并且可以连接至位线BL和公共源极线CSL。存储器层ML可以沿着沟道结构CH的侧壁延伸。存储器层ML可以包括层叠在沟道结构CH的侧壁上并且朝向栅极层叠结构GST的侧壁层叠的隧道绝缘层TI、数据储存层DL和阻挡绝缘层BI。隧道绝缘层TI可以包括电荷可以通过其隧穿的氧化硅。数据储存层DL可以由电荷俘获层形成。例如，电荷俘获层可以包括氮化硅。阻挡绝缘层BI可以包括能够阻挡电荷的氧化物。数据储存层DL还可以由除了电荷俘获层之外的各种材料形成，并且可以根据要实现的单元的结构在隧道绝缘层TI和阻挡绝缘层BI之间以各种形式成形。例如，数据储存层DL可以由包括导电纳米点的材料层、相变材料层、或用于浮栅的材料层形成。
在实施方式中，沟道结构CH可以包括中空型沟道层CL和芯绝缘层CO。芯绝缘层CO可以填充沟道层CL的中部区域。芯绝缘层CO可以填充沟道孔H1的中部区域，并且沟道层CL可以形成在芯绝缘层CO和存储器层ML之间。沟道层CL可以延伸到芯绝缘层CO的面对位线BL的一个表面上。沟道层CL可以包括面对位线BL的封闭端部E1和面对公共源极线CSL的开放端部E2。封闭端部E1可以构成沟道结构CH的第一端部，而开放端部E2可以构成沟道结构的第二端部。也就是说，封闭端部E1是从栅极层叠结构GST朝向位线BL突出的部分，并且开放端部E2是从栅极层叠结构GST突出到公共源极线CSL中的部分。此外，沟道层CL的开放端部E2可以比存储器层ML朝向公共源极线CSL进一步突出。
第一接触插塞51A可以形成为围绕沟道层CL的封闭端部E1并贯穿存储器层ML。
公共源极线CSL的第一掺杂半导体图案DS1可以围绕开放端部E2的侧壁并且延伸到沟道层CL的中部区域中。因此，沟道结构CH的结交叠区域可以设置为与第一源极选择线SSL相邻。第一掺杂半导体图案DS1可以延伸到沟道层CL的中部区域中以与第一源极选择线SSL1的一部分交叠。
在另一实施方式中，沟道结构CH可以包括嵌入在沟道孔H1的中部区域中的嵌入型沟道层，并且可以省略芯绝缘层CO。
沟道层CL用作对应的存储器单元串的沟道区域。沟道层CL可以由半导体材料形成。例如，沟道层CL可以包括硅层。
根据上述结构，存储器单元可以形成在沟道结构CH与字线WL1至WLk的交叉部分处。此外，可以在沟道结构CH与第一漏极选择线DSL1和第二漏极选择线DSL2中的每条的交叉部分处形成漏极选择晶体管。最后，可以在沟道结构CH与第一源极选择线SSL1和第二源极选择线SSL2中的每条的交叉部分处形成源极选择晶体管。存储器单元通过沟道结构CH串联连接在漏极选择晶体管和源极选择晶体管之间，以构成存储器单元串。
参照图3B，第二虚设层叠结构DST2可以包括在第三方向DR3上交替层叠的虚设层间绝缘层ILD′和牺牲层SA1至SAn。虚设层间绝缘层ILD′可以设置在与图3A所示的层间绝缘层ILD的水平基本相等的水平处。牺牲层SA1至SAn可以设置在与图3A所示的导电图案CP1至CPn的水平基本相等的水平处。
层间绝缘层ILD和虚设层间绝缘层ILD′可以由相同的材料层形成。牺牲层SA1至SAn可以由蚀刻速率不同于层间绝缘层ILD和虚设层间绝缘层ILD′的蚀刻速率的材料形成。例如，层间绝缘层ILD和虚设层间绝缘层ILD′可以包括氧化硅，而牺牲层SA1至SAn可以包括氮化硅。
图4是示意性地例示根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
参照图4，半导体存储器装置的制造方法可以包括步骤S1A、步骤S1B、步骤S3、步骤S5和步骤S7。
步骤S1A可以涉及在第一基板上形成初步存储器单元阵列；形成连接至初步存储器单元阵列的公共源极线；以及形成连接至初步存储器单元阵列和公共源极线的第一连接结构。
步骤S1B可以涉及在第二基板上形成逻辑电路，以及形成连接至逻辑电路的第二连接结构。逻辑电路可以包括源极线驱动电路和页缓冲器电路。
步骤S3可以涉及通过对准第一基板和第二基板使第一连接结构和第二连接结构彼此粘附，从而第一连接结构和第二连接结构彼此接触。
步骤S5可以涉及去除第一基板，从而暴露出初步存储器单元阵列的存储器层。
步骤S7可以涉及形成连接至初步存储器单元阵列的沟道结构的位线。
图5A至图5I是例示图4所示的步骤S1A的实施方式的截面图。
参照图5A，步骤S1A可以涉及在包括第一牺牲区域Ra和第二牺牲区域Rb的第一基板101上逐层地交替层叠第一材料层111和第二材料层113。第二材料层113可以与第一材料层111由不同的材料形成。
在实施方式中，如参照图2所述，第一材料层111可以由用于层间绝缘层ILD和虚设层间绝缘层ILD′的绝缘材料形成。如参照图2所述，第二材料层113由用于牺牲层SA1至SAn的材料形成，并且可以由蚀刻速率与层间绝缘层ILD和虚设层间绝缘层ILD'的蚀刻速率不同的材料形成。例如，第一材料层111可以包括氧化硅，并且第二材料层113可以包括氮化硅。
基于第一材料层111由绝缘材料形成并且第二材料层113由牺牲层形成的实施方式来描述后续工艺。然而，本公开不限于此。第一材料层111和第二材料层113的属性可以依据实施方式而不同。例如，第一材料层111可以由用于层间绝缘层ILD和虚设层间绝缘层ILD'的绝缘材料形成，而第二材料层113可以由用于导电图案CP1至CPn的导电材料形成。
随后，可以在第一材料层111和第二材料层113的层叠结构上形成包括第一开口125的第一掩模图案121。可以使用光刻工艺形成第一掩模图案121。随后，可以通过第一掩模图案121的第一开口125形成贯穿第一材料层111和第二材料层113的沟道孔115。沟道孔115可以延伸到基板101的第一牺牲区域Ra中。沟道孔115可以具有靠近基板101变窄的锥形形状。例如，在第一材料层111和第二材料层113的层叠结构中沟道孔115的与第一基板101相邻的部分的宽度WA可以比在第一材料层111和第二材料层113的层叠结构中沟道孔115的与第一掩模图案121相邻的部分的宽度WB更窄(WA<WB)。
第一基板101可以与第一材料层111和第二材料层113由不同的材料形成。例如，第一基板101可以包括硅。由于第一基板101与第一材料层111和第二材料层113之间的蚀刻速率的差异，沟道孔115的延伸到基板101中的下端的宽度WC可以形成为比在第一材料层111和第二材料层113的层叠结构中的宽度WA和WB窄(WC＜WA，WB)。然而，本公开不限于此。例如，沟道孔115的下端的宽度WC可以通过对第一基板101进行附加蚀刻而以各种方式来成形。在实施方式中，可以通过第一基板101的附加蚀刻工艺将沟道孔115的下端的宽度WC形成为比在所述第一材料层111和第二材料层113的层叠结构中的宽度WA和WB宽。
参照图5B，可以在沟道孔115中形成存储器层139和沟道结构149。沟道结构149可以包括延伸到第一基板101中的第一端部149E1。存储器层139可以围绕沟道结构149的侧壁，并且在第一端部149E1和第一基板101之间延伸。
形成存储器层139和沟道结构149的步骤可以涉及在沟道孔115的表面上顺序层叠阻挡绝缘层131、数据储存层133和隧道绝缘层135，在隧道绝缘层135上形成沟道层141，以及在沟道层141上形成芯绝缘层143。
存储器层139可以包括阻挡绝缘层131、数据储存层133和隧道绝缘层135，并且可以包括与参照图3A所述的阻挡绝缘层BI、数据储存层DL和隧道绝缘层TI相同的材料。存储器层139可以形成为线形状，并且沟道孔115可以包括未填充有存储器层139的中部区域。
沟道结构149可以包括沟道层141和芯绝缘层143。沟道层141可以以线形状形成在存储器层139的表面上，并且沟道孔115可以包括未填充有沟道层141的中部区域。当沟道层141以线形状形成时，沟道孔115的中部区域可以填充有芯绝缘层143。在另一实施方式中，可以省略芯绝缘层143，可以扩展沟道层141以填充沟道孔115的中部区域。
沟道层141可以包括硅层。芯绝缘层143可以包括氧化物。
参照图5C，在去除如图5B所示的第一掩模图案121之后，可以形成上绝缘层150。上绝缘层150可以覆盖第一材料层111、第二材料层113和沟道结构149的层叠结构。
随后，狭缝151可以贯穿上绝缘层150、第一材料层111和第二材料层113。狭缝151可以对应于图1所示的第二狭缝SI2中的一个。随后，可以通过狭缝151选择性地去除与第一基板101的第一牺牲区域Ra交叠的第二材料层113。可以在去除了第二材料层113的区域中限定水平空间153。水平空间153可以限定在与第一牺牲区域Ra交叠的第一材料层111之间，并且水平空间153可以在垂直方向上彼此相邻。可以保留与基板101的第二牺牲区域Rb交叠的第二材料层113。与基板101的第二牺牲区域Rb交叠的第一材料层111和第二材料层113可以构成虚设层叠结构119。虚设层叠结构119可以对应于图2中所示的第二虚设层叠结构DST2。
尽管图中未示出，但是在形成狭缝151之前，可以形成参照图1和图2描述的第一狭缝SI1以及用于填充第一狭缝SI1的绝缘材料。
参照图5D，通过狭缝151，图5C中所示的水平空间153分别填充有第三材料层157。第三材料层157可以是如图1和图2所示的导电图案CP1至CPn。
如上所述，用导电图案替换形成在基板101的第一牺牲区域Ra上的牺牲层，使得在基板101的第一牺牲区域Ra上形成栅极层叠结构159。
通过上述工艺，可以在基板101的第一牺牲区域Ra上形成初步存储器单元阵列。初步存储器单元阵列可以包括栅极层叠结构159、沟道结构149和存储器层139。栅极层叠结构159可以包括交替层叠的层间绝缘层和导电图案。沟道结构149可以具有延伸到基板101的第一牺牲区域Ra中的第一端部149E1并且可以贯穿栅极层叠结构159。存储器层139可以设置在栅极层叠结构159和沟道结构149之间，并且可以在沟道结构149的第一端部149E1和第一基板101之间延伸。
除了如图5A至图5D所示的工艺之外，还可以使用各种工艺来形成上述初步存储器单元阵列。例如，第一材料层111可以由用于层间绝缘层ILD和虚设层间绝缘层ILD'的绝缘材料形成，而第二材料层113可以由用于导电图案CP1至CPn的导电材料形成。可以省略用第三材料层157替换第二材料层113的工艺。
随后，可以在上绝缘层150上形成狭缝绝缘层161。狭缝绝缘层161可以填充狭缝151以覆盖栅极层叠结构159的侧壁。
参照图5E，可以去除图5D中示出的狭缝绝缘层161的一部分和上绝缘层150。随后，可以去除存储器层139的一部分和芯绝缘层143的一部分。因此，可以暴露出沟道结构149的从栅极层叠结构159突出的第二端部149E2。
可以通过诸如化学机械抛光(CMP)之类的平坦化工艺来去除狭缝绝缘层161和上绝缘层150。可以通过清洁工艺去除存储器层139和芯绝缘层143。可以去除上绝缘层150和狭缝绝缘层161中的每个的一部分。当去除芯绝缘层143的一部分时，沟道层141的上中部区域可以开放。控制芯绝缘层143的去除量，使得可以根据各种设计来优化在后续工艺中限定的结交叠区域。
参照图5F，可以在栅极层叠结构159的一个表面上形成围绕沟道结构149的第二端部149E2的掺杂半导体层171。掺杂半导体层171可以延伸到虚设层叠结构119的一个表面上。掺杂半导体层171可以包括导电型掺杂剂。导电型掺杂剂可以包括用于结的n型掺杂剂。导电型掺杂剂可以包括反向掺杂的p型掺杂剂。掺杂半导体层171可以包括硅。
在实施方式中，掺杂半导体层171可以填充沟道层141的上中部区域，并且可以限定面对沟道层141的侧壁的结交叠区域。可以在形成栅极层叠结构159的工艺完成之后限定结交叠区域。栅极层叠结构159可以在高温下形成。在实施方式中，由于在形成栅极层叠结构159的工艺中产生的高温对结交叠区域没有影响，所以可以均匀地形成结交叠区域。
在实施方式中，结交叠区域可以克服高温和掺杂剂注入工艺的限制。因此，根据设计，可以容易地将结交叠区域的分布范围控制为目标范围，从而可以容易地控制用于擦除操作的栅极诱导漏极泄漏(GIDL)电流。在擦除操作期间，参照图3A，可以在第一源极选择线SSL1处产生GIDL电流。
随后，可以在掺杂半导体层171上形成包括第二开口179的第二掩模图案177。可以使用光刻工艺来形成第二掩模图案177。随后，可以通过第二掩模图案177的第二开口179蚀刻掺杂半导体层171、第一材料层111和第二材料层113。因此，接触孔175可以形成为，贯穿与虚设层叠结构119交叠的掺杂半导体层171并且贯穿虚设层叠结构119的第一材料层111和第二材料层113。接触孔175可以与第一基板101的第二牺牲区域Rb交叠并且可以使第一基板101的第二牺牲区域Rb开放。
参照图5G，在去除图5F中示出的第二掩模图案177之后，可以形成金属层181。金属层181可以填充图5F所示的接触孔175，并且可以延伸到与虚设层叠结构119和栅极层叠结构159交叠的掺杂半导体层171上。金属层181可以包括低电阻金属。例如，金属层181可以包括钨。
在形成金属层181之前，可以在如图5F所示的接触孔175的表面和掺杂半导体层171的表面上进一步形成屏障层。屏障层可以包括用于防止金属扩散的材料。例如，屏障层可以包括氮化钛层、氮化钨层、氮化钽层等。
随后，可以在金属层181上形成包括第三开口189的第三掩模图案187。
参照图5H，可以使用图5G所示的第三掩模图案187作为蚀刻屏障层，通过图5G所示的第三开口189来蚀刻金属层181和掺杂半导体层171。因此，去除金属层181的一部分，使得金属层181可以分离为第一金属图案181A和第二金属图案181B。另外，去除掺杂半导体层171的一部分，使得掺杂半导体层171可以分离为第一掺杂半导体图案171A和第二掺杂半导体图案171B。
第一金属图案181A和第一掺杂半导体图案171A可以构成与栅极层叠结构159交叠的公共源极线185A。第二金属图案181B和第二掺杂半导体图案171B可以构成垂直接触插塞185B。在实施方式中，使用形成公共源极线185A的工艺形成贯穿虚设层叠结构119的垂直接触插塞185B，从而可以简化半导体存储器装置的制造工艺。
参照图5I，可以形成覆盖垂直接触插塞185B和公共源极线185A的单元侧绝缘结构191以及嵌入在单元侧绝缘结构191中的第一连接结构197。单元侧绝缘结构191可以配置有单层绝缘层，或者可以配置有两层或更多层的多层绝缘层。每个第一连接结构197可以包括暴露于单元侧绝缘结构191的外部的第一接合金属195。第一连接结构197可以分别连接至垂直接触插塞185B和公共源极线185A。
图6是例示图4所示的步骤S1B的实施方式的截面图。
参照图6，步骤S1B可以涉及在包括第一区域R1和第二区域R2的第二基板201上形成多个晶体管251。多个晶体管251可以构成逻辑电路。每个晶体管251可以形成在第二基板201的由隔离层203限定的有源区中。每个晶体管251可以包括层叠在对应的有源区上的栅极绝缘层215和栅电极217。每个晶体管251可以包括形成在对应栅电极215的两侧的有源区中的结205。结205可以包括导电型掺杂剂以实现相应的晶体管。例如，结205可以包括n型掺杂剂或p型掺杂剂。
第二基板201可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
形成在第一区域R1中的晶体管251可以包括在如图2所示的源极线驱动电路SD中。此外，形成在第二区域R2中的晶体管251可以包括在如图2所示的页缓冲器电路PB中。
步骤S1B可以涉及形成覆盖构成逻辑电路的晶体管251的外围电路侧绝缘结构220和230以及贯穿外围电路侧绝缘结构220和230的第二连接结构253。
外围电路侧绝缘结构220和230可以包括覆盖晶体管251的第一绝缘结构220和层叠在第一绝缘结构220上的第二绝缘结构230。第一绝缘结构220可以配置有单层的绝缘层或可以配置有两层或更多层的多层绝缘层。
每个第二连接结构253可以包括贯穿第一绝缘结构220的多个导电图案221、223、225和227，并且可以包括连接至多个导电图案221、223、225和227的第二接合金属231，其贯穿第二绝缘结构230。多个导电图案221、223、225和227可以连接至对应的晶体管251。
图7是例示图4所示的步骤S3的实施方式的截面图。
参照图7，步骤S3可以涉及对准第一基板101和第二基板201，使得第一基板101上的第一接合金属195和第二基板201上的第二接合金属231可以彼此接触。第一基板101和第二基板201可以被对准，使得第一基板101的第一牺牲区域Ra面对第二基板201的第一区域R1并且第一基板101的第二牺牲区域Rb面对第二基板201的第二区域R2。第一接合金属195和第二接合金属231可以包括各种金属。例如，第一接合金属195和第二接合金属231可以包括铜。
随后，步骤S3可以涉及使第一接合金属195和第二接合金属231彼此粘附。在将热施加到第一接合金属195和第二接合金属231之后，第一接合金属195和第二接合金属231可以被固化。然而，本公开不限于此，并且可以实现用于连接第一接合金属195和第二接合金属231的各种工艺。
图8A和图8B是例示图4所示的步骤S5的实施方式的截面图。
参照图8A，在步骤S5中，可以去除图7中所示的第一基板101。当去除第一基板101时，存储器层139可以用作蚀刻停止层。因此，沟道结构149的第一端部149E1可以由存储器层139保护。当去除第一基板101时，第二金属图案181B的端部可以被暴露。
参照图8B，导电型掺杂剂190可以注入沟道结构149的从栅极层叠结构159突出的第一端部(图8A中示出的149E1)中。导电型掺杂剂190可以包括用于结的n-型掺杂剂190。导电型掺杂剂190可以包括用于反向掺杂的p型掺杂剂。
可以在沟道层141的端部被阻挡绝缘层131、数据储存层133和隧道绝缘层135中的至少一个覆盖的状态下注入导电型掺杂剂190。在实施方式中，在注入导电型掺杂剂190之前，可以通过去除覆盖沟道层141的端部的一部分阻挡绝缘层131和一部分数据储存层133来暴露出隧道绝缘层135。随后，可以在沟道层141的端部被隧道绝缘层135覆盖的状态下注入导电型掺杂剂190。
图9A和图9B是例示图4所示的步骤S7的实施方式的截面图。
参照图9A，步骤S7可以涉及在栅极层叠结构159和虚设层叠结构119上形成第一绝缘层331以覆盖存储器层139和第二金属图案181B，以及形成贯穿第一绝缘层331的第一接触插塞335A和第二接触插塞335B。
第一接触插塞335A可以贯穿第一绝缘层331和存储器层139，并且可以与沟道结构149的第一端部149E1直接接触。第二接触插塞335B可以贯穿第一绝缘层331并且可以与贯穿虚设层叠结构119的第二金属图案181B的端部直接接触。
参照图9B，步骤S7可以涉及形成连接至第一接触插塞335A和第二接触插塞335B的位线343。
位线343可以经由第一接触插塞335A连接至沟道层141，并且可以经由第二接触插塞335B连接至垂直接触插塞185B。沟道层141可以经由第一接触插塞335A、位线343、第二接触插塞335B、垂直接触插塞185B、第一连接结构197和第二连接结构253连接至页缓冲器电路中包括的晶体管的结205。
图10是例示根据本公开的实施方式的存储器系统1100的配置的框图。
参照图10，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。存储器装置1120可以包括参照图1、图2、图3A和图3B描述的半导体存储器装置。例如，半导体存储器装置可以包括公共源极线、从公共源极线在垂直方向上延伸的沟道结构、围绕沟道结构的栅极层叠结构、以及设置在栅极层叠结构上的位线，该位线连接至沟道结构。在实施方式中，沟道结构可以包括中空型沟道层，该中空型沟道层具有面对公共源极线的开放端部和面对位线的封闭端部。在另一实施方式中，沟道结构可以设置在具有随着从公共源极线向位线靠近而变窄的锥形形状的孔中。
存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测并校正从存储器装置1120读取的数据中所含的错误，并且存储器接口1115与存储器装置1120接口连接。此外，存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据的ROM等。
如上所述配置的存储器系统1100可以是其中存储器装置1120与控制器1110结合的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的各种接口协议当中的一种与外部(例如，主机)进行通信。
图11是例示根据本公开的实施方式的计算系统的配置的框图。
参照图11，根据本公开的实施方式的计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200提供操作电压的电池，并且可以进一步包括应用芯片组、互补金属氧化物半导体(CMOS)图像传感器(CIS)、移动DRAM等。
根据本公开，公共源极线和沟道结构的连接方法简单，从而可以简化半导体存储器装置的制造工艺。
根据本公开，沟道结构的结交叠区域由于热工艺的影响而改变的现象被最小化，从而可以容易地控制擦除操作所需的栅极诱导漏极泄露(GIDL)电流。因此，可以提高半导体存储器装置的操作可靠性。
相关申请的交叉引用
本申请要求于2019年8月22日向韩国知识产权局提交的韩国专利申请No.10-2019-0103297的优先权，其全部内容通过引用合并于此。

Claims (11)

1.一种半导体存储器装置，该半导体存储器装置包括：
公共源极线；
沟道结构，所述沟道结构从所述公共源极线在垂直方向上延伸；
存储器层，所述存储器层沿着所述沟道结构的侧壁延伸；
栅极层叠结构，所述栅极层叠结构围绕所述沟道结构和所述存储器层，其中，所述栅极层叠结构包括交替地层叠在所述公共源极线上的层间绝缘层和导电图案；以及
位线，所述位线设置在所述栅极层叠结构上并连接至所述沟道结构，
其中，所述沟道结构包括：
中空型沟道层，所述中空型沟道层具有面对所述位线的封闭端部和面对所述公共源极线的开放端部，并且
其中，所述沟道层的所述开放端部比所述存储器层进一步朝向所述公共源极线突出。
2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：位接触插塞，所述位接触插塞设置在所述沟道层和所述位线之间，所述位接触插塞围绕所述沟道层的所述封闭端部。
3.根据权利要求1所述的半导体存储器装置，其中，所述沟道层的所述封闭端部从所述栅极层叠结构朝向所述位线突出。
4.根据权利要求1所述的半导体存储器装置，其中，所述公共源极线包括围绕所述沟道层的所述开放端部的侧壁的掺杂半导体图案，所述掺杂半导体图案延伸到所述沟道层的中部区域中，所述掺杂半导体图案包括导电型掺杂剂。
5.根据权利要求4所述的半导体存储器装置，其中，所述公共源极线还包括金属图案，所述金属图案形成在所述掺杂半导体图案的表面上，所述金属图案经由所述掺杂半导体图案连接至所述沟道结构。
6.根据权利要求1所述的半导体存储器装置，其中，所述沟道结构还包括填充所述沟道层的中部区域的芯绝缘层。
7.根据权利要求6所述的半导体存储器装置，其中，所述沟道层的所述开放端部被嵌入到所述公共源极线中。
8.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
虚设层叠结构，所述虚设层叠结构与所述栅极层叠结构平行；以及
垂直接触插塞，所述垂直接触插塞贯穿所述虚设层叠结构。
9.根据权利要求8所述的半导体存储器装置，其中，所述垂直接触插塞包括：
金属图案，所述金属图案从所述虚设层叠结构内延伸到所述虚设层叠结构的底表面上；以及
掺杂半导体图案，所述掺杂半导体图案设置在所述金属图案与所述虚设层叠结构的所述底表面之间。
10.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
基板，所述基板包括与所述栅极层叠结构交叠的源极线驱动电路和与所述虚设层叠结构交叠的页缓冲器电路；
绝缘结构，所述绝缘结构在所述基板、所述垂直接触插塞和所述公共源极线之间延伸；以及
导电连接结构，所述导电连接结构贯穿所述绝缘结构，其中，所述导电连接结构将所述公共源极线连接至所述源极线驱动电路，并将所述垂直接触插塞连接至所述页缓冲器电路。
11.根据权利要求8所述的半导体存储器装置，其中，所述位线延伸到所述虚设层叠结构上以连接至所述垂直接触插塞。
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