JP2023079171A - 半導体メモリ装置及びその製造方法 - Google Patents

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Abstract

【課題】製造工程を単純化することのできる半導体メモリー装置及びその製造方法を提供する。【解決手段】交互に積層された層間絶縁膜及び導電膜を含むゲート積層体ＧＳＴと、ゲート積層体ＧＳＴを貫通するコア柱ＣＯと、コア柱ＣＯとゲート積層体ＧＳＴとの間に配置されたチャンネル膜ＣＬと、チャンネル膜ＣＬとゲート積層体ＧＳＴとの間に配置されたメモリ膜ＭＬと、ゲート積層体ＧＳＴと接触されたドープ半導体部ＤＳと、を含み、ドープ半導体部ＤＳは、ゲート積層体ＧＳＴと接触された界面までゲート積層体ＧＳＴ及びコア柱ＣＯを取り囲む第１領域ａと、第１領域ａからメモリ膜ＭＬとコア柱ＣＯとの間に延びる第２領域ｂと、を含む半導体メモリー装置を含む。【選択図】図２

Description

本発明は、半導体メモリ装置及びその製造方法に関し、より具体的には、３次元半導体メモリ装置及びその製造方法に関する。
半導体メモリ装置は、多数のメモリセルを含むメモリセルアレイを含むことができる。メモリセルアレイは、多様な構造に配置されたメモリセルを含むことができる。半導体メモリ装置の集積度向上のために、メモリセルは、基板上に３次元に配列されることができる。３次元半導体メモリ装置を製造するにあたって、多数の物質膜が積層された積層体を利用することができる。
本発明の実施形態は、製造工程を単純化することのできる半導体メモリ装置及びその製造方法を提供することを目的とする。
本発明の実施形態によれば、交互に積層された層間絶縁膜及び導電膜を含むゲート積層体と、前記ゲート積層体を貫通するコア柱と、前記コア柱と前記ゲート積層体との間に配置されたチャンネル膜と、前記チャンネル膜と前記ゲート積層体との間に配置されたメモリ膜と、前記ゲート積層体と接触されたドープ半導体部と、を含み、前記ドープ半導体部は、前記ゲート積層体と接触された界面までゲート積層体及び前記コア柱を取り囲む第１領域と、前記第１領域から前記メモリ膜と前記コア柱との間に延びる第２領域と、を含もことができる半導体メモリ装置を提供する。
本発明の実施形態によれば、周辺回路を有する基板と、前記周辺回路の上部に配置されたゲート積層体、前記ゲート積層体を貫通するコア柱、前記コア柱と前記ゲート積層体との間に配置されたチャンネル膜、及び前記チャンネル膜と前記ゲート積層体との間に配置されたメモリ膜を含むメモリセルアレイと、前記ゲート積層体と接触された界面までゲート積層体及び前記コア柱を取り囲む第１領域及び前記第１領域から前記コア柱と前記メモリ膜との間に延びる第２領域を有するドープ半導体部と、を含むことができる半導体メモリ装置を提供する。
本発明の実施形態によれば、第１基板上にメモリセルアレイを形成する際に、前記メモリセルアレイが、垂直方向に交互に積層された層間絶縁膜及び導電膜を含むゲート積層体、前記ゲート積層体を貫通して前記第１基板の内部に延びるチャンネルホール、前記チャンネルホールの表面に沿って延びるメモリ膜、前記メモリ膜の表面に沿って延びるチャンネル膜、及び前記チャンネル膜上で前記チャンネルホールの中心領域に配置されたコア柱を含むように前記メモリセルアレイを形成するステップと、前記メモリ膜が露出するように前記第１基板を除去するステップと、前記チャンネル膜の一部が露出するように前記メモリ膜の一部を除去するステップと、前記コア柱と前記メモリ膜との間にリセス領域が定義されるように前記チャンネル膜の一部をエッチングするステップと、前記リセス領域を充填するドープ半導体部を形成するステップと、を含むことができる半導体メモリ装置の製造方法を提供する。
本発明によれば、チャンネル構造のジャンクションオーバーラップ（ｊｕｎｃｔｉｏｎ ｏｖｅｒｌａｐ）領域を構成することで、ゲート誘導ドレインリーク電流（ＧＩＤＬ：Ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）方式を利用する半導体メモリ装置の消去動作時、ＧＩＤＬ発生効率を増加させることができる。これにより、本発明は、半導体メモリ装置の動作信頼性を改善すると共に、工程の安全性を高めることができる。
本発明の一実施形態に係る半導体メモリ装置を概略的に示すブロック図である。 本発明の一実施形態に係る半導体メモリ装置を示す断面図である。 図２に示された半導体メモリ装置の一部領域を拡大した断面図である。 コア柱、チャンネル膜、及びメモリ膜の横断面を示す図である。 本発明の一実施形態に係る半導体メモリ装置の一部領域を拡大した断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体メモリ装置の製造方法を示す断面図である。 本発明の一実施形態に係るメモリシステムの構成を示すブロック図である。 本発明の一実施形態に係るコンピューティングシステムの構成を示すブロック図である。
本明細書又は出願に開示されている本発明の概念による実施形態に対して特定の構造的或いは機能的説明は、本発明の概念による実施形態を説明するために例示されたものである。本発明の概念による実施形態は、本明細書又は出願に説明された実施形態に限定されず、様々な形態で実施することができる。
本発明の実施形態において第１及び第２などの用語は、様々な構成要素を説明するのに用いられるが、前記構成要素は前記用語によって限定されない。前記用語は、一つの構成要素を他の構成要素から区別する目的で用いられる。例えば、本発明の概念による権利範囲から逸脱することなく、第１構成要素は第２構成要素と呼ぶことが可能であり、同様に第２構成要素は第１構成要素と呼ぶことも可能である。
図１は、本発明の一実施形態に係る半導体メモリ装置を概略的に示すブロック図である。
図１を参照すると、半導体メモリ装置は、基板ＳＵＢ上に配置された周辺回路構造ＰＣ及びメモリブロックＢＬＫ１～ＢＬＫｋ（ｋは２以上の自然数）を含むことができる。メモリブロックＢＬＫ１～ＢＬＫｋは、周辺回路構造ＰＣに重畳されてもよい。
基板ＳＵＢは、単結晶半導体膜であってもよい。例えば、基板ＳＵＢは、バルク（ｂｕｌｋ）シリコン基板、シリコン・オン・インシュレーター（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板、ゲルマニウム基板、ゲルマニウム・オン・インシュレーター（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）基板、シリコン－ゲルマニウム基板、又は選択エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）方式を通じて形成されるエピタキシャル薄膜であってもよい。
周辺回路構造ＰＣは、メモリブロックＢＬＫ１～ＢＬＫｋの動作を制御するための回路を構成するロウデコーダ、カラムデコーダ、ページバッファ、制御回路などを含んでもよい。例えば、周辺回路構造ＰＣは、メモリブロックＢＬＫ１～ＢＬＫｋと電気的に連結されるＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、レジスター（ｒｅｓｉｓｔｏｒ）、及びキャパシター（ｃａｐａｃｉｔｏｒ）などを含んでもよい。周辺回路構造ＰＣは、基板ＳＵＢとメモリブロックＢＬＫ１～ＢＬＫｋとの間に配置されてもよい。ただし、本発明は、周辺回路構造ＰＣが、メモリブロックＢＬＫ１～ＢＬＫｋに重畳されない基板ＳＵＢの他の領域に延びる実施形態を排除することではない。
メモリブロックＢＬＫ１～ＢＬＫｋのそれぞれは、不純物ドープ領域、ビット線、不純物ドープ領域とビット線に電気的に連結されたセルストリング、セルストリングに電気的に連結されたワード線、及びセルストリングに電気的に連結されたセレクト線を含んでもよい。セルストリングのそれぞれは、チャンネル構造により直列に連結されたメモリセル及びセレクトトランジスタを含んでもよい。セレクト線のそれぞれは、それに対応するセレクトトランジスタのゲート電極として用いられ、ワード線のそれぞれは、それに対応するメモリセルのゲート電極として用いらてる。
図２は、本発明の実施形態に係る半導体メモリ装置を示す断面図である。
図２を参照すると、半導体メモリ装置は、ドープ半導体部ＤＳ、ゲート積層体ＧＳＴ、チャンネル構造ＣＨ、メモリ膜ＭＬ、配線アレイ４１、第１連結構造Ｃ１、第１絶縁構造４３、第２連結構造Ｃ２、及び周辺回路のトランジスタＴＲを含んでもよい。
基板１０は、図１に示された基板ＳＵＢを構成することができる。トランジスタＴＲは、図１に示された周辺回路構造ＰＣの一部を構成することができる。トランジスタＴＲは、基板１０の活性領域に形成されてもよい。基板１０の活性領域は、基板１０内の素子分離膜１３によって区画されてもよい。トランジスタＴＲは、ゲート絶縁膜１７、ゲート電極１９、及びゲート電極１９の両側の活性領域内に形成されたジャンクション１５ａ、１５ｂを含んでもよい。
基板１０上に第２連結構造Ｃ２及び第２絶縁構造８３が配置されてもよい。第２連結構造Ｃ２のそれぞれは、多数の導電膜６１、６３、６５、６７、６９、７１を含んでもよい。第２絶縁構造８３は、トランジスタＴＲを覆ってもよい。第２連結構造Ｃ２は、製２絶縁構造８３の内部に配置されてもよい。第２絶縁構造８３は、２以上の絶縁膜８３Ａ、８３Ｂ、８３Ｃ、８３Ｄを含んでもよい。
第２絶縁構造８３上に第１連結構造Ｃ１及び第１絶縁構造４３が配置されてもよい。第１連結構造Ｃ１のそれぞれは、多数の導電膜５１、５３、５５、５７を含んでもよい。第１絶縁構造４３は、第２絶縁構造８３を覆ってもよい。第１連結構造Ｃ１は、製１絶縁構造４３の内部に配置されてもよい。第１絶縁構造４３は、２以上の絶縁膜４３Ａ、４３Ｂ、４３Ｃ、４３Ｄを含んでもよい。
第１連結構造Ｃ１を構成する多数の導電膜５１、５３、５５、５７は、第１ボンディング金属５７を含んでもよい。第２連結構造Ｃ２を構成する多数の導電膜６１、６３、６５、６７、６９、７１は、第２ボンディング金属７１を含んでもよい。第１ボンディング金属５７と第２ボンディング金属７１は、相互ボンディングされてもよい。
配線アレイ４１は、第１絶縁構造４３に重畳されてもよい。ゲート積層体ＧＳＴは、少なくとも一つの絶縁膜を挟んで配線アレイ４１に重畳されてもよい。一実施形態として、ゲート積層体ＧＳＴと配線アレイ４１との間に第１絶縁膜２１、第２絶縁膜２５、及び第３絶縁膜２７が配置されてもよい。第１絶縁膜２１は、ゲート積層体ＧＳＴに隣接して配置されてもよく、第３絶縁膜２７は、配線アレイ４１に隣接して配置されてもよく、第２絶縁膜２５は、第１絶縁膜２１と第３絶縁膜２７との間に配置されてもよい。チャンネル構造ＣＨは、ゲート積層体ＧＳＴ及び第１絶縁膜２１を貫通してもよい。チャンネル構造ＣＨのそれぞれは、それに対応するメモリ膜ＭＬで取り囲まれた側壁を含んでもよい。
チャンネル構造ＣＨと配線アレイ４１とを連結するためのコンタクトプラグ３１が、第２絶縁膜２５及び第３絶縁膜２７を貫通してもよい。配線アレイ４１とゲート積層体ＧＳＴとの間の絶縁膜２１、２５、２７及びコンタクトプラグ３１の個数及び形状は、添付の図に限定されず、多様に変更することができる。
層間絶縁膜及び導電膜が積層される方向が垂直方向Ｙと定義される。ゲート積層体ＧＳＴは、垂直方向Ｙに交差する平面で第１方向Ｘ及び第２方向Ｚに延びることができる。第１方向Ｘに延びる線と第２方向Ｚに延びる線は、互いに交差されることができる。一実施形態として、第１方向Ｘに延びる線と第２方向Ｚに延びる線は、互いに直交することができる。
チャンネル構造ＣＨのそれぞれは、図３に示すように、チャンネル膜ＣＬ、キャッピングパターンＣＡＰ、及びコア柱ＣＯを含んでもよい。コア柱ＣＯは、第１部分Ｐ１、第１部分Ｐ１から垂直方向Ｙに延びる第２部分Ｐ２、及び第２部分Ｐ２から垂直方向Ｙに延びる突出部ＰＰを含んでもよい。第１部分Ｐ１は、チャンネル膜ＣＨ及びメモリ膜ＭＬを挟んでゲート積層体ＧＳＴで取り囲まれることができる。第２部分Ｐ２は、チャンネル膜ＣＨを介在せずに、メモリ膜ＭＬを挟んでゲート積層体ＧＳＴで取り囲まれることができる。突出部ＰＰは、ゲート積層体ＧＳＴよりも垂直方向Ｙに突出されてもよい。ドープ半導体部ＤＳは、コア柱ＣＯの突出部ＰＰ及び第２部分Ｐ２を取り囲むことができる。コア柱ＣＯの第２部分Ｐ２を取り囲むドープ半導体部ＤＳの一部は、メモリ膜ＭＬとコア柱ＣＯの第２部分Ｐ２との間に延びてもよい。
ゲート積層体ＧＳＴの間に垂直絶縁体２３が配置されてもよい。
図１に示すメモリブロックＢＬＫ１～ＢＬＫｋのそれぞれは、ゲート積層体ＧＳＴ、チャンネル構造ＣＨ、及びメモリ膜ＭＬにより定義されるセルストリングを含んでもよい。配線アレイ４１は、セルストリングに電気的に連結されたビット線として利用されてもよく、ドープ半導体部ＤＳは、セルストリングに電気的に連結されたソース膜として利用されてもよい。以下、図３を参照しながらセルストリングに対して説明する。
図３は、図２に示された半導体メモリ装置の一部領域を拡大した断面図である。図３は、本発明の実施形態に係るセルストリングを示す。
それぞれのゲート積層体ＧＳＴは、垂直方向Ｙに交互に積層された多数の層間絶縁膜ＩＬＤ及び多数の導電膜ＣＰ１～ＣＰｎ（ｎは３以上の自然数）を含んでもよい。チャンネル構造ＣＨは、多数の層間絶縁膜ＩＬＤ及び多数の導電膜ＣＰ１～ＣＰｎを貫通することができる。ゲート積層体ＧＳＴを貫通した形状に形成することができる。多数の導電膜ＣＰ１～ＣＰｎのうちの少なくとも一つの導電膜は、ソースセレクト線として利用され、少なくとも一つの導電膜は、ドレインセレクト線として利用され、ドレインセレクト線とソースセレクト線との間の導電膜は、ワード線として利用されることができる。一実施形態として、図２に示す配線アレイ４１に隣接した導電膜ＣＰ１は、ドレインセレクト線として利用されることができ、ドープ半導体部ＤＳに隣接した導電膜ＣＰｎは、ソースセレクト線として利用されることができ、残りの導電膜ＣＰ２～ＣＰｎ－１のそれぞれは、ワード線として利用されることができる。他の一実施形態として、導電膜ＣＰ１～ＣＰｎのうち、図２に示す配線アレイ４１に隣接した導電膜ＣＰ１及びドープ半導体部ＤＳに隣接した導電膜ＣＰｎは、ドレインセレクト線及びソースセレクト線としてそれぞれ利用されることができ、残りの導電膜ＣＰ２～ＣＰｎ－１は、ダミーワード線及びワード線として利用されることができる。ドレインセレクト線及びソースセレクト線に隣接した導電膜のうちの少なくともいずれか一つがダミーワード線として利用されることができる。
チャンネル構造ＣＨは、メモリ膜ＭＬで取り囲まれたチャンネル膜ＣＬ、キャッピングパターンＣＡＰ、及びチャンネル構造ＣＨの中心領域を成すコア柱ＣＯを含んでもよい。チャンネル膜ＣＬは、シリコン、ゲルマニウム、又はこれらの組み合わせで構成されることができ、メモリセルストリングのチャンネル領域として利用されることができる。一実施形態として、チャンネル膜ＣＬは、アンドープシリコンを含んでもよい。キャッピングパターンＣＡＰは、ジャンクションのための導電型ドーパントを含むシリコン、ゲルマニウム、又はこれらの組み合わせで構成されることができる。一実施形態として、キャッピングパターンＣＡＰは、ｎ型ドープシリコンで構成されることができる。
セルストリングは、チャンネル膜ＣＬによって直列に連結された少なくとも一つのソースセレクトトランジスタ、多数のメモリセル、及び少なくとも一つのドレインセレクトトランジスタを含んでもよい。多数のメモリセルは、多数のワード線として利用される多数の導電膜（例えば、ＣＰ２～ＣＰｎ－１）とチャンネル構造ＣＨとの交差部に定義されることができる。
ドープ半導体部ＤＳは、第１領域ａ及び第２領域ｂを含んでもよい。ドープ半導体部ＤＳの第１領域ａは、ゲート積層体ＧＳＴと接触された界面までゲート積層体ＧＳＴ及びコア柱ＣＯの突出部ＰＰを取り囲むことができる。ドープ半導体部ＤＳの第１領域ａは、コア柱ＣＯに交差する方向に延びてもよい。一実施形態として、ドープ半導体部ＤＳは、ゲート積層体ＧＳＴの表面に沿って第１方向Ｘ及び第２方向Ｚに延びてもよく、コア柱ＣＯの突出部ＰＰを覆うように延びてもよい。ドープ半導体部ＤＳの第２領域ｂは、第１領域ａからメモリ膜ＭＬとチャンネル構造ＣＨのコア柱ＣＯとの間に延びてもよい。一実施形態として、第２領域ｂは、少なくとも導電膜ＣＰ１～ＣＰｎのうちのコア柱ＣＯの突出部ＰＰに隣接した導電膜ＣＰｎが配置された界面まで延びてもよい。第２領域ｂは、導電膜ＣＰｎに接続されたセレクトトランジスタ（例えば、ソースセレクトトランジスタ）のジャンクションオーバーラップ領域を提供することができる。
図４ａは、コア柱ＣＯ、チャンネル膜ＣＬ、及びメモリ膜ＭＬの横断面を示す図である。図４ｂは、本発明の一実施形態に係る半導体メモリ装置の一部領域を拡大した断面図である。
図４ａを参照すると、チャンネル膜ＣＬは、コア領域ＣＯＡを定義する環形状に形成されてもよい。コア領域ＣＯＡは、図２及び図３それぞれに示されたコア柱ＣＯで充填されてもよい。
図４ｂを参照すると、チャンネル膜ＣＬを取り囲むメモリ膜ＭＬは、チャンネル膜ＣＬの表面上に順次積層されたトンネル絶縁膜ＴＩ、データ格納膜ＤＬ、及びブロッキング絶縁膜ＢＩを含んでもよい。データ格納膜ＤＬは、ファウラー・ノルドハイム・トンネリングを利用して変更されるデータを格納できる物質膜で形成され得る。このため、データ格納膜ＤＬは多様な物質で形成されることができ、例えば、電荷トラップの可能な窒化膜で形成されることができる。本発明の実施形態はこれに限定されず、データ格納膜ＤＬはシリコン、相変化物質、ナノドットなどを含んでもよい。ブロッキング絶縁膜ＢＩは、電荷遮断の可能な酸化膜を含んでもよい。トンネル絶縁膜ＴＩは、電荷トンネリングの可能なシリコン酸化膜で形成されてもよい。
図５ａ～図５ｆ、図６、図７及び図８ａ～図８ｄは、本発明の実施形態に係る半導体メモリ装置の製造方法を示す断面図である。
図５ａを参照すると、セル領域を含む第１基板１００上に予備積層体１１０が形成されてもよい。予備積層体１１０は、第１基板１００上に垂直方向に層間絶縁膜１１１及び犠牲膜１１３を一層ずつ交互に積層するステップを含んでもよい。
第１基板１００は、層間絶縁膜１１１及び犠牲膜１１３とは異なるエッチング率を有する物質で形成されることができる。例えば、第１基板１００は、シリコンを含んでもよい。
層間絶縁膜１１１及び犠牲膜１１３は、エッチング工程において用いられるエッチング溶液に対して、互いに異なるエッチング選択比を有する物質を含んでもよい。犠牲膜１１３は、エッチング工程を通じて層間絶縁膜１１１に比べて早く除去されることができる物質であってもよい。一実施形態として、層間絶縁膜１１１は、シリコン酸化膜で形成され、犠牲膜１１３は、シリコン窒化膜で形成されてもよい。
図５ｂを参照すると、予備積層体１１０上に開口部を含むマスクパターン１２１を形成することができる。その後、マスクパターン１２１の開口部を介して層間絶縁膜１１１及び犠牲膜１１３を貫通するチャンネルホール１１５を形成することができる。チャンネルホール１１５は、第１基板１００のセル領域内部に延びてもよい。
図５ｃを参照すると、チャンネルホール１１５内部にメモリ膜１３９及びチャンネル構造１４９を形成することができる。チャンネル構造１４９の側壁及び第１基板１００内部に延びるチャンネル構造１４９の端部は、メモリ膜１３９で取り囲まれることができる。
メモリ膜１３９を形成するステップは、チャンネルホール１１５の表面上に図４ａを参照して上述したようにブロッキング絶縁膜ＢＩ、データ格納膜ＤＬ、及びトンネル絶縁膜ＴＩを順次積層するステップを含んでもよい。メモリ膜１３９は、ライナーの形態に形成されることができ、メモリ膜１３９によってチャンネルホール１１５の中心領域が定義されることができる。
チャンネル構造１４９を形成するステップは、メモリ膜１３９の表面上にチャンネル膜１４１を形成するステップを含んでもよい。チャンネル膜１４１は、チャンネル領域として利用される半導体膜を含んでもよい。例えば、チャンネル膜１４１は、シリコンを含んでもよい。
一実施形態として、チャンネル膜１４１は、ライナーの形態に形成されてもよく、チャンネルホール１１５の中心領域は、チャンネル膜１４１で充填されない部分を含んでもよい。この場合、チャンネル構造１４９を形成するステップは、チャンネル膜１４１上にチャンネルホール１１５の中心領域をコア柱１４３で充填するステップ、コア柱１４３の一部をエッチングしてチャンネルホール１１５の中心領域の一部にリセス領域を定義するステップ、及びリセス領域をキャッピングパターン１４５で充填するステップを含んでもよい。コア柱１４３は、酸化物を含んでもよく、キャッピングパターン１４５は、導電型ドーパントを含んでもよい。導電型ドーパントは、ジャンクションのためのｎ型ドーパントを含んでもよい。導電型ドーパントは、カウンタードープされたｐ型ドーパントを含んでもよい。コア柱１４３は、第１基板１００のセル領域の内部に延びてもよい。
次いで、図５ｂに示すマスクパターン１２１を除去した後、第１絶縁膜１５１を形成することができる。
予備積層体１１０は、スリット１５３によって貫通されることができる。スリット１５３は、予備積層体１１０を覆う第１絶縁膜１５１を貫通するように延びてもよい。
図５ｄを参照すると、スリット１５３を介して図５ｃに示す犠牲膜１１３を選択的に除去する。これにより、水平空間１５５が垂直方向に隣接した層間絶縁膜１１１の間に定義されることができる。
図５ｅを参照すると、図５ｄに示された水平空間１５５を導電膜１２３でそれぞれ充填する。導電膜１２３は、チャンネル構造１４９及びメモリ膜１３９を取り囲むことができる。これにより、第１基板１００のセル領域上にゲート積層体１５０が形成されることができる。ゲート積層体１５０は、チャンネル構造１４９によって貫通されることができ、チャンネル構造１４９は、第１基板１００のセル領域の内部に延びてもよい。メモリ膜１３９は、チャンネル構造１４９とゲート積層体１５０との間からチャンネル構造１４９の端部と第１基板１００との間に延びてもよい。チャンネル構造１４９のコア柱１４３は、第１基板１００のセル領域の内部に延びてもよい。
第１導電膜１２３’は、導電膜１２３のうちのコア柱１４３の突出部に隣接した導電膜と定義されることができる。同様に、第１層間絶縁膜１１１’は、層間絶縁膜１１１のうちのコア柱１４３の突出部に隣接した層間絶縁膜と定義されることができる。
図５ｆを参照すると、図５ｅに示されたスリット１５３を垂直絶縁体１５７で充填する。次いで、第１絶縁膜１５１上に少なくとも一層の絶縁膜を形成することができる。一実施形態として、第１絶縁膜１５１上に第２絶縁膜１６１及び第３絶縁膜１７１を積層することができる。次いで、第３絶縁膜１７１及び第２絶縁膜１６１を貫通するコンタクトプラグ１７３を形成することができる。コンタクトプラグ１７３は、チャンネル構造１４９に接触されるように延びてもよい。
次いで、配線アレイ１８１を形成することができる。一実施形態として、配線アレイ１８１は、コンタクトプラグ１７３に連結されたビット線であってもよい。その後、配線アレイ１８１を覆う第１絶縁構造１８３を形成することができる。
第１絶縁構造１８３は、２以上の絶縁膜１８３Ａ、１８３Ｂ、１８３Ｃ、１８３Ｄを含んでもよい。第１絶縁構造１８３の内部に第１連結構造が埋め込まれてもよい。第１連結構造のそれぞれは、多数の導電膜１８５、１８９、１９１、１９３を含んでもよい。第１絶縁構造１８３及び第１連結構造は、図に示された例に限定されず、多様に変更することができる。多数の導電膜１８５、１８９、１９１、１９３は、第１ボンディング金属１９３を含んでもよい。
図６を参照すると、第２基板２００上に周辺回路を構成する多数のトランジスタを形成するステップを含んでもよい。第２基板２００は、図１を参照して上述した基板ＳＵＢと同じ物質で形成されることができる。
トランジスタのそれぞれは、素子分離膜２０３によって区画された第２基板２００の活性領域に形成されることができる。トランジスタのそれぞれは、それに対応する活性領域上に積層されたゲート絶縁膜２０７及びゲート電極２０９と、ゲート電極２０９の両側の活性領域内に形成されたジャンクション２０５ａ、２０５ｂと、を含んでもよい。ジャンクション２０５ａ、２０５ｂは、それに対応するトランジスタを具現するための導電型ドーパントを含んでもよい。ジャンクション２０５ａ、２０５ｂは、ｎ型ドーパント又はｐ型ドーパントのうちの少なくともいずれか一つを含んでもよい。
周辺回路を構成するトランジスタに連結された第２連結構造２２０と、第２連結構造２２０及びトランジスタを覆う第２絶縁構造２１１と、を形成するステップを含んでもよい。
第２絶縁構造２１１は、２以上の絶縁膜２１１Ａ、２１１Ｂ、２１１Ｃ、２１１Ｄを含んでもよい。第２絶縁構造２１１の内部に第２連結構造２２０が埋め込まれてもよい。第２連結構造２２０のそれぞれは、多数の導電膜２１３、２１５、２１７、２１９、２２１、２２３を含んでもよい。第２絶縁構造２１１と第２連結構造２２０は、図に示された形態に制限されず、多様に変更することができる。多数の導電膜２１３、２１５、２１７、２１９、２２１、２２３は、第２ボンディング金属２２３を含んでもよい。
図７を参照すると、第１基板１００上の第１ボンディング金属１９３と第２基板２００上の第２ボンディング金属２２３とが、互いに接触されることができるように、第１基板１００と第２基板２００とを整列するステップを含んでもよい。第１ボンディング金属１９３及び第２ボンディング金属２２３は、様々な金属を含んでもよく、例えば、銅を含んでもよい。
第１基板１００と第２基板２００とを整列した後、第１ボンディング金属１９３と第２ボンディング金属２２３とを互いに接着させてもよい。このため、第１ボンディング金属１９３と第２ボンディング金属２２３に熱を加えた後、第１ボンディング金属１９３と第２ボンディング金属２２３を硬化させることができる。本発明はこれに制限されず、第１ボンディング金属１９３と第２ボンディング金属２２３とを連結するための様々な工程を導入してもよい。
図８ａ～図８ｄは、図７に示されたＡ領域の拡大図であり、後工程を示している。
図８ａを参照すると、図７に示された第１基板１００を選択的に除去するステップを含んでもよい。第１基板１００の除去において、メモリ膜１３９がエッチング停止膜の役目を果たすことができる。チャンネル膜１４１及びコア柱１４３の突出部がゲート積層体１５０よりも突出した状態で残留されてもよい。
図８ｂを参照すると、メモリ膜１４９の一部を選択的に除去するステップを含んでもよい。メモリ膜１４９の除去において、チャンネル膜１４１がエッチング停止膜の役目を果たすことができる。層間絶縁膜１１１のうちのチャンネル膜１４１及びコア柱１４３の突出部に隣接した第１層間絶縁膜１１１’より厚さの薄いメモリ膜１３９の除去において、第１層間絶縁膜１１１’は残留されてもよい。
次いで、図８ｃを参照すると、図８ｂに示されたチャンネル膜１４１の一部を選択的に除去することができる。これにより、メモリ膜１３９とコア柱１４３との間にリセス領域１７０が定義されることができる。また、コア柱１４３の突出部は、ゲート積層体１５０よりも突出した状態で残留されてもよい。リセス領域１７０の深さは、ジャンクションオーバーラップ領域を考慮して設計されることができ、半導体メモリ装置のデザインルールに従って様々に設計されることができる。一実施形態として、リセス領域１７０は、第１導電膜１２３’のレベルまで延びてもよい。第１導電膜１２３’は、導電膜１２３のうちのコア柱１４３の突出部に隣接した導電膜と定義されることができる。同様に、第１層間絶縁膜１１１’は、層間絶縁膜１１１のうちのコア柱１４３の突出部に隣接した導電膜と定義されることができる。
図８ｄを参照すると、図８ｃに示されたリセス領域１７０をドープ半導体部３００で充填することができる。コア柱１４３は、ドープ半導体部３００とチャンネル膜１４１との間の界面よりも垂直方向に突出されてもよい。ドープ半導体部３００は、ゲート積層体１５０に接触されるように延びてもよい。ドープ半導体部３００は、コア柱１４３の突出部及びチャンネル膜１４１に接触されてもよい。ドープ半導体部３００は、ゲート積層体１５０を挟んで周辺回路から離隔されて配置されてもよい。
一実施形態として、ドープ半導体部３００は、ゲート積層体１５０及びコア柱１４３の突出部に重畳された第１領域ａ、及び第１領域ａからメモリ膜１４９とコア柱１４３との間に延びる第２領域ｂを含んでもよい。第２領域ｂは、第１導電膜１２３’が配置されたレベルまで延びてもよい。コア柱１４３は、ドープ半導体部３００の第１領域ａとキャッピングパターン１４５との間に配置されてもよい。
一実施形態として、第２領域ｂは、チャンネル膜１４１に接触されてもよく、第１領域ａは、コア柱１４３に接触されてもよい。
一実施形態として、ドープ半導体部３００は、半導体メモリ装置の消去動作の間、電荷のディスチャージ経路として利用されるソース膜を構成することができる。
本発明の実施形態によれば、ドープ半導体部３００の第２領域ｂが第１導電膜１２３’に隣接して配置されることにより、ジャンクションオーバーラップ領域を構成することができる。第１導電膜１２３’に隣接したドープ半導体部３００の第２領域ｂは、ゲート誘導ドレインリーク電流（ＧＩＤＬ：ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）方式を利用する半導体メモリ装置の消去動作時、ＧＩＤＬ発生効率を増加させることができる。本発明の実施形態による消去動作はＧＩＤＬ方式に制限されない。一実施形態として、半導体メモリ装置の消去動作は、ドープ半導体部３００から正孔注入によるウエル消去方式を通じて遂行されることができる。このため、ドープ半導体部３００は、ボロンなどのｐ型不純物を含んでもよい。
本発明の実施形態によれば、ドープ半導体部３００からチャンネル膜１４１の内部へドーパントを拡散させるための熱工程を省略しても、ドープ半導体部３００の第２領域ｂを介してジャンクションオーバーラップ領域を形成することができる。ジャンクションオーバーラップ領域は、チャンネル膜１４１とメモリ膜１３９との間のエッチング率の差を利用して、チャンネル膜１４１のエッチング量を定量的に制御して形成されたリセス領域１７０の深さによって定義されることができる。熱拡散方式に比べてエッチング量を制御する方式がジャンクションオーバーラップ領域の深さを均一に制御するのに有利であるため、本発明の実施形態によれば、ジャンクションオーバーラップ領域の形成工程の安全性が高まることができる。
また、本発明の実施形態は、低い温度でドーパント拡散のための熱工程を行うか、又は低い温度でドーパント拡散のためのレーザアニール（ｌａｓｅｒ ＡＮＬ）工程を行っても、ジャンクションオーバーラップ領域の形成深さをチャンネル膜１４１のエッチング深さ制御によって安定的に確保することができる。
図９は、本発明の実施形態に係るメモリシステムの構成を示すブロック図である。
図９を参照すると、メモリシステム１１００は、メモリ装置１１２０とメモリコントローラー１１１０と、を含む。
メモリ装置１１２０は、多数のフラッシュメモリチップで構成されたマルチチップパッケージであってもよい。メモリコントローラー１１１０は、メモリ装置１１２０を制御するように構成され、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１１１、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１１２、ホストインターフェース１１１３、エラー訂正ブロック（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｂｌｏｃｋ）１１１４、メモリインターフェース１１１５を含んでもよい。ＳＲＡＭ１１１１は、ＣＰＵ１１１２の動作メモリとして用いられ、ＣＰＵ１１１２は、メモリコントローラー１１１０のデータ交換のための各制御動作を実行し、ホストインターフェース１１１３は、メモリシステム１１００と接続されるホストのデータ交換プロトコルを備える。エラー訂正ブロック１１１４は、メモリ装置１１２０から読み込まれたデータに含まれたエラーを検出し、検出されたエラーを訂正する。メモリインターフェース１１１５は、メモリ装置１１２０とのインターフェーシングを実行する。メモリコントローラー１１１０は、ホストとのインターフェーシングのためのコードデータを格納するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などを更に含んでもよい。
上述したメモリシステム１１００は、メモリ装置１１２０とメモリコントローラー１１１０とが結合されたメモリカード又はＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）であってもよい。例えば、メモリシステム１１００がＳＳＤである場合、メモリコントローラー１１１０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ＰＣＩ－Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ－Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｍａｌｌ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）などのような多様なインターフェースプロトコルのうちの一つを介して外部（例えば、ホスト）と通信することができる。
図１０は、本発明の実施形態に係るコンピューティングシステムの構成を示すブロック図である。
図１０を参照すると、コンピューティングシステム１２００は、システムバス１２６０に電気的に連結されたＣＰＵ１２２０、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２３０、ユーザーインターフェース１２４０、モデム１２５０、メモリシステム１２１０を含んでもよい。コンピューティングシステム１２００がモバイルデバイスである場合、コンピューティングシステム１２００に動作電圧を供給するためのバッテリーが更に含まれてもよく、応用チップセット、イメージプロセッサ、モバイルディーラムなどが更に含まれてもよい。
メモリシステム１２１０は、メモリ装置１２１２及びメモリコントローラー１２１１で構成されてもよい。
１００ 第１基板
２００ 第２基板
２１、１５１ 第１絶縁膜
２３、１５７ 垂直絶縁体
２５、１６１ 第２絶縁膜
２７、１７１ 第３絶縁膜
３１、１７３ コンタクトプラグ
４１、１８１ 配線アレイ
４３、１８３ 第１絶縁構造
Ｃ１、１８５、１８９、１９１、１９３ 第１連結構造
８３、２１１ 第２絶縁構造
Ｃ２、２２０ 第２連結構造
１１０ 予備積層体
１１１ 層間絶縁膜
１１３ 犠牲膜
１１５ チャンネルホール
１２１ マスクパターン
１３９ メモリ膜
１４１ チャンネル膜
１４３ コア柱
１４５ キャッピングパターン
１４９ チャンネル構造
１５０ ゲート積層体
１５３ スリット
１５５ 水平空間
３００ ドープ半導体部

Claims (20)

  1. 交互に積層された層間絶縁膜及び導電膜を含むゲート積層体と、
    前記ゲート積層体を貫通するコア柱と、
    前記コア柱と前記ゲート積層体との間に配置されたチャンネル膜と、
    前記チャンネル膜と前記ゲート積層体との間に配置されたメモリ膜と、
    前記ゲート積層体と接触されたドープ半導体部と、を含み、
    前記ドープ半導体部は、
    前記ゲート積層体と接触された界面までゲート積層体及び前記コア柱を取り囲む第１領域と、
    前記第１領域から前記メモリ膜と前記コア柱との間に延びる第２領域と、を含むことを特徴とする半導体メモリ装置。
  2. 前記コア柱は、
    前記ドープ半導体部の前記第１領域に向ける方向に前記ゲート積層体よりも突出された突出部を含み、
    前記第１領域は、前記コア柱の突出部を取り囲む形状であることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第２領域は、少なくとも前記導電膜のうちの前記コア柱の前記突出部に隣接した第１導電膜が配置された界面まで延びることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記第２領域は、前記チャンネル膜に接触されたことを特徴とする請求項１に記載の半導体メモリ装置。
  5. 前記メモリ膜で取り囲まれたキャッピングパターンを更に含み、
    前記コア柱は、前記ドープ半導体部の前記第１領域と前記キャッピングパターンとの間に配置されることを特徴とする請求項１に記載の半導体メモリ装置。
  6. 周辺回路を有する基板と、
    前記周辺回路の上部に配置されたゲート積層体、前記ゲート積層体を貫通するコア柱、前記コア柱と前記ゲート積層体との間に配置されたチャンネル膜、及び前記チャンネル膜と前記ゲート積層体との間に配置されたメモリ膜を含むメモリセルアレイと、
    前記ゲート積層体と接触された界面までゲート積層体及び前記コア柱を取り囲む第１領域及び前記第１領域から前記コア柱と前記メモリ膜との間に延びる第２領域を有するドープ半導体部と、を含むことを特徴とする半導体メモリ装置。
  7. 前記コア柱は、前記ドープ半導体部の前記第１領域に向ける方向に前記ゲート積層体よりも突出された突出部を有することを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記ドープ半導体部は、前記コア柱の前記突出部及び前記チャンネル膜に接触されたことを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記ドープ半導体部は、少なくとも前記導電膜のうちの前記コア柱の前記突出部に隣接した第１導電膜が配置された界面まで延びることを特徴とする請求項７に記載の半導体メモリ装置。
  10. 前記ドープ半導体部は、ソース膜を構成することを特徴とする請求項６に記載の半導体メモリ装置。
  11. 前記コア柱は、前記ドープ半導体部と前記チャンネル膜との間の界面よりも前記ゲート積層体が前記ドープ半導体部の前記第１領域に向ける方向に突出されたことを特徴とする請求項６に記載の半導体メモリ装置。
  12. 前記ドープ半導体部は、前記ゲート積層体を挟んで前記周辺回路から離隔されたことを特徴とする請求項６に記載の半導体メモリ装置。
  13. 前記ゲート積層体と前記周辺回路との間に配置された配線アレイを更に含むことを特徴とする請求項６に記載の半導体メモリ装置。
  14. 前記配線アレイは、前記チャンネル膜に接続されたビット線を含むことを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記配線アレイと前記周辺回路との間に配置された第１ボンディング金属と、
    前記周辺回路と前記第１ボンディング金属との間に配置され、前記第１ボンディング金属にボンディングされた第２ボンディング金属と、を含むことを特徴とする請求項１３に記載の半導体メモリ装置。
  16. 第１基板上にメモリセルアレイを形成する際に、前記メモリセルアレイが、垂直方向に交互に積層された層間絶縁膜及び導電膜を含むゲート積層体、前記ゲート積層体を貫通して前記第１基板の内部に延びるチャンネルホール、前記チャンネルホールの表面に沿って延びるメモリ膜、前記メモリ膜の表面に沿って延びるチャンネル膜、及び前記チャンネル膜上で前記チャンネルホールの中心領域に配置されたコア柱を含むように前記メモリセルアレイを形成するステップと、
    前記メモリ膜が露出するように前記第１基板を除去するステップと、
    前記チャンネル膜の一部が露出するように前記メモリ膜の一部を除去するステップと、
    前記コア柱と前記メモリ膜との間にリセス領域が定義されるように前記チャンネル膜の一部をエッチングするステップと、
    前記リセス領域を充填するドープ半導体部を形成するステップと、を含むことを特徴とする半導体メモリ装置の製造方法。
  17. 前記コア柱は、前記ゲート積層体が前記第１基板に向ける方向に前記ゲート積層体よりも突出された突出部を有することを特徴とする請求項１６に記載の半導体メモリ装置の製造方法。
  18. 前記リセス領域は、前記導電膜のうちの少なくとも前記コア柱の前記突出部に隣接した第１導電膜が配置された界面まで前記チャンネル膜が除去されることにより形成されることを特徴とする請求項１７に記載の半導体メモリ装置の製造方法。
  19. 前記ドープ半導体部は、前記コア柱の前記突出部及び前記チャンネル膜に接触されることを特徴とする請求項１７に記載の半導体メモリ装置の製造方法。
  20. 前記第１基板を除去する前に、
    前記メモリセルアレイ上に第１連結構造を形成するステップと、
    第２基板上に周辺回路を形成するステップと、
    前記周辺回路に連結された導電性の第２連結構造を前記第２基板上に形成するステップと、
    前記第１連結構造の第１ボンディング金属と前記第２連結構造の第２ボンディング金属とを互いに接着させるステップと、を更に含むことを特徴とする請求項１６に記載の半導体メモリ装置の製造方法。
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