KR101912689B1 - 3차원 반도체 장치 - Google Patents

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Abstract

3차원 반도체 장치가 제공된다. 3차원 반도체 장치는 기판 상에 교대로 그리고 반복적으로 적층된 제 1 절연막들 및 제 1 게이트 패턴들을 포함하는 제 1 구조체; 상기 제 1 구조체를 관통하여 상기 기판과 접촉하는 제 1 활성 패턴; 상기 제 1 구조체 상에 교대로 그리고 반복적으로 적층된 제 2 절연막들 및 제 2 게이트 패턴들을 포함하는 제 2 구조체; 및 상기 제 2 구조체를 관통하여 상기 제 1 활성 패턴과 접촉하는 제 2 활성 패턴을 포함하되, 상기 제 1 활성 패턴의 상부 폭은 상기 제 2 활성 패턴의 하부 폭보다 클 수 있다.

Description

3차원 반도체 장치{A 3-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 구체적으로 3차원 반도체 장치에 관한 것이다.
전자 기기의 기억량의 대용량화, 다기능화 및/또는 소형화 추세에 따라, 전자 기기에 사용되는 반도체 장치의 고집적도에 대한 요구가 증가하고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 반도체 장치의 고집적화를 위한 방법으로써 패턴의 미세화가 지속적으로 진행되어 왔다. 그러나 이러한 패턴의 미세화를 위해서는 초고가의 장비들이 필요하므로 반도체 장치의 제조 원가를 증가시킬 수 있다는 문제점이 있다. 또한, 초고가의 장비에 의해서도 반도체 제조 공정의 한계에 의해 원하는 만큼의 소형화된 패턴이 구현될 수 없다는 문제점이 있다.
이러한 문제점들을 극복하기 위해서 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 따라서 최근 개선된 신뢰성 및 전기적 특성을 구현할 수 있는 3차원 반도체 장치에 대한 연구가 증가하고 있다.
본 발명의 개념에 의한 실시 예들이 해결하고자 하는 일 기술적 과제는 신뢰성을 개선할 수 있는 3차원 반도체 장치의 형성 방법을 제공하는 것이다.
본 발명의 개념에 의한 실시 예들이 해결하고자 하는 다른 기술적 과제는 전기적 특성을 개선할 수 있는 3차원 반도체 장치의 형성 방법을 제공하는 것이다.
상술된 기술적 과제들을 해결하기 위한 실시 예들에 따른 3차원 반도체 장치는 기판 상에 교대로 그리고 반복적으로 적층된 제 1 절연막들 및 제 1 게이트 패턴들을 포함하는 제 1 구조체; 상기 제 1 구조체를 관통하여 상기 기판과 접촉하는 제 1 활성 패턴; 상기 제 1 구조체 상에 교대로 그리고 반복적으로 적층된 제 2 절연막들 및 제 2 게이트 패턴들을 포함하는 제 2 구조체; 및 상기 제 2 구조체를 관통하여 상기 제 1 활성 패턴과 접촉하는 제 2 활성 패턴을 포함하되, 상기 제 1 활성 패턴의 상부 폭은 상기 제 2 활성 패턴의 하부 폭보다 클 수 있다.
상술된 기술적 과제들을 해결하기 위한 실시 예들에 따른 3차원 반도체 장치는 기판 상에 수직적으로 적층된 복수 개의 제 1 게이트 패턴들을 포함하는 제 1 구조체; 상기 제 1 구조체 상에 수직적으로 적층된 복수 개의 제 2 게이트 패턴들을 포함하는 제 2 구조체; 및 상기 제 1 및 제 2 구조체들을 관통하여 상기 기판과 접촉하는 복수 개의 활성 패턴들로서, 상기 활성 패턴들 각각은 상기 제 1 구조체 내에 배치된 제 1 부분 및 상기 제 2 구조체 내에 배치된 제 2 부분을 포함하되, 상기 활성 패턴들 각각의 측벽은 상기 제 1 부분과 상기 제 2 부분 사이에 변곡점을 가질 수 있다.
본 발명의 개념에 의한 실시 예들에 의하면, 3차원 반도체 장치를 형성하기 위해서 복수의 막들을 증착하는 것 및 상기 막들을 관통하는 개구부를 형성하는 것을 여러 번 반복적으로 수행할 수 있다. 이때, 상기 각각의 개구부들의 측벽들에 스페이서를 형성하여 상기 개구부들의 측벽들에 의해 노출된 막들이 후속 공정에서 손상되는 것을 방지할 수 있다. 따라서 신뢰성이 개선되고, 전기적 특성이 향상된 3차원 반도체 장치를 구현할 수 있다.
도1 내지 도12는 본 발명의 개념에 의한 일 실시 예에 따른 3차원 반도체 장치 형성 방법을 설명하기 위한 공정 단면도들이다.
도13a 및 도13b는 본 발명의 개념에 의한 일 실시 예에 따라 형성된 3차원 반도체 장치를 설명하기 위한 사시도들이다.
도14는 본 발명의 개념에 의한 일 실시 예에 따라 형성된 3차원 반도체 장치에서 활성 패턴의 변형 예를 설명하기 위한 공정 단면도이다.
도15 내지 도28는 본 발명의 개념에 의한 다른 실시 예에 따른 3차원 반도체 장치 형성 방법을 설명하기 위한 공정 단면도들이다.
도29는 본 발명의 개념에 의한 다른 실시 예에 따라 형성된 3차원 반도체 장치에서 활성 패턴의 변형 예를 설명하기 위한 공정 단면도이다.
도30은 본 발명의 개념에 의한 실시 예들에 따라 형성된 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도31은 본 발명의 개념에 의한 실시 예들에 따라 형성된 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도32는 본 발명의 개념에 의한 실시 예들에 따라 형성된 3차원 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도1 내지 도12는 본 발명의 개념에 의한 일 실시 예에 따른 3차원 반도체 장치 형성 방법을 설명하기 위한 공정 단면도들이다.
도1을 참조하면, 기판(10)상에 제1 적층 구조체(100)가 형성된다. 상기 기판(10)은 반도체 물질로 형성될 수 있다. 예를 들면, 상기 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판 또는 게르마늄 기판일 수 있다. 상기 기판(10)은 도전 패턴(미도시)을 포함할 수 있다. 상기 도전 패턴(미도시)은 상기 기판(10)상에 배치되는 막 또는 패턴일 수 있다. 이와 달리 상기 도전 패턴(미도시)은 상기 기판(10) 내에 형성되는 도펀트 도핑 영역일 수 있다.
상기 제1 적층 구조체(100)는 제1 절연막들(111L,111,111U) 및 제1 희생막들(121,121L)이 교대로 그리고 반복적으로 적층되어 형성될 수 있다. 상기 제1 희생막들(121,121L)은 상기 제1 절연막들(111L,111,111U)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 제1 절연막들(111L,111,111U)이 실리콘 산화물로 형성되는 경우에, 상기 제1 희생막들(121,121L)의 각각은 실리콘 질화물, 실리콘 산화질화물, 실리콘 카바이드 및 실리콘 등에서 적어도 하나를 포함할 수 있다. 이와는 달리, 상기 제1 절연막들(111L,111,111U)이 실리콘 질화물로 형성되는 경우에, 상기 제1 희생막들(121,121L)의 각각은 실리콘 산화물, 실리콘 산화질화물, 실리콘 카바이드 및 실리콘 등에서 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 절연막들(111L,111,111U)은 다른 절연 물질로 형성될 수 있으며, 상기 제1 희생막들(121,121L)의 각각은 상기 제1 절연막들(111L,111,111U)과 다른 물질로 형성될 수 있다.
상기 제1 절연막들(111L,111,111U)은 서로 동일한 두께로 형성될 수 있다. 이와 달리, 상기 제1 절연막들(111L,111,111U) 중에서 최상부의 제1 절연막(111U)은 최상부 및 최하부 제1 절연막들(111L,111U)의 사이에 위치한 제1 절연막들(111) 및 최하부의 제1 절연막(111L)에 비하여 두껍게 형성될 수 있다. 이 경우에, 상기 최상부 및 최하부 제1 절연막들(111L,111U)의 사이에 위치한 제1 절연막들(111)은 각각 서로 동일한 두께로 형성될 수 있다. 또한, 상기 최하부의 제1 절연막(111L)은 상기 제1 절연막들(111)과 동일한 두께로 형성되거나, 더 얇은 두께로 형성될 수 있다.
상기 제1 희생막들(121,121L)은 서로 동일한 두께로 형성될 수 있다. 이와 달리, 상기 제1 희생막들(121,121L) 중에서 최하부의 제1 희생막(121L)은 상기 최하부의 제1 희생막(121L)의 상부에 위치하는 제1 희생막들(121)에 비하여 두껍게 형성될 수 있다. 이 경우에, 상기 최하부의 제1 희생막(121L)의 상부에 위치하는 제1 희생막들(121)은 서로 동일한 두께로 형성될 수 있다.
상기 제1 적층 구조체(100)를 패터닝하여 상기 제1 적층 구조체(100)를 관통하는 제1 관통 홀(130)을 형성할 수 있다. 상기 제1 적층 구조체(100) 내에 복수의 상기 제1 관통 홀들(130)이 형성될 수 있다. 상기 제1 관통 홀들(130)은 서로 옆으로 이격될 수 있다. 평면적 관점에서 상기 제1 관통 홀들(130)은 다양한 형태로 2차원적으로 배열될 수 있다. 상기 제1 관통 홀(130)은 상기 기판(10)의 상부 면의 일부를 노출하도록 형성될 수 있다. 상기 제1 관통 홀(130)은 도시된 것처럼 아래쪽으로 테이퍼진 모양(Tapered Shape)으로 형성될 수 있다. 상기 제1 관통 홀(130)은 그 상부에서보다 그 하부에서 더 좁은 폭을 갖도록 형성될 수 있다.
상기 각 제1 관통 홀(130)을 채우는 제1 활성 패턴(140)이 형성될 수 있다. 상기 제1 활성 패턴(140)은 상기 제1 관통 홀(130)을 주형으로 형성되므로, 상기 제1 활성 패턴(140)은 상기 제1 활성 패턴(140)의 하부 면이 상기 기판(10)과 접하고, 아래쪽으로 테이퍼진 모양(Tapered Shape)으로 형성될 수 있다. 상기 제1 활성 패턴(140)은 반도체 물질들 중에서 선택된 하나로 형성될 수 있다. 예를 들면,, 상기 제1 활성 패턴(140)은 실리콘으로 형성될 수 있으며, 그 결정 구조는 다결정, 단결정 및 비정질 구조들 중에서 하나일 수 있다. 상기 제1 활성 패턴(140)은 에피택시얼 기술, 원자층 증착 공정, 또는 화학 기상 증착 공정에 의해 형성될 수 있다.
도2를 참조하면, 상기 제1 적층 구조체(100)를 패터닝하여 제1 트렌치(105)를 형성할 수 있다. 상기 제1 트렌치(105)는 상기 제1 적층 구조체(100)를 패터닝하여 상기 제1 적층 구조체(100)의 일부분으로 형성된 제1 적층 패턴(102)을 정의할 수 있다. 상기 제1 적층 패턴(102)은 교대로 그리고 반복적으로 적층된 제1 절연 패턴들(110L,110,110U) 및 제1 희생 패턴들(120,120L)을 포함할 수 있다. 상기 제1 절연 패턴들(110L,110,110U)은 상기 제1 절연막들(111L,111,111U)의 일부분으로 형성될 수 있고, 제1 희생 패턴들(120,120L)은 상기 제1 희생막들(121,121L)의 일부분으로 형성될 수 있다. 상기 제1 적층 패턴(102) 내에 상기 제1 활성 패턴(140)이 배치될 수 있다. 다시 말해서, 상기 제1 트렌치(105) 및 제1 활성 패턴(140)은 서로 옆으로 이격될 수 있다. 상기 제1 트렌치(105)를 형성하는 것은 상기 제1 트렌치(105)의 위치를 정의하는 마스크 패턴을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 적층 구조체(100)를 식각하는 것을 포함할 수 있다. 상기 제1 적층 구조체(100)를 식각하는 것은 이방성 식각 공정에 의해 수행될 수 있다. 상기 제1 트렌치(105)는 도시된 것처럼 아래쪽은로 테이퍼진 모양(Tapered Shape)으로 형성될 수 있다.
상기 제1 트렌치(105)는 상기 제1 적층 구조체(100)를 관통하여 상기 기판(10)의 상부 면의 일부를 노출할 수 있다. 상기 제1 트렌치(105)의 양 측벽들은 서로 인접한 한쌍의 상기 제1 적층 패턴들(102)의 측벽들에 의해 정의되고, 상기 제1 절연 패턴들(110L,110,110U) 및 제1 희생 패턴들(120,120L)의 측벽들은 상기 제1 트렌치(105)에 의해 노출될 수 있다. 상기 제1 트렌치(105)의 하부면은 제1 트렌치(105)에 의해 노출된 상기 기판(10)의 상부 면의 일부에 의해 정의될 수 있다.
도3을 참조하면, 상기 제1 트렌치(105)의 측벽 상에 제1 스페이서(150)를 형성하고, 상기 제1 트렌치(105)를 채우는 희생 충전 패턴(155)을 형성할 수 있다. 상기 제1 스페이서는(150)는 상기 희생 충전 패턴(155)에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 또한, 상기 제1 스페이서(150)는 제1 절연 패턴들(110L,110,110U)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 희생 충전 패턴(155) 및 제1 절연 패턴들(110L,110,110U)이 실리콘 산화물로 형성되는 경우에, 상기 제1 스페이서(150)는 실리콘, 실리콘 질화물, 실리콘 산화질화물 및/또는 실리콘 카바이드 등으로 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 희생 충전 패턴(155) 및 제1 절연 패턴들(110L,110,110U)이 상술된 것과 다른 물질로 형성될 수 있으며, 상기 제1 스페이서(150)는 상기 희생 충전 패턴(155) 및 제1 절연 패턴들(110L,110,110U)과 다른 물질로 형성될 수 있다. 상기 제1 스페이서(150)는 상기 제1 희생 패턴들(120,120L)과 동일한 물질로 형성될 수도 있다.
일 실시 예에 따르면, 상기 제1 스페이서(150)는 상기 제1 희생 패턴들(120,120L)과도 식각 선택비를 가질 수 있다. 다시 말해서, 상기 제1 스페이서(150)는 상기 희생 충전 패턴(155), 상기 제1 절연 패턴들(110L,110,110U), 및 제1 희생 패턴들(120,120L)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 희생 충전 패턴(155) 및 상기 제1 절연 패턴들(110L,110,110U)이 실리콘 산화물로 형성될 수 있고, 상기 제1 희생 패턴들(120,120L)은 실리콘 질화물로 형성될 수 있으며, 상기 제1 스페이서(150)는 폴리 실리콘 등으로 형성될 수 있다.
상기 제1 스페이서(150)는 상기 제1 트렌치(105)의 양 측벽들을 덮도록 형성될 수 있다. 상기 희생 충전 패턴(155)은 상기 제1 스페이서(150)가 형성된 상기 제1 트렌치(105)의 내부를 채울 수 있다. 따라서 상기 희생 충전 패턴(155)의 측벽은 상기 제1 스페이서(150)와 접하고, 상기 희생 충전 패턴(155)의 하부면은 상기 제1 트렌치(105)에 의해서 노출된 상기 기판(10)의 상부 면과 접할 수 있다.
상기 희생 충전 패턴(155)을 형성하는 것은 상기 제1 적층 패턴(102) 및 상기 제1 트렌치(105) 내부에 희생 충전 막을 형성하는 것 및 상기 제1 적층 패턴(102) 상에 희생 충전 막을 제거하는 것을 포함할 수 있다. 상기 희생 충전 막을 형성하는 것은 화학 기상 증착 공정에 의해 형성될 수 있다. 상기 제1 적층 패턴(102) 상에 희생 충전 막을 제거하여 상기 희생 충전 패턴(155)를 형성하는 것은 에치백 공정 또는 화학적 기계적 연마 공정에 의해 수행될 수 있다.
상술한 방법에 따르면, 상기 제1 관통 홀(130) 및 상기 제1 활성 패턴(140)을 형성한 후에, 상기 제1 트렌치(105), 상기 제1 스페이서(150), 및 상기 희생 충전 패턴(155)을 형성할 수 있다. 이와는 달리, 일 실시 예에 따르면, 상기 제1 트렌치(105), 상기 제1 스페이서(150), 및 상기 희생 충전 패턴(155)을 형성한 후에, 상기 제1 관통 홀(130) 및 상기 제1 활성 패턴(140)을 형성할 수도 있다.
도4를 참조하면, 상기 희생 충전 패턴(155) 및 상기 제1 적층 패턴(102) 상에 제2 적층 구조체(200)를 형성할 수 있다. 상기 제2 적층 구조체(200)는 제2 절연막들(211,211U) 및 제2 희생막들(221,221U)을 교대로 그리고 반복적으로 적층하여 형성될 수 있다. 상기 제2 희생막들(221,221U)은 상기 제2 절연막들(211,211U)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 제2 절연막들(211,211U)이 실리콘 산화물로 형성되는 경우, 상기 제2 희생막들(221,221U)은 실리콘, 실리콘 질화물, 실리콘 카바이드 및/또는 실리콘 산화질화물 등으로 형성될 수 있다. 이와 다르게, 상기 제2 절연막들(211,211U)이 실리콘 질화물로 형성되는 경우, 상기 제2 희생막들(221,221U)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 산화질화물 등에서 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제2 절연막들(211,211U)은 다른 절연 물질로 형성될 수 있으며, 상기 제2 희생막들(221,221U)의 각각은 상기 제2 절연막들(211,211U)과 다른 물질로 형성될 수 있다. 상기 제2 절연막들(211,211U)은 상기 제1 절연막들(111L,111,111U)과 동일한 물질로 형성될 수 있고, 상기 제2 희생막들(221,221U)은 상기 제1 희생막들(121,121L)과 동일한 물질로 형성될 수 있다.
상기 제2 절연막들(211,211U)은 서로 동일한 두께로 형성될 수 있다. 이와 달리, 상기 제2 절연막들(211,211U) 중에서 최상부의 제2 절연막(211U)은 상기 최상부의 제2 절연막(211U)의 아래에 위치하는 제2 절연막들(211)에 비하여 두껍게 형성될 수 있다. 상기 최상부의 제2 절연막(211U)의 아래에 위치하는 상기 제2 절연막들(211)은 서로 동일한 두께로 형성될 수 있다.
상기 제2 희생막들(221,221U)은 서로 동일한 두께로 형성될 수 있다. 이와 달리, 상기 제2 희생막들(221,221U) 중에서 최상부의 제2 희생막(221U)은 상기 최상부의 제2 희생막(221U)의 아래에 위치하는 제2 희생막들(221)에 비하여 두껍게 형성될 수 있다. 상기 최상부의 제2 희생막(221U)의 아래에 위치하는 상기 제2 희생막들(221)은 서로 동일한 두께로 형성될 수 있다.
도5를 참조하면, 상기 제2 적층 구조체(200)를 관통하여 상기 각 제1 활성 패턴(140)의 상부 면을 노출하는 제2 관통 홀(230)을 형성할 수 있다. 상기 제2 관통 홀(230)은 도시된 것처럼 아래쪽으로 테이퍼진 모양(Tapered Shape)으로 형성될 수 있다. 상기 제2 관통 홀(230)은 다양한 형태로 2차원적으로 배열될 수 있다. 상기 제2 관통 홀(230)을 채우는 제2 활성 패턴(240)이 형성될 수 있다. 복수의 상기 제2 활성 패턴들(240)이 복수의 상기 제1 활성 패턴들(140) 상에 각각 접촉될 수 있다.
상기 제2 활성 패턴(240)은 반도체 물질들 중에서 선택된 하나로 형성될 수 있다. 예를 들면, 상기 제2 활성 패턴(240)은 실리콘으로 형성될 수 있으며, 그 결정 구조는 다결정, 단결정 및 비정질 구조들 중에서 하나일 수 있다. 상기 제2 활성 패턴(240)은 상기 제1 활성 패턴(140)과 동일한 물질일 수 있고, 동일한 결정 구조를 가질 수 있다. 상기 제2 활성 패턴(240)을 형성하는 것은 에피택시얼 기술, 원자층 증착 공정 또는 화학 기상 증착 공정에 의해 수행될 수 있다.
상기 제2 활성 패턴(240)을 형성한 후에, 상기 제2 적층 구조체(200) 상에 식각 방지막(320)을 형성하는 것을 더 포함할 수 있다. 상기 식각 방지막(320)은 상기 희생 충전 패턴(155)에 대해서 선택비를 갖는 물질일 수 있다. 예를 들면, 상기 희생 충전 패턴(155)이 실리콘 산화물로 형성되는 경우, 상기 식각 방지막(320)은 실리콘, 실리콘 산화질화물, 실리콘 카바이드 및 실리콘 질화물 등에서 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 희생 충전 패턴(155)은 상술된 것들과 다른 물질로 형성될 수 있으며, 상기 식각 방지막(320)은 상기 희생 충전 패턴(155)과 다른 물질로 형성될 수 있다. 상기 식각 방지막(320)은 상기 제1 스페이서(150)와 동일한 물질일 수 있다. 일 실시 예에 따르면, 상기 식각 방지막(320)은 생략될 수도 있다.
도6을 참조하면, 상기 식각 방지막(320) 및 상기 제2 적층 구조체(200)를 연속적으로 패터닝하여 제2 트렌치(205)를 형성할 수 있다. 상기 제2 트렌치(205)는 상기 제2 적층 구조체(200)의 일부분으로 형성된 제2 적층 패턴(202)을 정의할 수 있다. 상기 제2 적층 패턴(202)은 교대로 그리고 반복적으로 적층된 제2 절연 패턴들(210,210U) 및 제2 희생 패턴들(220,220U)을 포함할 수 있다. 상기 제2 절연 패턴들(210,210U)은 상기 제2 절연막들(211,211U)의 일부분으로 형성될 수 있고, 상기 제2 희생 패턴들(220,220U)은 상기 제2 희생막들(221,221U)의 일부분으로 형성될 수 있다.
상기 제2 트렌치(205)는 도시된 것처럼 아래쪽으로 테이퍼진 모양(Tapered Shape)으로 형성될 수 있다. 상기 제2 트렌치(205)는 상기 제1 트렌치(105)를 채우는 상기 희생 충전 패턴(155)을 노출시킬 수 있다. 상기 제2 트렌치(205)의 측벽은 상기 제2 적층 패턴(202)의 측벽에 해당할 수 있다.
도7을 참조하면, 상기 제2 트렌치(205)의 측벽 상에 제2 스페이서(250)를 형성할 수 있다. 상기 제2 스페이서(250)는 상기 희생 충전 패턴(155)에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 또한, 상기 제2 스페이서(250)는 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 희생 충전 패턴(155) 및 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)이 실리콘 산화물로 형성되는 경우, 상기 제2 스페이서(250)는 실리콘 산화질화물, 실리콘 카바이드, 실리콘, 및/또는 실리콘 질화물 등으로 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 희생 충전 패턴(155) 및 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)은 상술된 것과 다른 물질로 형성될 수 있으며, 상기 제2 스페이서(250)는 상기 희생 충전 패턴(155) 및 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)과 다른 물질로 형성될 수 있다. 상기 제2 스페이서(250)는 상기 제1 스페이서(150)와 동일한 물질로 형성될 수 있다. 또한, 상기 제2 스페이서(250)는 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)과 동일한 물질로 형성될 수 있다.
일 실시 예에 따르면, 상기 제2 스페이서(250)는 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)과도 식각 선택비를 가질 수 있다. 다시 말해서, 상기 제2 스페이서(250)는 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U), 상기 희생 충전 패턴(155) 및 제1 및 제2 희생 패턴들(120,120L,220,220U)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 희생 충전 패턴(155) 및 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)은 실리콘 산화물로 형성될 수 있으며, 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)은 실리콘 질화물로 형성될 수 있으며, 상기 제2 스페이서(250)는 폴리 실리콘 등으로 형성될 수 있다.
상기 제2 스페이서(250)는 상기 제2 적층 패턴(202)의 상부면 및 상기 제2 트렌치(205) 내부에 제2 스페이서막을 콘포말하게 형성하는 것 및 상기 제2 스페이서막을 상기 희생 충전 패턴(155)이 노출될 때까지 전면 이방성 식각하는 것에 의해 형성될 수 있다.
도8을 참조하면, 상기 노출된 희생 충전 패턴(155)를 제거할 수 있다. 이때, 상기 제1 및 제2 스페이서들(150,250)이 상기 희생 충전 패턴(155)에 대하여 식각 선택비를 가짐으로써, 상기 제1 및 제2 스페이서들(150,250)이 잔존 된다. 이에 따라, 상기 제1 및 제2 트렌치들(105,205)의 측벽들(즉, 상기 제1 및 제2 적층 패턴들(102,202)의 측면들)을 보호할 수 있다. 그 결과, 상기 제1 및 제2 적층 패턴들(102,202)의 형상을 그대로 유지할 수 있다. 상기 희생 충전 패턴(155)은 등방성 식각 공정(ex, 습식 식각, 건식 등방성 식각 등)으로 제거될 수 있다.
또한, 상기 식각 방지막(320)은 상기 희생 충전 패턴을 제거하는 공정에 의해서 상기 제2 적층 패턴(202)의 상기 최상부의 제2 절연 패턴(210U)이 손상되는 것을 방지할 수 있다.
도9를 참조하면, 상기 희생 충전 패턴(155)을 제거한 결과물에서 상기 제1 및 제2 스페이서들(150,250) 및 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)을 제거하여, 제1 및 제2 빈 영역들(125,125L,225,225U)를 형성할 수 있다. 상기 제1 빈 영역들(125,125L)은 상기 제1 트렌치(105)로부터 수평적으로 연장되어 상기 제1 활성 패턴(140)의 측벽을 노출할 수 있고, 제2 빈 영역들(225,225U)은 상기 제2 트렌치(205)로부터 수평적으로 연장되어 상기 제2 활성 패턴(240)의 측벽을 노출할 수 있다.
상기 식각 방지막(320)은 상기 제1 및 제2 스페이서들(150,250)을 제거하는 식각 공정에 의해서 제거될 수 있다.
상기 제1 및 제2 스페이서들(150,250)을 제거하는 것과 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)을 제거하는 것은 각각 다른 공정에 의해서 순차적으로 수행될 수 있다. 이와 달리, 상기 제1 및 제2 스페이서들(150,250)를 제거하는 것과 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)을 제거하는 것은 하나의 식각 공정에 의해서 수행될 수 있다.
상기 제1 및 제2 스페이서들(150,250) 및 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)은 등방성 식각 공정에 의하여 제거될 수 있다. 예를 들면, 상기 제1 및 제2 스페이서들(150,250)과 제1 및 제2 희생 패턴들(120,120L,220,220U)은 실리콘 질화물이고, 제1 절연 패턴들(110L,110,110U) 및 상기 제2 절연 패턴들(210,210U)이 실리콘 산화물인 경우, 상기 등방성 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 제1 및 제2 스페이서들(150,250)과 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)이 제거될 때, 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)이 잔존될 수 있다.
도10을 참조하면, 상기 제1 및 제2 빈 영역들(125,125L,225,225U)의 내면에 정보 저장막(260)을 형성하고, 상기 제1 및 제2 빈 영역들(125,125L,225,225U)의 내부와 상기 제1 및 제2 트렌치들(105,205)의 내부를 채우는 도전막(270)을 형성할 수 있다. 상기 정보 저장막(260)은 우수한 단차 도포성을 제공할 수 있는 증착 기술을 사용하여 형성될 수 있다. 예를 들면, 상기 정보 저장막(260)은 화학 기상 증착 공정 또는 원자층 증착 공정에 의해서 형성될 수 있다. 상기 정보 저장막(260)은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있다. 상기 전하저장막은 전하를 축적할 수 있는 깊은 준위의 트랩들을 갖는 유전막을 포함할 수 있다. 예를 들면, 상기 전하저장막은 질화물 및/또는 절연성 금속 산화물(ex, 알루미늄 산화물 및/또는 하프늄 산화물등)등을 포함할 수 있다. 상기 터널 유전막은 열산화물을 포함할 수 있다. 상기 터널 유전막은 단일층 또는 다층으로 형성될 수 있다. 예를 들어, 상기 터널 유전막은 실리콘 산화물, 실리콘 산화질화물 및/또는 실리콘 질화물 등으로 형성될 수 있다. 상기 블로킹 유전막은 단일층 또는 다층으로 형성될 수 있다. 예를 들면, 상기 블로킹 유전막은 실리콘 산화물 및 고유전물 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전물은 상기 터널 유전막에 비하여 높은 유전 상수를 갖는 유전 물질을 의미한다. 예를 들면, 상기 고유전물은 알루미늄 산화물 또는 하프늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수 있다.
상기 도전막(270)은 상기 정보 저장막(260)에 의해 덮인 상기 제1 및 제2 빈 영역들(125,125L,225,225U)과 상기 제1 및 제2 트렌치들(105,205)을 채우도록 형성될 수 있다. 상기 도전막(270)은 도핑된 실리콘, 텅스텐, 도전성 금속 질화물들 및 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
도11을 참조하면, 상기 제1 및 제2 빈 영역들(125,125L,225,225U) 외부의 도전막(270)을 제거하여, 상기 제1 및 제2 빈 영역들(125,125L,225,225U) 내에 각각 배치된 제1 및 제2 게이트 패턴들(175,175L,275,275U)을 형성할 수 있다. 상기 제1 게이트 패턴들(175,175L)이 상기 제1 빈 영역들(125,125L) 내에 각각 형성되고, 상기 제2 게이트 패턴들(275,275U)이 상기 제2 빈 영역들(225,225U) 내에 각각 형성될 수 있다. 상기 제1 및 제2 게이트 패턴들(175,175L,275,275U)의 측벽들은 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U) 보다 옆으로 리세스 될 수 있다. 상기 제1 및 제2 빈 영역들(125,125L,225,225U) 외부의 도전막(270)은 평탄화 공정, 등방성 식각 공정 및 이방성 식각 공정 중에서 선택된 하나 또는 복수의 공정들에 의해 제거될 수 있다.
상기 제1 절연 패턴들(110L,110,110U) 및 상기 제1 게이트 패턴들(175,175L)이 교대로 그리고 반복적으로 적층되어 제1 게이트 구조물(100G)을 형성할 수 있다. 상기 제1 게이트 구조물(100G)내에 상기 제1 활성 패턴(140)은 상기 제1 게이트 구조물(100G)을 관통하여 상기 기판(10)과 접할 수 있다. 또한, 상기 제1 게이트 구조물(100G) 상에 상기 제2 절연 패턴들(210,210U) 및 상기 제2 게이트 패턴들(275,275U)이 교대로 그리고 반복적으로 적층되어 상기 제2 게이트 구조물(200G)을 형성할 수 있다. 상기 제2 게이트 구조물(200G) 내에 제2 활성 패턴(240)은 상기 제2 게이트 구조물(200G)을 관통하고, 상기 각 제1 활성 패턴(140)과 접할 수 있다.
도12를 참조하면, 상기 제1 및 제2 트렌치들(105,205) 내에 소자 분리 패턴(280)을 형성할 수 있다. 상기 소자 분리 패턴(280)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 게이트 패턴들(175,175L,275,275U)의 측벽들이 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)의 측벽들보다 옆으로 리세스 되는 경우에 상기 소자 분리 패턴(280)은 상기 제1 및 제2 빈 영역들(125,125L,225,225U)의 비어 있는 부분들을 채울 수 있다.
상술된 3차원 반도체 소자의 형성 방법에 따르면, 상기 희생 충전 패턴(155)을 제거할 때, 상기 제1 및 제2 스페이서들(150,250)에 의하여 상기 제1 및 제2 트렌치들(105,205)에 노출된 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)의 측벽들이 보호된다. 이에 따라, 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)의 형태들을 유지할 수 있다. 그 결과, 상기 제1 및 제2 빈 영역들(125,125L,225,225U)을 주형으로 사용하여 형성되는 제1 및 제2 게이트 패턴들(175,175L,275,275U)의 형태를 재현성 있게 구현할 수 있다. 이로써 높은 신뢰성을 갖고 우수한 전기적 특성을 갖는 3차원 반도체 소자를 구현할 수 있다.
상기 제2 활성 패턴(240)의 윗부분(upper portion) 내에 드레인 영역을 형성할 수 있으며, 상기 드레인 영역과 전기적으로 접속된 비트 라인(도13a의 BL)을 형성할 수 있다. 이로써, 도13a에 도시된 3차원 반도체 소자를 구현할 수 있다.
다음으로, 본 발명의 일 실시 예에 따라 형성된 3차원 반도체 소자를 도면을 참조하여 설명한다. 도13a는 본 발명의 일 실시 예에 따른 3차원 반도체 소자를 나타내는 사시도이고, 도13b는 본 발명의 일 실시 예에 따른 3차원 반도체 소자의 변형 예를 나타내는 사시도이다.
적층된 상기 제1 및 제2 게이트 구조물들(100G,200G)을 게이트 구조물 그룹이라 정의하고, 적층된 상기 제1 및 제2 활성 패턴들(140,240)을 스트링 활성 패턴이라 정의한다. 도13a에 개시된 바와 같이, 상기 각 게이트 구조물 그룹 내에 복수의 스트링 활성 패턴들이 배치될 수 있다. 상기 각 게이트 구조물 그룹 내 스트링 활성 패턴들은 상기 기판(10)에 평행한 제1 방향을 따라 배열되어, 하나의 열을 이룰 수 있다.
이와 달리, 도13b에 개시된 바와 같이, 상기 각 게이트 구조물 그룹 내의 복수의 스트링 활성 패턴들은 한 쌍의 열들을 이룰 수 있다. 상기 한 쌍의 열들은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 서로 이격될 수 있다. 상기 한 쌍의 열들 중에서 제1 열에 포함된 스트링 활성 패턴들은 제2 열에 포함된 스트링 활성 패턴들과 상기 제2 방향으로 완전히 중첩되지 않을 수 있다. 예를 들어, 한 쌍의 열들 내에 포함된 스트링 활성 패턴들은 상기 제1 방향으로 지그재그(zigzag) 형태로 배열될 수 있다.
도13a 및 도13b를 참조하면, 상기 제1 및 제2 게이트 구조물들(100G,200G)은 상기 제1 방향으로 연장될 수 있다. 상기 제2 게이트 구조물(200G) 상에 상기 제2 활성 패턴(240)과 전기적으로 연결되는 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향으로 연장될 수 있다. 상기 제2 활성 패턴(240)과 상기 비트 라인들(BL) 사이에 비트 라인 콘택들(BC)이 배치될 수 있다. 상기 비트 라인 콘택들(BC)은 상기 제2 활성 패턴(240) 및 상기 비트 라인들(BL)과 접할 수 있다. 상기 제1 방향은 도면에서 y축 방향에 해당하고, 상기 제2 방향은 도면에서 x축 방향에 해당할 수 있다.
도14는 본 발명의 개념에 의한 일 실시 예에 따라 형성된 3차원 반도체 장치에서 활성 패턴의 변형 예를 설명하기 위한 공정 단면도이다.
도14를 참조하면, 상기 제1 관통 홀(130)의 내면에 콘포말하게 형성된 제1 활성 패턴(143)이 배치되고, 상기 제2 관통 홀(230)의 내면에 콘포말하게 형성된 제2 활성 패턴(243)이 제2 관통 홀(230) 내에 배치될 수 있다. 이에 따라, 상기 제1 및 제2 활성 패턴들(143,243)은 각각 U자형의 단면을 갖도록 형성될 수 있다. 상기 제1 및 제2 활성 패턴들(143,243)은 반도체 물질들 중에서 선택된 하나로 형성될 수 있다. 예를 들면, 상기 제1 및 제2 활성 패턴들(143,243)은 실리콘으로 형성될 수 있으며, 그 결정 구조는 다결정 구조일 수 있다.
상기 제1 활성 패턴(143)이 형성된 상기 제1 관통 홀(130) 내에 상기 제1 관통 홀(130)을 채우는 제1 매립 패턴(143f)이 배치되고, 상기 제2 활성 패턴(243)이 형성된 상기 제2 관통 홀(230) 내에 상기 제2 관통 홀(230)을 채우는 제2 매립 패턴(243f)이 배치될 수 있다. 상기 제1 및 제2 매립 패턴들(143,243)은 절연 물질로 형성될 수 있다. 예를 들면, 상기 제1 및 제2 매립 패턴들(143f,243f)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 등에서 적어도 하나를 포함할 수 있다. 하지만 본 발명은 여기에 한정되지 않는다. 상기 제1 및 제2 매립 패턴들(143f,243f)은 상술된 것들과 다른 절연 물질로 형성될 수 있다.
상기 제1 활성 패턴(143) 및 상기 제1 매립 패턴(143f)과 상기 제2 활성 패턴(243) 사이에 제1 패드(143p)가 배치되고, 상기 제2 활성 패턴(243)의 상부면 및 상기 제2 매립 패턴(243f) 상에 제2 패드(243p)가 배치될 수 있다. 상기 제1 및 제2 패드들(143p,243p)는 도전성 물질로 형성될 수 있다.
(제2 실시예)
본 실시 예에서 상실된 제1 실시 예와 동일한 구성들은 동일한 참조부호를 사용하며, 설명의 편의를 위해서 동일한 구성들의 설명은 생략한다.
도15 내지 도28는 본 발명의 개념에 의한 다른 실시 예에 따른 3차원 반도체 장치 형성 방법을 설명하기 위한 공정 단면도들이다.
도15를 참조하면, 기판(10)상에 제1 적층 구조체(100)가 형성된다. 상기 기판(10)은 반도체 물질로 형성될 수 있다. 예를 들면, 상기 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판 또는 게르마늄 기판일 수 있다. 상기 기판(10)은 제1 실시 예에서와 동일하게 도전 패턴(미도시)을 포함할 수 있다. 상기 제1 적층 구조체(100)는 제1 실시 예에서 도1을 참조하여서 설명한 것과 동일하게 제1 절연막들(111L,111,111U) 및 제1 희생막들(121,121L)이 교대로 그리고 반복적으로 적층되어 형성될 수 있다.
상기 제1 적층 구조체(100) 내에 상기 제1 적층 구조체(100)를 관통하는 제1 관통 홀(130)을 형성할 수 있다. 상기 제1 관통 홀(130)을 형성하는 것은 상기 제1 적층 구조체(100) 상에 상기 제1 관통 홀(130)의 위치를 정의하는 마스크 패턴을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 적층 구조체(100)를 식각하는 것을 포함할 수 있다. 상기 제1 적층 구조체(100)를 식각하는 것은 이방성 식각 공정에 의해 수행될 수 있다.
상기 제1 관통 홀(130)은 도시된 것처럼 아래쪽으로 테이퍼진 모양(Tapered Shape)으로 형성될 수 있다. 상기 제1 관통 홀(130)의 측벽은 상기 제1 관통 홀(130)에 의해 노출되는 상기 제1 절연막들(111L,111,111U) 및 제1 희생막들(121,121L)의 측면들에 의해서 정의될 수 있고, 상기 제1 관통 홀(130)의 하부면은 상기 제1 관통 홀(130)에 의해 노출되는 상기 기판(10)의 상부면의 일부에 의해서 정의될 수 있다. 상기 제1 적층 구조체(100) 내에 복수의 상기 제1 관통 홀들(130)이 형성될 수 있다. 상기 제1 관통 홀들(130)은 서로 옆으로 이격될 수 있다. 평면적 관점에서 상기 제1 관통 홀들(130)은 다양한 형태로 2차원적으로 배열될 수 있다.
도16을 참조하면, 상기 각 제1 관통 홀(130)의 측벽 상에 제1 홀 스페이서(133)를 형성하고, 상기 제1 홀 스페이서(133)가 형성된 상기 각 제1 관통 홀(130)의 내부를 채우는 홀 충전 패턴(135)을 형성할 수 있다. 상기 제1 홀 스페이서(133)는 상기 홀 충전 패턴(135)에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 또한, 상기 제1 홀 스페이서(133)는 상기 제1 절연막들(111L,111,111U) 및 상기 제1 희생막들(121,121L)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 홀 충전 패턴(135) 및 상기 제1 절연막들(111L,111,111U)이 실리콘 산화물이고, 상기 제1 희생막들(121,121L)은 실리콘 질화물으로 형성되는 경우, 상기 제1 홀 스페이서(133)는 실리콘, 실리콘 카바이드 및/또는 실리콘 산화질화물 등으로 형성될 수 있다. 하지만 본 발명은 여기에 한정되지 않는다. 상기 홀 충전 패턴(135), 상기 제1 절연막들(111L,111,111U) 및 상기 제1 희생막들(121,121L)은 상술된 것과 다른 물질로 형성될 수 있으며, 상기 제1 홀 스페이서(133)는 상기 홀 충전 패턴(135), 상기 제1 절연막들(111L,111,111U) 및 상기 제1 희생막들(121,121L)과 다른 물질로 형성될 수 있다.
상기 홀 충전 패턴(135)을 형성하는 것은 상기 제1 적층 구조체(100) 및 상기 제1 관통 홀(130) 내부에 홀 충전 막을 형성하는 것 및 상기 제1 적층 구조체(100) 상에 홀 충전 막을 제거하는 것을 포함할 수 있다. 상기 홀 충전 막을 형성하는 것은 화학 기상 증착 공정에 의해 형성될 수 있다. 상기 제1 적층 구조체(100) 상에 홀 충전 막을 제거하여 상기 홀 충전 패턴(135)를 형성하는 것은 에치백 공정 또는 화학적 기계적 연마 공정에 의해 수행될 수 있다.
도17을 참조하면, 상기 제1 적층 구조체(100)를 패터닝하여 제1 트렌치(105)를 형성할 수 있다. 상기 제1 트렌치(105)는 상기 제1 적층 구조체(100)를 패터닝하여 상기 제1 적층 구조체(100)의 일부분으로 형성된 제1 적층 패턴(102)을 정의할 수 있다. 상기 제1 적층 패턴(102)은 교대로 그리고 반복적으로 적층된 제1 절연 패턴들(110L,110,110U) 및 제1 희생 패턴들(120,120L)을 포함할 수 있다. 상기 제1 절연 패턴들(110L,110,110U)은 상기 제1 절연막들(111L,111,111U)의 일부분으로 형성될 수 있고, 상기 제1 희생 패턴들(120,120L)은 상기 제1 희생막들(121,121L)의 일부분으로 형성될 수 있다.
상기 제1 트렌치(105)는 제1 실시 예에서 도2를 참조하여 설명한 것과 동일한 방법에 의해 동일한 형태를 가지도록 형성될 수 있다.
도18을 참조하면, 상기 제1 트렌치(105)의 측벽 상에 제1 스페이서(150)를 형성하고, 상기 제1 트렌치(105)를 채우는 희생 충전 패턴(155)를 형성할 수 있다. 상기 제1 스페이서(150)는 제1 실시 예에서 도3을 참조하여 설명한 것과 동일하게 형성될 수 있다. 상기 제1 스페이서(150)는 상기 희생 충전 패턴(155)에 대해서 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 또한, 상기 제1 스페이서(150)는 상기 제1 절연 패턴들(110L,110,110U)과 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 희생 충전 패턴(155) 및 상기 제1 절연 패턴들(110L,110,110U)이 실리콘 산화물로 형성되는 경우에, 상기 제1 스페이서(150)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 및 /또는 실리콘 카바이드 등으로 형성될 수 있다. 하지만 본 발명은 여기에 한정되지 않는다. 희생 충전 패턴(155) 및 상기 제1 절연 패턴들(110L,110,110U)은 상술된 것과 다른 물질로 형성될 수 있으며, 상기 제1 스페이서(150)는 희생 충전 패턴(155) 및 상기 제1 절연 패턴들(110L,110,110U)과 다른 물질로 형성될 수 있다. 상기 제1 스페이서(150)는 상기 제1 희생 패턴들(120L,120)과 동일한 물질로 형성될 수 있다.
상기 희생 충전 패턴(155)은 제1 실시 예에서 도3을 참조하여 설명한 것과 동일한 방법으로 형성될 수 있다.
상술한 것과 달리, 상기 제1 트렌치(105) 및 상기 제1 관통 홀(130)은 동시에 형성될 수 있다. 상기 제1 트렌치(105) 및 상기 제1 관통 홀(130)은 상기 제1 트렌치(105) 및 상기 제1 관통 홀(130)의 위치를 정의하는 마스크 패턴을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 적층 구조체(100)를 식각하는 것에 의해 형성될 수 있다. 상기 제1 트렌치(105) 및 상기 제1 관통 홀(130)은 이방성 식각 공정에 의해 형성될 수 있다.
이 경우에, 상기 제1 홀 스페이서(133) 및 상기 제1 스페이서(150)도 동일한 공정들에 의해서 같이 형성될 수 있고, 상기 홀 충전 패턴(135) 및 상기 희생 충전 패턴(155)도 동일한 공정들에 의해서 동시에 형성될 수 있다. 이 경우, 상기 제1 홀 스페이서(133) 및 상기 제1 스페이서(150)은 상기 홀 충전 패턴(135), 상기 희생 충전 패턴(155), 상기 제1 절연 패턴들(110L,110,110U) 및 상기 제1 희생 패턴들(120,120L)에 대해서 각각 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 홀 충전 패턴(135), 상기 희생 충전 패턴(155) 및 제1 절연 패턴들(110L,110,110U)의 각각은 실리콘 산화물으로 형성되고, 상기 제1 희생 패턴들(120,120L)은 실리콘 질화물으로 형성되는 경우, 상기 제1 홀 스페이서(133) 및 상기 제1 스페이서(150)는 실리콘, 실리콘 카바이드 및/또는 실리콘 산화질화물 등으로 형성될 수 있다. 하지만 본 발명은 여기에 한정되지 않는다. 상기 홀 충전 패턴(135), 상기 희생 충전 패턴(155), 제1 절연 패턴들(110L,110,110U) 및 상기 제1 희생 패턴들(120,120L)의 각각은 상술된 것과 다른 물질로 형성될 수 있으며, 상기 제1 홀 스페이서(133) 및 상기 제1 스페이서(150)는 상기 홀 충전 패턴(135), 상기 희생 충전 패턴(155), 제1 절연 패턴들(110L,110,110U) 및 상기 제1 희생 패턴들(120,1210L)과 다른 물질로 형성될 수 있다.
상기 홀 충전 패턴(135) 및 상기 희생 충전 패턴(155)을 형성하는 것은 상기 제1 관통홀(130) 및 상기 제1 트렌치(105)를 채우는 충전막을 상기 기판(10) 전면 상에 형성하는 것 및 상기 제1 적층 패턴(102)상에 충전막을 제거하여 상기 홀 충전 패턴(135)과 상기 희생 충전 패턴(155)을 형성하는 것을 포함할 수 있다.
도19를 참조하면, 상기 희생 충전 패턴(155) 및 상기 제1 적층 패턴(102) 상에 제2 적층 구조체(200)를 형성할 수 있다. 상기 제2 적층 구조체(200)는 제2 절연막들(211,211U)과 제2 희생막들(221,221U)이 교대로 그리고 반복적으로 적층되어 형성될 수 있다. 상기 제2 희생막들(221,221U)은 상기 제2 절연막들(211,211U)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 제2 절연막들(211,211U)이 실리콘 산화물로 형성되는 경우, 상기 제2 희생막들(221,221U)은 실리콘, 실리콘 질화물, 실리콘 카바이드 및/또는 실리콘 산화질화물 등으로 형성될 수 있다. 이와 다르게, 상기 제2 절연막들(211,211U)이 실리콘 질화물로 형성되는 경우, 상기 제2 희생막들(221,221U)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 산화질화물 등에서 적어도 하나를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제2 절연막들(211,211U)은 다른 절연 물질로 형성될 수 있으며, 상기 제2 희생막들(221,221U)의 각각은 상기 제2 절연막들(211,211U)과 다른 물질로 형성될 수 있다. 상기 제2 절연막들(211,211U)은 상기 제1 절연막들(111L,111,111U)과 동일한 물질로 형성될 수 있고, 상기 제2 희생막들(221,221U)은 상기 제1 희생막들(121,121L)과 동일한 물질로 형성될 수 있다.
상기 제2 적층 구조체(200) 상에 제1 식각 방지막(310)을 형성하는 것을 더 포함할 수 있다. 상기 제1 식각 방지막(310)은 상기 홀 충전 패턴(135)에 대해서 식각 선택비를 갖는 물질일 수 있다. 예를 들면, 상기 홀 충전 패턴(135)이 실리콘 산화물로 형성되는 경우, 상기 제1 식각 방지막(310)은 실리콘 카바이드, 실리콘 질화물 및 실리콘 산화질화물 등에서 적어도 하나를 포함할 수 있다. 하지만 본 발명은 여기에 한정되지 않는다. 상기 홀 충전 패턴(135)은 상술한 것과 다른 물질로 형성될 수 있으며, 상기 제1 식각 방지막(310)은 상기 홀 충전 패턴(135)과 다른 물질로 형성될 수 있다. 상기 제1 식각 방지막(310)은 제1 홀 스페이서(133)와 동일한 물질일 수 있다. 일 실시 예에 따르면, 상기 제1 식각 방지막(310)은 생략될 수도 있다.
도20을 참조하면, 상기 제2 적층 구조체(200) 및 상기 제1 식각 방지막(310)을 관통하여 상기 각 홀 충전 패턴(135)의 상부 면을 노출하는 제2 관통 홀(230)을 형성할 수 있다. 상기 제2 관통 홀(230)의 측벽은 상기 제2 관통 홀(230)에 의해서 노출되는 상기 제2 절연막들(211,211U) 및 상기 제2 희생막들(221,221U)의 측면에 의해서 정의될 수 있다. 상기 제2 관통 홀(230)은 평면적 관점에서 다양한 형태로 2차원적으로 배열될 수 있다.
상기 제2 관통 홀(230)을 형성하는 것은 상기 제2 적층 구조체(200) 상에 상기 제2 관통 홀(230)의 위치를 정의하는 마스크 패턴을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제2 적층 구조체(200)를 식각하는 것을 포함할 수 있다. 상기 제2 적층 구조체(200)는 이방성 식각 공정에 의해 식각될 수 있다. 상기 제2 관통 홀(230)은 도시된 것처럼 아래쪽으로 테이퍼진 모양(Tapered Shape)으로 형성될 수 있다.
도21을 참조하면, 상기 제2 관통 홀(230)의 측벽 상에 제2 홀 스페이서(233)을 형성할 수 있다. 상기 제2 홀 스페이서(233)는 상기 홀 충전 패턴(135)에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 또한, 상기 제2 홀 스페이서(233)는 상기 제1 및 제2 절연막들(111L,111,111U,211,211U) 및 상기 제1 및 제2 희생막들(121,121L,221,221U)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 홀 충전 패턴(135)과 상기 제1 및 제2 절연막들(111L,111,111U,211,211U)은 실리콘 산화물로 형성되고, 상기 제1 및 제2 희생막들(121,121L,221,221U)은 실리콘 질화물로 형성되는 경우, 상기 제2 홀 스페이서(233)는 실리콘, 실리콘 카바이드 및/또는 실리콘 산화질화물 등으로 형성될 수 있다. 하지만 본 발명은 여기에 한정되지 않는다. 상기 홀 충전 패턴(135), 상기 제1 및 제2 절연막들(111L,111,111U,211,211U) 및 상기 제1 및 제2 희생막들(121,121L,221,221U)은 상술된 것과 다른 물질로 형성될 수 있으며, 상기 제2 홀 스페이서(233)는 상기 홀 충전 패턴(135), 상기 제1 및 제2 절연막들(111L,111,111U,211,211U) 및 상기 제1 및 제2 희생막들(121,121L,221,221U)과 다른 물질로 형성될 수 있다. 상기 제2 홀 스페이서(233)는 상기 제1 홀 스페이서(133)와 동일한 물질로 형성될 수 있다.
도22를 참조하면, 상기 제2 관통 홀(230)에 의해 노출된 상기 홀 충전 패턴(135)을 제거할 수 있다. 이때, 상기 제1 및 제2 홀 스페이서들(133,233)은 상기 홀 충전 패턴(135)에 대하여 식각선택비를 가짐으로써, 상기 제1 및 제2 홀 스페이서들(133,233)이 잔존 된다. 이에 따라, 상기 홀 충전 패턴(135)을 제거하는 공정을 수행하는 동안에 상기 제1 및 제2 홀 스페이서들(133,233)이 상기 제1 및 제2 관통 홀들(130,230)의 측벽들(즉, 상기 제1 및 제2 적층 구조체의 측벽들)을 보호한다. 그 결과, 상기 제1 및 제2 적층 구조체들(100,200)의 형상을 그대로 유지할 수 있다. 상기 홀 충전 패턴(135)은 등방성 식각 공정(ex, 습식 식각, 건식 등방성 식각 등)으로 제거될 수 있다. 또한, 상기 제1 식각 방지막(310)은 상기 홀 충전 패턴(135)을 제거하는 공정에 의해서 상기 제2 적층 구조체(200)의 최상부의 제2 절연막(211U)이 손상되는 것을 방지할 수 있다.
도23을 참조하면, 상기 제1 및 제2 홀 스페이서들(133,233) 및 제1 식각 방지막(310)이 등방성 식각 공정에 의하여 제거될 수 있다. 상기 제1 및 제2 홀 스페이서들(133,233) 및 제1 식각 방지막(310)이 제거될 때, 상기 제1 및 제2 절연막들(111L,111,111U,211,211U) 및 상기 제1 및 제2 희생막들(121,121L,221,221U)은 잔존될 수 있다.
상기 제1 및 제2 홀 스페이서들(133,233) 및 제1 식각 방지막(310)은 각각 다른 식각 공정에 의해서 순차적으로 순서에 관계없이 제거될 수 있다. 이와 달리, 상기 제1 및 제2 홀 스페이서들(133,233) 및 제1 식각 방지막(310)은 동일한 식각 공정에 의해서 제거될 수 있다.
도24을 참조하면, 제1 및 제2 관통 홀들(130,230) 내에 제1 및 제2 관통 홀들(130,230)의 내면을 콘포말하게 덮는 활성 패턴(245)이 형성될 수 있다. 상기 활성 패턴(245)은 제1 및 제2 관통 홀들(130,230)의 측벽들 및 상기 제1 관통 홀(130)에 의해 노출된 상기 기판(10)과 접하고, U자형의 단면을 갖도록 형성될 수 있다. 상기 활성 패턴(245)은 반도체 물질들 중에서 선택된 하나로 형성될 수 있다. 예를 들면, 상기 활성 패턴(245)은 실리콘으로 형성될 수 있으며, 그 결정 구조는 다결정일 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 활성 패턴(245)은 상술된 것과 다른 물질로 형성될 수 있으며, 다른 결정 구조를 가질 수 있다. 상기 활성 패턴(245)을 형성하는 것은 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 수행될 수 있다.
도25를 참조하면, 상기 활성 패턴(245)이 형성된 제1 및 제2 관통 홀들(130,230)의 내부를 채우는 매립 패턴(245f)을 형성할 수 있다. 상기 매립 패턴(245f)은 절연 물질로 형성될 수 있다. 예를 들면, 상기 매립 패턴(245f)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 매립 패턴(245f)을 형성하는 것은 상기 제1 및 제2 관통 홀들(130,230)을 채우는 매립막을 상기 제2 적층 구조체(200) 전면에 형성하는 것 및 상기 제2 적층 구조체(200) 상부 면에 매립막을 제거하는 것을 포함할 수 있다. 상기 제2 적층 구조체(200) 상부 면에 매립막은 에치백 공정 또는 화학적 기계적 연마 공정에 의해서 제거될 수 있다. 상기 제2 적층 구조체(200) 상에 매립막을 제거할 때, 상기 매립 패턴(245f)의 상부가 상기 제2 적층 구조체(200) 상부 면보다 아래로 리세스될 수 있다. 즉, 상기 매립 패턴(245f)의 상부 면의 레벨은 상기 제2 적층 구조체(200)의 상부면의 레벨보다 낮게 형성될 수 있다. 상기 매립 패턴(245f) 상에 상기 활성 패턴(245)과 접하는 패드(245p)를 형성할 수 있다. 상기 패드(245p)는 도전 물질로 형성될 수 있다.
도26을 참조하면, 상기 패드(245p)를 형성한 후에 상기 제2 적층 구조체(200) 상에 상기 제2 식각 방지막(320)을 형성하는 것을 더 포함할 수 있다. 상기 제2 식각 방지막(320)은 상기 희생 충전 패턴(155)에 대해서 선택비를 갖는 물질일 수 있다. 예를 들어, 상기 희생 충전 패턴(155)이 실리콘 산화물로 형성되는 경우, 상기 제2 식각 방지막(320)은 실리콘, 실리콘 산화 질화물, 실리콘 카바이드 및/또는 실리콘 질화물 등으로 형성될 수 있다. 하지만 본 발명은 이에 한정되지 않는다. 상기 희생 충전 패턴(155)은 상술된 것과 다른 물질로 형성될 수 있으며, 상기 제2 식각 방지막(320)은 상기 희생 충전 패턴(155)과 다른 물질로 형성될 수 있다. 상기 제2 식각 방지막(320)은 상기 제1 스페이서(150) 및/또는 상기 제2 스페이서(250)와 동일한 물질일 수 있다. 일 실시 예에 따르면, 상기 제2 식각 방지막(320)은 생략될 수 있다.
상기 제2 적층 구조체(200) 및 상기 제2 식각 정지막(320)을 연속적으로 패터팅하여 제2 트렌치(205)를 형성할 수 있다. 상기 제2 트렌치(205)는 상기 제2 적층 구조체(200)를 패터닝하여 상기 제2 적층 구조체(200)의 일부분으로 형성된 제2 적층 패턴(202)을 정의할 수 있다. 상기 제2적층 패턴(202)은 교대로 그리고 반복적으로 적층된 제2 절연 패턴들(210,210U) 및 제2 희생 패턴들(220,220U)을 포함할 수 있다. 상기 제2 절연 패턴들(210,210U)는 상기 제2 절연막들(211,211U)의 일부분으로 형성될 수 있고, 상기 제2 희생 패턴들(220,220U)은 상기 제2 희생막들(221,221U)의 일부분으로 형성될 수 있다. 상기 제2 트렌치(205)는 제1 실시 예에서 도6을 참조하여서 설명된 것과 동일한 방법으로 동일한 형태를 가지도록 형성될 수 있다.
상기 제2 트렌치(205)의 측벽 상에 제2 스페이서(250)를 형성할 수 있다. 상기 제2 스페이서(250)는 제1 실시 예에서 도7을 참조하여 설명된 것과 동일한 방법으로 동일한 형태를 가지도록 형성될 수 있다. 상기 제2 스페이서(250)는 상기 제1 절연 패턴들(110L,110,110U) 및 상기 제2 절연 패턴들(210,210U)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 제2 스페이서(250)는 상기 제1 스페이서(150)와 동일한 물질로 형성될 수 있다. 또한, 상기 제2 스페이서(250)는 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 희생 충전 패턴(155) 및 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)이 실리콘 산화물로 형성되는 경우, 상기 제2 스페이서(250)는 실리콘 산화 질화물, 실리콘 카바이드, 실리콘 및/또는 실리콘 질화물 등으로 형성될 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 희생 충전 패턴(155) 및 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)은 상술된 것과 다른 물질로 형성될 수 있으며, 상기 제2 스페이서(250)는 상기 상기 희생 충전 패턴(155) 및 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)과 다른 물질로 형성될 수 있다.
이와 달리, 상기 제2 스페이서(250)는 제1 및 제2 희생 패턴들(120,120L,220,220U)과 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)은 실리콘 질화물이고, 상기 희생 충전 패턴(155) 및 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)이 실리콘 산화물로 형성되는 경우, 상기 제2 스페이서(250)는 실리콘 산화 질화물, 실리콘 카바이드 및/또는 실리콘 등으로 형성될 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 제1 및 제2 희생 패턴들(120,120L,220,220U), 상기 희생 충전 패턴(155) 및 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)은 상술된 것과 다른 물질로 형성될 수 있으며, 상기 제2 스페이서(250)는 상기 제1 및 제2 희생 패턴들(120,120L,220,220U), 상기 희생 충전 패턴(155) 및 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)과 다른 물질로 형성될 수 있다. 상기 제2 스페이서(250)는 상기 제1 및 제2 홀 스페이서(133,233)과 동일한 물질로 형성될 수 있다.
도27을 참조하면, 상기 제2 트렌치(205)에 의해서 노출된 상기 희생 충전 패턴(155)을 제거할 수 있다. 이때, 상기 제1 및 제2 스페이서들(150,250)은 상기 희생 충전 패턴(155)에 대하여 식각 선택비를 가짐으로써, 상기 제1 및 제2 스페이서들(150,250)이 잔존된다. 이에 따라, 상기 희생 충전 패턴(155)을 제거하는 공정을 수행하는 동안에, 상기 제1 및 제2 스페이서들(150,250)이 상기 제1 및 제2 트렌치들(105,205)의 측벽들(즉, 상기 제1 및 제2 적층 패턴들(102,202)의 측벽들)을 보호한다. 그 결과, 상기 제1 및 제2 적층 패턴들(102,202)의 형상을 그대로 유지할 수 있다. 또한, 상기 제2 식각 방지막(320)은 상기 희생 충전 패턴(155)을 제거하는 공정에 의해서 상기 제2 적층 패턴(202)의 최상부의 제2 절연 패턴(210U)이 손상되는 것을 방지할 수 있다. 상기 희생 충전 패턴(155)은 등방성 식각 공정(ex, 습식 식각, 건식 등방성 식각 등)으로 제거될 수 있다.
상기 희생 충전 패턴(155)을 제거한 결과물에서 상기 제1 및 제2 스페이서들(150,250) 및 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)을 제거하여 제1 및 제2 빈 영역들(125,125L,225,225U)을 형성할 수 있다. 상기 제1 빈 영역들(125,125L)은 상기 제1 트렌치(105)로 부터 수평적으로 연장되어 상기 활성 패턴(245)의 측벽을 노출할 수 있고, 상기 제2 빈 영역들(225,225U)은 상기 제2 트렌치(205)로투터 수평적으로 연장되어 상기 활성 패턴(245)의 측벽을 노출할 수 있다. 상기 제2 식각 방지막(320)은 상기 제1 및 제2 스페이서들(150,250)을 제거하는 식각 공정에 의해서 제거될 수 있다.
상기 제1 및 제2 스페이서들(150,250) 및 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)을 제거하는 것은 각각 다른 공정에 의해서 순차적으로 수행될 수 있다. 이와 달리, 상기 제1 및 제2 스페이서들(150,250) 및 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)은 하나의 식각 공정에 의해서 제거될 수 있다.
상기 제1 및 제2 스페이서들(150,250) 및 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)을 제거하는 것은 제1 실시 예에서 도9를 참조하여서 설명한 것과 동일한 방법에 의해서 수행될 수 있다. 또한, 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)에 대해서 식각 선택비를 갖는 공정 조건을 이용함으로써, 상기 제1 및 제2 스페이서들(150,250) 및 상기 제1 및 제2 희생 패턴들(120,120L,220,220U)이 제거될 때, 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)이 잔존될 수 있다.
도28을 참조하면, 제1 실시 예에서 도10 및 도11을 참조하여 설명한 것과 동일한 방법으로, 상기 제1 및 제2 빈 영역들(125,125L,225,225U)의 내면에 정보 저장막(260) 및 제1 및 제2 게이트 패턴들(175,175L,275,275U)을 형성할 수 있다. 상기 정보 저장막(260)은 제1 실시 예에서 도10을 참조하여 설명한 것과 동일한 형태로 형성될 수 있다.
상기 제1 게이트 패턴들(175,175L)이 상기 제1 빈 영역들(125,125L) 내에 각각 형성되고, 상기 제2 게이트 패턴들(275,275U)이 상기 제2 빈 영역들(225,225U) 내에 각각 형성될 수 있다. 상기 제1 및 제2 게이트 패턴들(175,175L,275,275U)의 측벽들은 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)의 측벽보다 옆으로 리세스 될 수 있다. 상기 제1 및 제2 게이트 패턴들(175,175L,275,275U)은 도핑된 실리콘, 텅스텐, 도전성 금속 질화물들 및 금속 실리사이드들 중에서 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 트렌치들(105,205) 내에 상기 소자 분리 패턴(280)이 제1 실시 예에서 도11 및 도12를 참조하여 설명한 것과 동일한 방법으로 형성될 수 있다. 상기 제1 및 제2 게이트 패턴들(175,175L,275,275U)의 측벽들이 상기 제1 및 제2 절연 패턴들(110L,110,110U,210,210U)의 측벽들보다 옆으로 리세스되는 경우에, 상기 소자 분리 패턴(280)은 제1 및 제2 빈 영역들(125,125L,225,225U)의 비어 있는 부분들을 채울 수 있다.
도29는 본 발명의 개념에 의한 일 실시 예에 따라 형성된 3차원 반도체 장치에서 활성 패턴의 변형 예를 설명하기 위한 공정 단면도이다.
도29를 참조하면, 활성 패턴(247)은 상기 제1 및 제2 관통 홀들(130,230) 전체를 채우도록 형성될 수 있다. 따라서 상기 활성 패턴(247)의 상부 면의 레벨은 상기 제2 적층 패턴(202)의 상부 면의 레벨과 동일할 수 있다. 상기 활성 패턴(247)을 형성하는 것은 에피택시얼 기술, 원자층 증착 공정, 또는 화학 기상 증착 공정에 의해 수행될 수 있다. 상기 활성 패턴(247)은 반도체 물질들 중에서 선택된 하나로 형성될 수 있다. 예를 들면, 상기 활성 패턴(247)은 실리콘으로 형성될 수 있으며, 그 결정 구조는 다결정, 단결정 및 비정질 구조들 중에서 하나일 수 있다.
도30은 본 발명의 개념에 의한 실시 예들에 따라 형성된 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도30을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 및 제2 실시예들에 개시된 3차원 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도31은 본 발명의 개념에 의한 실시 예들에 따라 형성된 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도31을 참조하면, 본 발명의 일 실시 예들에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 제1 및 제2 실시 예들에 개시된 3차원 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 32은 본 발명의 개념에 의한 실시 예들에 따라 형성된 3차원 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 32을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한,본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 100: 제1 적층 구조체
105: 제1 트렌치 130: 제1 관통 홀
133: 제1 홀 스페이서 135: 홀 충전 패턴
150: 제1 스페이서 155: 희생 충전 패턴
200: 제2 적층 구조체 205: 제2 트렌치
230: 제2 관통 홀 233: 제2 홀 스페이서
250: 제2 스페이서

Claims (10)

  1. 반도체 기판 상에서 제 1 방향으로 연장되며 서로 이격되어 배치되는 제 1 구조체들로서, 상기 제 1 구조체들은 상기 반도체 기판 상에 교대로 그리고 반복적으로 적층된 제 1 절연막들 및 제 1 게이트 패턴들을 포함하는 것;
    상기 제 1 구조체들 상에서 상기 제 1 방향으로 연장되는 제 2 구조체들, 상기 제 2 구조체들은 상기 제 1 구조체 상에 교대로 그리고 반복적으로 적층된 제 2 절연막들 및 제 2 게이트 패턴들을 포함하는 것;
    상기 제 1 및 제 2 구조체들을 관통하는 수직 구조체들로서, 상기 수직 구조체들 각각은 상기 제 1 구조체를 관통하여 상기 반도체 기판과 접촉하는 제 1 활성 패턴 및 상기 제 2 구조체를 관통하여 상기 제 1 활성 패턴과 접촉하는 제 2 활성 패턴을 포함하는 것; 및
    상기 제 1 구조체들 사이와 상기 제 2 구조체들 사이에서 상기 반도체 기판과 접촉하며, 상기 제 1 방향으로 연장되는 분리 절연 패턴을 포함하되,
    상기 제 1 활성 패턴의 상부 폭은 상기 제 2 활성 패턴의 하부 폭보다 큰 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    상기 분리 절연 패턴은 상기 제 1 구조체들 사이에 배치된 제 1 부분 및 상기 제 2 구조체들 사이에 배치된 제 2 부분을 포함하되, 상기 분리 절연 패턴의 상기 제 1 부분의 상부 폭은 상기 제 2 부분의 하부 폭보다 큰 3차원 반도체 장치.
  3. 제 1 항에 있어서,
    상기 분리 절연 패턴은 상기 제 1 구조체들 사이에 배치된 제 1 부분 및 상기 제 2 구조체들 사이에 배치된 제 2 부분을 포함하되,
    상기 분리 절연 패턴의 상기 제 1 부분의 폭은 상기 반도체 기판으로부터 거리가 증가할수록 점차 증가하고, 상기 분리 절연 패턴의 상기 제 2 부분의 폭은 상기 반도체 기판으로부터 거리가 증가할수록 점차 증가하는 3차원 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 활성 패턴들 각각은 내부에 빈 공간을 정의하는 U자 형태를 갖되,
    상기 U자 형태의 상기 제 1 활성 패턴 내에 채워진 제 1 매립 절연 패턴; 및
    상기 U자 형태의 상기 제 2 활성 패턴 내에 채워진 제 2 매립 절연 패턴을 더 포함하는 3차원 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 활성 패턴과 상기 제 2 활성 패턴 사이에 배치된 도전성 패드를 포함하되,
    상기 제 1 매립 절연 패턴의 상면은 상기 도전성 패드와 접촉하는 3차원 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 활성 패턴과 상기 제 1 게이트 패턴들 사이, 그리고 상기 제 2 활성 패턴과 상기 제 2 게이트 패턴들 사이에 배치된 정보 저장막을 더 포함하는 3차원 반도체 장치.
  7. 반도체 기판 상에 교대로 그리고 반복적으로 적층된 제 1 절연막들 및 제 1 게이트 패턴들을 포함하며, 제 1 방향으로 연장되는 제 1 구조체들;
    상기 제 1 구조체들을 관통하여 상기 반도체 기판과 접촉하는 제 1 활성 패턴들;
    상기 제 1 구조체들 상에 교대로 그리고 반복적으로 적층된 제 2 절연막들 및 제 2 게이트 패턴들을 포함하며, 상기 제 1 방향으로 연장되는 제 2 구조체들;
    상기 제 2 구조체들을 관통하여 상기 제 1 활성 패턴들과 접촉하는 제 2 활성 패턴들; 및
    상기 제 1 구조체들 사이 및 제 2 구조체들 사이에서 상기 반도체 기판과 접촉하며, 상기 제 1 및 제 2 구조체들과 나란하게 상기 제 1 방향으로 연장되는 분리 절연 패턴을 포함하되,
    상기 제 1 구조체들 각각은 제 1 하부 폭 및 상기 제 1 하부 폭보다 작은 제 1 상부 폭을 갖고,
    상기 제 2 구조체들 각각은 제 2 하부 폭 및 상기 제 2 하부 폭보다 작은 제 2 상부 폭을 갖되,
    상기 제 2 하부 폭은 상기 제 1 상부 폭보다 큰 3차원 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 활성 패턴의 하부 폭은 상기 제 1 활성 패턴의 상부 폭보다 작고,
    상기 제 2 활성 패턴의 하부 폭은 상기 제 2 활성 패턴의 상부 폭보다 작되,
    상기 제 1 활성 패턴의 상기 상부 폭은 상기 제 2 활성 패턴의 상기 하부 폭보다 큰 3차원 반도체 장치.
  9. 제 7 항에 있어서,
    상기 분리 절연 패턴은 상기 제 1 구조체 내에 배치된 제 1 부분 및 상기 제 2 구조체 내에 배치된 제 2 부분을 포함하되,
    상기 분리 절연 패턴의 상기 제 1 부분의 상부 폭은 상기 제 2 부분의 하부 폭보다 크고,
    상기 분리 절연 패턴의 상기 제 1 부분은 상기 제 1 구조체들과 인접하며 경사진 제 1 측벽을 갖고,
    상기 분리 절연 패턴의 상기 제 2 부분은 상기 제 2 구조체들과 인접하며 경사진 제 2 측벽을 갖는 3차원 반도체 장치.
  10. 반도체 기판 상에 교대로 그리고 반복적으로 적층된 제 1 절연막들 및 제 1 게이트 패턴들을 포함하는 제 1 구조체;
    상기 제 1 구조체를 관통하여 상기 반도체 기판과 접촉하는 제 1 활성 패턴;
    상기 제 1 구조체 상에 교대로 그리고 반복적으로 적층된 제 2 절연막들 및 제 2 게이트 패턴들을 포함하는 제 2 구조체;
    상기 제 2 구조체를 관통하여 상기 제 1 활성 패턴과 접촉하는 제 2 활성 패턴; 및
    상기 제 1 활성 패턴과 상기 제 1 게이트 패턴들 사이, 그리고 상기 제 2 활성 패턴과 상기 제 2 게이트 패턴들 사이에 배치된 정보 저장막을 더 포함하되,
    상기 제 1 활성 패턴의 상부 폭은 상기 제 2 활성 패턴의 하부 폭보다 크고,
    상기 정보 저장막은 복수 개의 막들을 포함하며, 상기 복수 개의 막들 중 적어도 하나는 상기 제 1 및 제 2 게이트 패턴들의 상면 및 하면으로 연장되는 3차원 반도체 장치.
KR1020180074937A 2018-06-28 2018-06-28 3차원 반도체 장치 KR101912689B1 (ko)

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