KR102677082B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 개시된다. 반도체 장치는, 메모리 셀 영역과 연결 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 및 상기 연결 영역 상에 배치되는 복수의 게이트 전극; 상기 기판의 상기 메모리 셀 영역에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되는 복수의 채널 구조물; 상기 기판의 상기 연결 영역 상에서 상기 복수의 게이트 전극 각각으로부터 상기 기판의 상기 상면에 평행한 제1 방향을 따라 연장되며, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 계단 형태로 배치되는 복수의 패드층; 및 상기 복수의 패드층 중 상기 제2 방향을 따라 인접한 두 개의 패드층 사이에서 상기 제1 방향을 따라 일렬로 배치되고, 상기 제1 방향을 따라 패드 연결 영역을 사이에 두고 이격되어 배치되는 복수의 더미 라인을 포함하고, 상기 패드 연결 영역은 상기 제1 방향을 따라 연속적으로 배치되는 두 개의 패드층과 수직 오버랩된다.

Description

반도체 장치{Semiconductor devices}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로, 더욱 상세하게는, 수직 방향으로 연장하는 채널 구조물을 포함하는 반도체 장치에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다. 수직 트랜지스터 구조의 메모리 장치는 기판 상에서 수직 방향으로 연장되는 채널 구조물을 포함한다. 그러나 메모리 장치의 집적도가 높아짐에 따라 수직 방향으로 적층되는 게이트 전극층의 개수가 증가되고, 이에 따라 제조 공정의 난이도가 높아지는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 패드부 내의 보이드 형성을 방지하여 패드 콘택 불량을 방지할 수 있고, 이에 따라 집적도가 높더라도 우수한 전기적 특성을 갖는 갖는 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 메모리 셀 영역과 연결 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 및 상기 연결 영역 상에 배치되는 복수의 게이트 전극; 상기 기판의 상기 메모리 셀 영역에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되는 복수의 채널 구조물; 상기 기판의 상기 연결 영역 상에서 상기 복수의 게이트 전극 각각으로부터 상기 기판의 상기 상면에 평행한 제1 방향을 따라 연장되며, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 계단 형태로 배치되는 복수의 패드층; 및 상기 복수의 패드층 중 상기 제2 방향을 따라 인접한 두 개의 패드층 사이에서 상기 제1 방향을 따라 일렬로 배치되고, 상기 제1 방향을 따라 패드 연결 영역을 사이에 두고 이격되어 배치되는 복수의 더미 라인을 포함하고, 상기 패드 연결 영역은 상기 제1 방향을 따라 연속적으로 배치되는 두 개의 패드층과 수직 오버랩된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에서, 상기 기판의 상면에 수직한 수직 방향으로 이격되어 배치되는 복수의 게이트 전극; 상기 기판 상에서 상기 복수의 게이트 전극을 관통하고, 상기 수직 방향으로 연장되는 복수의 채널 구조물; 상기 복수의 게이트 전극 중 하나로부터 상기 기판의 상기 상면에 평행한 제1 방향을 따라 연장되는 제1 패드층; 상기 복수의 게이트 전극 중 다른 하나로부터 상기 제1 방향을 따라 연장되고, 상기 제1 방향을 따라 상기 제1 패드층에 인접하게 배치되는 제2 패드층; 상기 제1 패드층 상의 제1 패드 콘택; 상기 제2 패드층 상의 제2 패드 콘택; 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 상기 제1 패드층에 인접하게 배치되고, 상기 제1 방향으로 연장되는 제1 더미 라인; 및 상기 제1 더미 라인과 상기 제1 방향을 따라 이격되고 상기 제2 패드층에 인접하게 배치되는 제2 더미 라인을 포함하고, 상기 제1 더미 라인의 가장자리는 상기 제1 패드 콘택의 중심보다 상기 제2 패드 콘택을 향해 돌출하며, 상기 제2 더미 라인의 가장자리는 상기 제2 패드 콘택의 중심보다 상기 제1 패드 콘택을 향해 돌출한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에서, 상기 기판의 상면에 수직한 수직 방향으로 이격되어 배치되는 복수의 게이트 전극; 상기 기판 상에서 상기 복수의 게이트 전극을 관통하고, 상기 수직 방향으로 연장되는 복수의 채널 구조물; 상기 복수의 게이트 전극 중 하나로부터 상기 기판의 상기 상면에 평행한 제1 방향을 따라 연장되는 제1 패드층; 상기 복수의 게이트 전극 중 다른 하나로부터 상기 제1 방향을 따라 연장되고, 상기 제1 방향을 따라 상기 제1 패드층에 인접하게 배치되는 제2 패드층; 상기 제1 패드층 상의 제1 패드 콘택; 상기 제2 패드층 상의 제2 패드 콘택; 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 상기 제1 패드층에 인접하게 배치되고, 상기 제1 방향으로 연장되는 제1 더미 라인; 및 상기 제1 더미 라인과 상기 제1 방향을 따라 이격되고 상기 제2 패드층에 인접하게 배치되는 제2 더미 라인을 포함하고, 상기 제1 더미 라인의 가장자리는 상기 제1 패드 콘택의 중심보다 상기 제1 패드층의 에지부에 더 가깝고, 상기 제2 더미 라인의 가장자리는 상기 제2 패드 콘택의 중심보다 상기 제1 패드층의 에지부에 더 가깝다.
본 발명의 기술적 사상에 의한 반도체 장치는, 연결 영역에 형성되는 복수의 더미 라인과 복수의 더미 라인 각각 사이에 배치되는 패드 연결 영역을 포함할 수 있다. 패드 연결 영역은 게이트 전극이 스트레스에 의해 휘어지거나 리닝되는 현상을 방지하는 한편, 복수의 더미 라인을 통해 패드부를 금속 물질로 채우는 공정에서 패드부 내부로의 금속 물질의 공급 경로의 길이를 최소화할 수 있다. 패드부 내부의 보이드 형성이 방지되어 패드 콘택 불량을 방지할 수 있고, 이에 따라 집적도가 높더라도 우수한 전기적 특성을 갖는 갖는 반도체 장치를 제공하는 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2은 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이다.
도 3은 도 2의 A1 부분을 나타내는 사시도이다.
도 4는 도 2의 B1-B1' 선을 따른 단면도이다.
도 5는 도 2의 B2-B2' 선을 따른 단면도이다.
도 6은 도 2의 B3-B3' 선을 따른 단면도이다.
도 7은 도 2의 B4-B4' 선을 따른 단면도이다.
도 8은 도 2의 A2 부분을 나타내는 평면도이다.
도 9는 도 2의 A2 부분을 나타내는 사시도이다.
도 10a 내지 도 10d는 각각 예시적인 실시예들에 따른 반도체 장치에 포함되는 게이트 절연층의 다양한 구성을 설명하기 위한 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 12는 반도체 장치의 평면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 15a 내지 도 19b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형 낸드(VNAND) 플래시 메모리 소자의 등가 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 기판(도시 생략) 상에서 수직 방향(도 1의 Z 방향)으로 배열되는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 복수의 메모리 셀 스트링(MS) 각각은 서로 직렬로 연결되는 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있고, 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 연결되어 해당 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)의 소스 단자는 공통 소스 라인(CSL)과 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)과 연결될 수 있고, 스트링 선택 트랜지스터(SST)의 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있으며, 스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1, BL2, ..., BLm: BL)에 연결될 수 있다. 도 1에는 각각의 메모리 셀 스트링(MS)이 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 예시적으로 도시하였으나, 이와는 달리 각각의 메모리 셀 스트링(MS) 내에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나 또는 셋 이상의 복수 개로 형성될 수도 있다.
스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 복수의 비트 라인(BL)을 통해 인가되는 신호가 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 제공되어 데이터 쓰기 동작이 수행될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 단자에 접지 선택 라인(GSL)을 통해 신호가 인가되면, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 소거 동작이 수행될 수 있다.
도 2 내지 도 9는 예시적인 실시예들에 따른 반도체 장치(100)를 설명하기 위한 도면들이다.
도 2은 예시적인 실시예들에 따른 반도체 장치(100)의 대표적인 구성을 나타내는 평면도이다. 도 3은 도 2의 A1 부분을 나타내는 사시도이다. 도 4는 도 2의 B1-B1' 선을 따른 단면도이고, 도 5는 도 2의 B2-B2' 선을 따른 단면도이고, 도 6은 도 2의 B3-B3' 선을 따른 단면도이고 도 7은 도 2의 B4-B4' 선을 따른 단면도이다. 도 8은 도 2의 A2 부분을 나타내는 평면도이고, 도 9는 도 2의 A2 부분을 나타내는 사시도이다. 도 3 및 도 9에서, 도시 및 이해의 편의를 위하여 반도체 장치(100)의 일부 구성들만이 개략적으로 표시되었다.
도 2 내지 도 9를 참조하면, 기판(110)은 메모리 셀 영역(MEC), 연결 영역(CON), 및 주변회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(MEC) 상에는 메모리 셀 어레이(MCA)가 배치될 수 있고, 메모리 셀 어레이(MCA)는 도 1을 참조로 설명된 방식으로 구동하는 수직 채널 구조의 NAND 메모리 장치일 수 있다. 주변회로 영역(PERI) 상에는 메모리 셀 어레이(MCA)를 구동하기 위한 주변회로 트랜지스터(190)가 배치될 수 있고, 주변회로 트랜지스터(190)는 주변회로 활성 영역(190A)과, 주변회로 활성 영역(190A) 상에 배치되는 주변회로 게이트 전극(190G)을 포함할 수 있다. 연결 영역(CON)은 메모리 셀 영역(MEC)에 배치되는 메모리 셀 어레이(MCA)를 주변회로 트랜지스터(190)에 연결하기 위한 패드부(PAD)가 형성되는 영역일 수 있다.
기판(110)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 저머늄(Ge) 또는 실리콘-저머늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(110) 상에는 복수의 게이트 전극(120)이 기판(110)의 주면(110M)에 평행한 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장되며, 기판(110)의 주면(110M)에 수직한 수직 방향(Z 방향)을 따라 서로 이격되도록 배치될 수 있다.
예시적인 실시예들에서, 복수의 게이트 전극(120)은 메모리 셀 스트링(MS)(도 1 참조)을 구성하는 접지 선택 라인(GSL), 워드 라인(WL1, WL2, ?, WLn-1, WLn) 및 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 최하부의 게이트 전극(120a)은 접지 선택 라인(GSL)으로 기능하고, 최상부의 2개의 게이트 전극(120k, 120l)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 게이트 전극(120b ~ 120j)은 워드 라인(WL1, WL2, ?, WLn-1, WLn)으로 기능할 수 있다. 일부 실시예들에서, 상기 나머지 게이트 전극(120b~120j) 중 최상부의 게이트 전극(120j)은 더미 워드 라인으로 기능할 수도 있다. 이에 따라 접지 선택 트랜지스터(GST), 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, ?, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다.
기판(110)과 최하부 게이트 전극(120a) 사이, 및 복수의 게이트 전극(120) 각각의 사이에 절연층(130)이 배치될 수 있다. 또한 절연층(130)은 최상부의 게이트 전극(120l) 상에도 배치될 수 있다. 최상부의 절연층(130) 상에는 층간 절연막(176)이 배치될 수 있다.
도 2에 예시적으로 도시된 바와 같이, 기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)이 기판(110)의 주면(110M)과 평행한 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 한 쌍의 워드 라인 컷 영역(WLC) 사이에 배치되는 복수의 게이트 전극(120)이 제1 블록(BK1)을 구성하고, 다른 한 쌍의 워드 라인 컷 영역(WLC) 사이에 배치되는 복수의 게이트 전극(120)이 제2 블록(BK2)을 구성할 수 있다. 한 쌍의 워드 라인 컷 영역(WLC)은 복수의 게이트 전극(120)의 제2 수평 방향(Y 방향)을 따른 폭을 한정할 수 있다.
한 쌍의 워드 라인 컷 영역(WLC) 사이에는 중간 워드 라인 컷 영역(WLCA)이 제1 수평 방향(X 방향)을 따라 배치될 수 있다. 중간 워드 라인 컷 영역(WLCA)은 메모리 셀 영역(MEC)의 에지 부분, 즉 연결 영역(CON)과 인접한 메모리 셀 영역(MEC) 내의 일부분인 더미 셀 영역(DM)까지 연장될 수 있다. 중간 워드 라인 컷 영역(WLCA)에 의해 메모리 셀 영역(MEC)에서 복수의 게이트 전극(120)이 제1 부분(120S1)과 제2 부분(120S2)으로 분리될 수 있고, 더미 셀 영역(DM)에서 제1 부분(120S1)과 제2 부분(120S2)이 서로 연결될 수 있다.
기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)과 수직 오버랩되는 복수의 공통 소스 라인(140)이 제1 수평 방향(X 방향)을 따라 배치될 수 있다. 또한 기판(110) 상에는 중간 워드 라인 컷 영역(WLCA)과 수직 오버랩되는 복수의 중간 공통 소스 라인(140A)이 제1 수평 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 라인(140) 및 복수의 중간 공통 소스 라인(140A)의 양 측벽 상에는 절연 스페이서(142)가 배치될 수 있다. 예를 들어, 절연 스페이서(142)는 복수의 공통 소스 라인(140)과 복수의 게이트 전극(120) 사이에 및 복수의 중간 공통 소스 라인(140A)과 복수의 게이트 전극(120) 사이에 배치될 수 있다. 복수의 공통 소스 라인(140) 및 복수의 중간 공통 소스 라인(140A)은 기판(110)의 주면(110M)보다 낮은 레벨까지 연장될 수 있다.
공통 소스 라인(140) 아래의 기판(110) 내부에는 복수의 공통 소스 영역(144)이 제1 수평 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 영역(144)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(144)은 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 복수의 공통 소스 영역(144)은 복수의 워드 라인 컷 영역(WLC)과 오버랩되는 위치에 배치될 수 있다.
도 4에 도시된 바와 같이, 공통 소스 라인(140)은 복수의 게이트 전극(120)의 측면 상에 배치되며, 공통 소스 라인(140)의 상면이 최상부의 게이트 전극(120l)의 상면보다 높은 레벨에 위치할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 공통 소스 라인(140)의 상면은 최상부의 게이트 전극(120l)의 바닥면보다 낮은 레벨에 배치되거나, 최상부의 게이트 전극(120l)의 상면보다 낮은 임의의 레벨에 배치되도록 공통 소스 라인(140)의 높이가 적절히 선택될 수 있다.
도 2 및 도 4에 도시된 것과 같이, 복수의 채널 구조물(150)은 메모리 셀 영역(MEC)에서 기판(110)의 주면(110M)으로부터 복수의 게이트 전극(120)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(150)은 제1 수평 방향(X 방향), 제2 수평 방향(Y 방향) 및 제3 수평 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(150)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
복수의 채널 구조물(150)은 복수의 게이트 전극(120), 절연층(130) 및 층간 절연막(176)을 관통하는 채널홀(150H) 내에 배치될 수 있다. 채널홀(150H)의 내벽 상에 게이트 절연층(152)과 채널층(154)이 순차적으로 배치되고, 채널층(154) 상에서 채널홀(150H)의 잔류 공간을 채우는 매립 절연층(156)이 배치될 수 있다. 채널홀(150H)의 상측에는 채널층(154)과 접촉하며 채널홀(150H)의 입구를 막는 도전 플러그(158)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(156)이 생략되고, 채널층(154)이 채널홀(150H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
도 2 및 도 6에 도시된 것과 같이, 복수의 더미 채널 구조물(D150)은 더미 셀 영역(DM)과 연결 영역(CON)에서 복수의 게이트 전극(120), 절연층(130) 및 층간 절연막(176)을 관통하는 더미 채널홀(D150H) 내에 배치될 수 있다. 복수의 더미 채널 구조물(D150)은 복수의 채널 구조물(150)과 유사한 구조를 가질 수 있다. 연결 영역(CON)에 배치된 복수의 더미 채널 구조물(D150)의 일부는 층간 절연막(176)에 의해 둘러싸이는 측벽 부분의 높이가 층간 절연막(176)에 의해 둘러싸이는 채널 구조물(150)의 측벽 부분의 높이보다 더 클 수 있다. 더미 채널 구조물(D150)은 반도체 장치(100)의 제조 공정에서 반도체 장치(100)의 구조적 안정성을 확보하기 위하여 형성될 수 있다.
제1 및 제2 블록(BK1, BK2) 각각 내에서, 최상부 2개의 게이트 전극(120k, 120l)은 스트링 분리 절연층(160) 및 중간 공통 소스 라인(140A)에 의해 각각 평면적으로 네 개의 라인들로 분리될 수 있다, 이러한 네 개의 라인들은 제1 내지 제4 스트링 분리 영역들(SL1, SL2, SL3, SL4)로 지칭될 수 있다. 예를 들어, 워드 라인 컷 영역(WLC)과 중간 워드 라인 컷 영역(WLCA) 사이에서 스트링 선택 라인 컷 영역(SLC)이 제1 수평 방향(X 방향)으로 연장될 수 있고, 스트링 선택 라인 컷 영역(SLC) 내에 스트링 분리 절연층(160)이 배치될 수 있다.
연결 영역(CON)에서 복수의 게이트 전극(120)이 연장되어 패드부(PAD)를 구성할 수 있다. 연결 영역(CON)에서 복수의 게이트 전극(120)은 기판(110)의 주면(110M)으로부터 멀어짐에 따라 제1 수평 방향(X 방향)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 또한 도 3에 도시된 것과 같이 순서대로 적층된 네 개의 게이트 전극(120f, 120g, 120h, 120i)은 제1 수평 방향(X 방향)을 따라 동일한 길이를 가지며, 네 개의 게이트 전극(120f, 120g, 120h, 120i)의 상면들이 제2 수평 방향(Y 방향)을 따라 계단 형태로 배치될 수 있다. 제1 블록(BK1)과 제2 블록(BK2)의 패드부(PAD) 형상은 거울 대칭일 수 있다. 다른 실시예들에서, 제1 블록(BK1)과 제2 블록(BK2)의 패드부(PAD) 형상은 동일할 수 있다.
패드부(PAD)는 복수의 패드층(170)과 패드 절연층(172)을 포함할 수 있다. 연결 영역(CON)에서 계단 형태로 배치되는 게이트 전극(120)의 최외곽 부분을 패드층(170)으로 지칭할 수 있다. 패드층(170) 상에는 패드 절연층(172)이 배치되어 패드층(170)의 전체 상면을 커버할 수 있다. 패드 절연층(172)은 절연층(130)으로부터 연장되어 패드층(170)과 수직 오버랩되는 절연층(130)의 일부분을 지칭할 수 있다. 그러나 다른 실시예들에서는, 패드 절연층(172)이 절연층(130)과 이격되어 패드층(170)의 적어도 일부분 상에 배치되거나, 패드 절연층(172)이 생략될 수도 있다. 패드층(170)은 그 전체 면적에 걸쳐 동일한 수직 방향(Z 방향) 두께를 갖는 것으로 도시되었으나, 이와는 달리 도 11에 도시된 것과 같이 패드층(170)의 일부분이 다른 부분보다 더 큰 수직 방향 두께를 갖도록 형성될 수도 있다.
더미 셀 영역(DM)에서 게이트 전극(120) 상에는 층간 절연막(176)과 절연층(130)을 관통하는 셀 콘택(182)이 배치될 수 있고, 셀 콘택(182)은 제1 내지 제4 스트링 분리 영역들(SL1, SL2, SL3, SL4)에 전기적으로 연결될 수 있다. 연결 영역(CON)에서 층간 절연막(176)과 패드 절연층(172)을 관통하는 패드 콘택(184)이 배치될 수 있고, 패드 콘택(184)은 패드층(170)과 전기적으로 연결될 수 있다. 도 7에 예시적으로 도시된 것과 같이, 순차적으로 적층된 네 개의 게이트 전극(120f, 120g, 120h, 120i)은 제2 수평 방향(Y 방향)을 따라 계단 형태로 배치됨에 따라, 네 개의 게이트 전극(120f, 120g, 120h, 120i)과 각각 연결되는 네 개의 패드 콘택(184)은 서로 다른 수직 방향(Z 방향) 높이를 가질 수 있다.
연결 영역(CON)에서, 중간 워드 라인 컷 영역(WLCA)이 한 쌍의 워드 라인 컷 영역(WLC) 사이에서 제1 수평 방향(X 방향)으로 연장될 수 있고, 이에 따라 복수의 게이트 전극(120)은 중간 워드 라인 컷 영역(WLCA)에 의해 제1 부분(120S1) 및 제2 부분(120S2)으로 분리될 수 있다. 또한 도 2에 도시된 것과 같이, 더미 셀 영역(DM)과 인접한 연결 영역(CON)의 일부분에서 제1 부분(120S1)과 제2 부분(120S2)이 서로 연결될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 13에 도시된 것과 같이 더미 셀 영역(DM) 내에서만 제1 부분(120S1)과 제2 부분(120S2)이 연결되고, 연결 영역(CON)의 전체 면적에서 제1 부분(120S1)과 제2 부분(120S2)이 서로 이격되어 배치될 수도 있다.
연결 영역(CON)에서, 제1 부분(120S1)과 제2 부분(120S2) 각각 내에 복수의 더미 라인 컷 영역(DLC)이 이격되어 배치되고, 복수의 더미 라인 컷 영역(DLC) 내에 복수의 더미 라인(DL)이 배치될 수 있다. 복수의 더미 라인(DL)의 측벽 상에 더미 라인 절연층(162)이 더 배치될 수 있다. 예를 들어, 복수의 더미 라인(DL) 각각은 복수의 게이트 전극(120)을 관통하는 더미 라인 개구부(DLH) 내벽 상에 더미 라인 절연층(162)을 형성하고, 더미 라인 절연층(162) 상에서 더미 라인 개구부(DLH) 내부를 금속 물질로 채움에 의해 형성될 수 있다. 복수의 더미 라인(DL)은 복수의 공통 소스 라인(140) 및 복수의 중간 공통 소스 라인(140A)의 상면들과 동일한 레벨에 배치되는 상면을 가질 수 있다. 예를 들어, 복수의 더미 라인(DL)은 복수의 공통 소스 라인(140) 및 복수의 중간 공통 소스 라인(140A)의 형성 공정에서 동시에 형성될 수 있다.
복수의 더미 라인(DL) 중 인접한 두 개의 더미 라인(DL) 사이에 패드 연결 영역(DLX)이 배치될 수 있다. 예를 들어, 제1 수평 방향(X 방향)을 따라 더미 라인(DL), 패드 연결 영역(DLX), 더미 라인(DL), 패드 연결 영역(DLX), 및 더미 라인(DL)이 순서대로 배열될 수 있다. 패드 연결 영역(DLX)이 복수 개의 더미 라인 컷 영역(DLC) 사이에 배치되고, 패드 연결 영역(DLX)과 오버랩되는 게이트 전극(120) 부분이 분리되지 않고 연결될 수 있고, 이에 따라 연결 영역(CON) 내의 게이트 전극(120)이 제조 공정에서 가해지는 고온 노출에 기인한 스트레스에 의해 휘어지거나 리닝되는(leaning) 것이 방지될 수 있다.
도 8 및 도 9에서, 복수의 더미 라인(DL) 중 제1 더미 라인(DL1)과 이에 인접한 제2 더미 라인(DL2)과, 이들의 측벽 일부분을 둘러싸는 6개의 게이트 전극(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)을 포함하는 연결 영역(CON)의 일부분의 확대 평면도와 개략적인 사시도가 도시된다. 도 9의 사시도에서는, 도시의 편의를 위하여 더미 채널 홀(D150H) 내에 형성된 더미 채널 구조물(D150)과, 절연층(130) 및 패드 절연층(172)을 생략하여 도시하였다.
도 8 및 도 9에 예시적으로 도시된 바와 같이, 제1 더미 라인(DL1)과 제2 더미 라인(DL2)은 패드 연결 영역(DLX)을 사이에 두고 제1 수평 방향(X 방향)을 따라 이격되어 배치될 수 있다. 패드 연결 영역(DLX)은 제1 패드 연결 영역(DLX1)과 제2 패드 연결 영역(DLX2)을 포함할 수 있다. 패드층(170)은 각각 게이트 전극(120_1, 120_2, 120_5, 120_6)으로부터 연장되는 제1 내지 제4 패드층(170_1, 170_2, 170_5, 170_6)을 포함할 수 있다.
예시적인 실시예들에서, 패드 연결 영역(DLX)은 제1 수평 방향(X 방향)을 따라 연속적으로 배치되는 두 개의 패드층(170)과 수직 오버랩될 수 있다. 또한 패드 연결 영역(DLX)은 제2 수평 방향(Y 방향)을 따라 연속적으로 배치되는 두 개의 패드층(170)과 수직 오버랩될 수 있다. 예를 들어, 패드 연결 영역(DLX)은 제1 수평 방향(X 방향)을 따라 연속적으로 배치되는 제1 패드층(170_1) 및 제3 패드층(170_5)과 수직 오버랩되며, 또한 제2 수평 방향(Y 방향)을 따라 연속적으로 배치되는 제3 패드층(170_5) 및 제4 패드층(170_6)과 수직 오버랩될 수 있다.
도 8의 평면도에 도시된 바와 같이, 패드층(170)의 중앙 영역에 패드 콘택(184)이 배치될 수 있고, 패드층(170)의 가장자리에 복수 개의 더미 채널 구조물(D150)이 소정의 간격으로 배치될 수 있다. 평면도에서 복수의 더미 채널 구조물(D150) 각각의 측벽 전체가 패드층(170)에 의해 둘러싸이도록 배치될 수 있다. 다른 실시예들에서, 도 8 및 도 9에 도시된 것과는 달리 복수의 더미 채널 구조물(D150) 중 적어도 하나의 더미 채널 구조물(D150)은 패드층(170)의 제2 수평 방향(Y 방향)으로 연장되는 에지부(170E1)와 수직 오버랩되도록 배치될 수도 있다.
상부에서 볼 때, 제1 더미 라인(DL1)의 측벽은 제3 및 제4 패드층(170_5, 170_6)에 의해 둘러싸이며, 제2 더미 라인(DL2)의 측벽은 제1 및 제2 패드층(170_1, 170_2)에 의해 둘러싸일 수 있다. 또한 제2 패드 연결 영역(DLX2)과 수직 오버랩되는 제1 및 제2 패드층(170_1, 170_2)의 상면은 제1 패드 연결 영역(DLX1)과 수직 오버랩되는 제3 및 제4 패드층(170_5, 170_6)의 상면보다 낮은 레벨에 배치된다. 또한 제1 더미 라인(DL1)과 제2 더미 라인(DL2) 사이에는 제3 및 제4 패드층(170_5, 170_6)의 에지부(170E1)가 배치될 수 있다.
예시적인 실시예들에서, 패드 연결 영역(DLX)과 수직 오버랩되는 제1 내지 제4 패드층(170_1, 170_2, 170_5, 170_6)이 함께 평면도에서 I 형상(또는 90도 회전한 H 형상)으로 배열될 수 있다. 예를 들어, 패드층(170)의 제2 수평 방향(Y 방향)으로 연장되는 하나의 측벽(예를 들어, 에지부(170E1))의 제2 수평 방향(Y 방향)에 따른 제1 폭(WY1)은, 패드층(170)의 제2 수평 방향(Y 방향)으로 연장되는 다른 하나의 측벽의 제2 수평 방향(Y 방향)에 따른 제2 폭(WY2)보다 더 클 수 있다. 또한 제1 더미 라인(DL1)의 측벽을 둘러싸는 제4 패드층(170_6)은 제2 더미 라인(DL2)의 측벽을 둘러싸는 제2 패드층(170_2)과 에지부(170E1)를 중심선으로 하여 대칭 형상을 가질 수 있다.
도 8에 도시된 바와 같이, 제1 패드 연결 영역(DLX1)의 제1 수평 방향(X 방향)에 따른 제1 길이(D11)는 패드층(170)의 제1 수평 방향(X 방향)에 따른 제3 폭(WX1)의 1/2보다 작을 수 있다. 다시 말하면, 패드층(170)과 제1 수평 방향(X 방향)으로 오버랩되는 더미 라인 개구부(DLH)의 일부분은 제1 수평 방향(X 방향)을 따라 제2 길이(D12)를 가질 수 있고, 제2 길이(D12)는 패드층(170)의 제1 수평 방향(X 방향)에 따른 제3 폭(WX1)의 1/2보다 더 클 수 있다. 더미 라인 개구부(DLH)가 패드층(170)의 제3 폭(WX1)의 1/2보다 더 큰 제2 길이(D12)로 연장됨에 따라, 더미 라인 개구부(DLH)을 통해 패드층(170)을 형성하는 공정에서의 공정 불량이 감소될 수 있다.
패드층(170)의 제1 수평 방향(X 방향)을 따라 연장하는 하나의 측벽은 워드 라인 컷 영역(WLC) 내에 형성된 공통 소스 라인(140)과 대면할(face) 수 있다. 패드층(170)의 제1 수평 방향을 따라 연장하는 다른 하나의 측벽은 더미 라인 컷 영역(DLC) 내에 형성된 더미 라인(DL)과 대면할 수 있다. 공통 소스 라인(140), 더미 라인(DL)과 패드 콘택(184)은 제2 수평 방향(Y 방향)을 따라 일직선 상에 배치될 수 있다. 즉, 패드 콘택(184)과 더미 라인(DL)은 제2 수평 방향(Y 방향)으로 오버랩되는 위치에 배치될 수 있다.
제1 더미 라인(DL1)의 가장자리(DL1E)(예를 들어, 제1 더미 라인(DL1)의 제2 수평 방향(Y 방향)을 따라 연장하는 하나의 측벽을 가리킨다)는 제1 더미 라인(DL1)에 인접한 패드 콘택(184)(예를 들어, 제4 패드층(170_6) 상에 배치되는 패드 콘택(184))의 중심 지점(184C1)보다 제2 더미 라인(DL2)에 인접한 패드 콘택(184)(예를 들어, 제2 패드층(170_2) 상에 배치되는 패드 콘택(184))을 향해 돌출할 수 있다. 또한 제2 더미 라인(DL2)의 가장자리(DL2E)는 제2 더미 라인(DL2)에 인접한 패드 콘택(184)의 중심 지점(184C2)(예를 들어, 제2 패드층(170_2) 상에 배치되는 패드 콘택(184)의 중심 지점(184C2))보다 제1 더미 라인(DL1)에 인접한 패드 콘택(184)을 향해 돌출할 수 있다.
제1 더미 라인(DL1)의 가장자리(DL1E)는 제1 더미 라인(DL1)에 인접한 패드 콘택(184)의 중심 지점(184C1)보다 패드층(170)의 에지부(170E1)를 향해 돌출할 수 있다. 다시 말하면, 제1 더미 라인(DL1)의 가장자리(DL1E)는 제1 더미 라인(DL1)에 인접한 패드 콘택(184)(예를 들어, 제4 패드층(170_6) 상에 배치되는 패드 콘택(184))의 중심 지점(184C1)보다 패드층(170)의 에지부(170E1)(예를 들어, 제4 패드층(170_6)의 에지부(170E1))에 더 가까울 수 있다(즉, 도 8에 도시된 것과 같이 제1 더미 라인(DL1)에 인접한 패드 콘택(184)의 중심 지점(184C1)과 제4 패드층(170_6)의 에지부(170E1) 사이의 제1 거리(D31)보다 제1 더미 라인(DL1)의 가장자리(DL1E)와 제4 패드층(170_6)의 에지부(170E1) 사이의 제2 거리(D32)가 더 작을 수 있다(즉, D31 > D32)).
또한 제2 더미 라인(DL2)의 가장자리(DL2E)는 제2 더미 라인(DL2)에 인접한 패드 콘택(184)의 중심 지점(184C2)보다 패드층(170)의 에지부(170E1)를 향해(또는 제1 더미 라인(DL1)을 향해) 돌출할 수 있다. 다시 말하면, 제2 더미 라인(DL2)의 가장자리(DL2E)는 제2 더미 라인(DL2)에 인접한 패드 콘택(184)(예를 들어, 제2 패드층(170_2) 상에 배치되는 패드 콘택(184))의 중심 지점(184C2)보다 패드층(170)의 에지부(170E1)(예를 들어, 제4 패드층(170_6)의 에지부(170E1))에 더 가까울 수 있다(즉, 도 8에 도시된 것과 같이 제2 더미 라인(DL2)에 인접한 패드 콘택(184)의 중심 지점(184C2)과 제4 패드층(170_6)의 에지부(170E1) 사이의 제3 거리(D33)보다 제2 더미 라인(DL2)의 가장자리(DL2E)와 제4 패드층(170_6)의 에지부(170E1) 사이의 제4 거리(D34)가 더 작을 수 있다(즉, D33 > D34)).
제1 더미 라인(DL1)의 가장자리(DL1E)는 제1 더미 라인(DL1)에 인접한 패드 콘택(184) 또는 패드 콘택(184)의 중심 지점(184C1)과 제2 수평 방향(Y 방향)으로 오버랩되고, 제2 더미 라인(DL2)의 가장자리(DL2E)는 제2 더미 라인(DL2)에 인접한 패드 콘택(184) 또는 패드 콘택(184)의 중심 지점(184C2)과 제2 수평 방향(Y 방향)으로 오버랩될 수 있다.
도 8에는 워드 라인 컷 영역(WLC)과 더미 라인 컷 영역(DLC)으로부터의, 패드 콘택(184)의 중심 지점(184C)을 경유하는 최단 경로(D21)를 점선 화살표로 표시하였다. 패드 콘택(184)의 중심 지점(184C)을 경유하는 워드 라인 컷 영역(WLC)으로부터 더미 라인 컷 영역(DLC)까지의 최단 경로(D21)의 길이는 패드층(170)의 제1 폭(WY1)보다 더 작을 수 있다. 또한 상기 최단 경로(D21)는 복수의 더미 구조물(D150)과 오버랩되지 않을 수 있다. 즉, 더미 라인 컷 영역(DLC)과 패드 콘택(184) 사이의 상기 최단 경로(D21)에 복수의 더미 채널 구조물(D150)이 배치되지 않을 수 있다. 패드층(170)의 형성 공정에서, 상기 최단 경로(D21)를 따라 희생층(210)의 제거를 위한 에천트가 공급되거나 패드층(170)의 형성을 위한 금속 물질이 공급될 수 있다. 패드 콘택(184)의 중심 지점(184C)을 경유하는 워드 라인 컷 영역(WLC)으로부터 더미 라인 컷 영역(DLC)까지의 최단 경로(D21)는 상대적으로 짧을 수 있고, 또한 복수의 더미 채널 구조물(D150)에 의해 최단 경로(D21)가 방해되지 않을 수 있다. 이에 따라 패드층(170) 전체 면적에서 보이드 없이 금속 물질이 채워질 수 있고, 특히 패드 콘택(184)의 중심 지점(184C)에 인접한 패드층(170) 부분에 보이드가 형성되는 것이 방지될 수 있다.
일반적으로, 패드층(170)을 형성하기 위하여 워드 라인 컷 영역(WLC)을 통해 에천트를 공급하여 희생층(210)(도 16a 및 16b 참조)을 제거하고, 희생층(210)이 제거된 공간 내부에 금속 물질을 채움에 의해 패드층(170)을 형성할 수 있다. 그러나 워드 라인 컷 영역(WLC)과 패드층(170) 사이의 거리가 상대적으로 멀어 희생층(210)이 충분히 제거되지 않거나 희생층(210)이 제거된 공간 내에 금속 물질이 완전히 채워지지 않을 수 있다. 또한 금속 물질의 공급 경로에 인접하게 복수의 더미 구조물(D150)이 배치되는 경우, 상기 금속 물질이 복수의 더미 구조물(D150) 측벽 주위를 돌아 이동하거나 우회할 필요가 있으므로, 상기 금속 물질의 공급 경로가 더욱 길어질 수 있다. 따라서 패드 콘택(184)과 수직 오버랩되는 패드층(170) 부분이 완전히 채워지지 않고 보이드가 발생할 수 있다. 이러한 경우에 패드층(170)과 연결되는 패드 콘택(184)을 형성하기 위한 식각 공정에서 불량이 발생할 수 있다.
전술한 반도체 장치(100)에 따르면, 워드 라인 컷 영역(WLC) 사이에 제1 수평 방향을 따라 연장되는 복수의 더미 라인 컷 영역(DLC)을 형성하고, 더미 라인 컷 영역(DLC)이 패드층(170)의 에지부(170E1)와 가깝게 배치됨으로써, 패드층(170) 전체 면적에 대하여 희생층(210) 제거를 위한 에천트의 공급 경로, 및/또는 패드층(170)의 형성을 위한 상기 금속 물질의 공급 경로가 상대적으로 짧아질 수 있다. 따라서 패드층(170) 내부에 보이드 없이 금속 물질이 채워질 수 있고, 패드층(170)과 연결되는 패드 콘택(184) 형성 공정에서의 불량 발생이 방지될 수 있다.
또한 패드 연결 영역(DLX)이 복수 개의 더미 라인 컷 영역(DLC) 사이에 배치되므로, 패드 연결 영역(DLX)과 오버랩되는 게이트 전극(120) 일부분이 분리되지 않고 연결될 수 있고, 이에 따라 연결 영역(CON) 내의 게이트 전극(120)이 제조 공정에서 가해지는 고온 노출에 기인한 스트레스에 의해 휘어지거나 리닝되는 것이 방지될 수 있다.
도 10a 내지 도 10d는 각각 예시적인 실시예들에 따른 반도체 장치(100)에 포함되는 게이트 절연층(152)의 다양한 구성을 설명하기 위한 단면도이다.
도 10a는 도 2 내지 도 9에 예시한 게이트 절연층(152)을 보다 상세히 설명하기 위한 단면도로서, 도 4에서 "CX1"로 표시한 영역을 확대하여 도시한 것이다.
도 10a를 참조하면, 게이트 절연층(152)은 채널층(154)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함하는 구조를 가질 수 있다. 게이트 절연층(152)을 이루는 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)의 상대적인 두께는 도 10a에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(TD)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(CS)은 채널층(164)으로부터 터널링 유전막(TD)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(BD)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 10b 내지 도 10d는 도 10a에 예시한 게이트 절연층(152) 대신 채용 가능한 게이트 절연층(152A, 152B, 152C)의 예시적인 구조를 보여주는 단면도들이다.
일부 실시예들에서, 반도체 장치(100)는 게이트 절연층(152) 대신 도 10b에 예시한 게이트 절연층(152A)을 포함할 수 있다. 게이트 절연층(152A)은 도 10a에 예시한 게이트 절연층(152)과 대체로 동일한 구성을 가질 수 있다. 단, 게이트 절연층(152A)은 블로킹 유전막(BD) 대신 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)을 포함한다. 제1 블로킹 유전막(BD1)은 터널링 유전막(TD) 및 전하 저장막(CS)과 함께 채널층(154)과 나란히 연장되고, 제2 블로킹 유전막(BD2)은 게이트 전극(120)을 포위하도록 배치될 수 있다. 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)은 각각 실리콘 산화물, 실리콘 질화물, 또는 금속 산화물로 이루어질 수 있다. 예를 들면, 제1 블로킹 유전막(BD1)은 실리콘 산화막으로 이루어지고, 제2 블로킹 유전막(BD2)은 실리콘 산화막보다 유전율이 더 큰 금속 산화막으로 이루어질 수 있다.
다른 일부 실시예들에서, 반도체 장치(100)는 게이트 절연층(152) 대신 도 10c에 예시한 게이트 절연층(152B)을 포함할 수 있다. 게이트 절연층(152B)은 게이트 전극(120) 중 채널층(154)에 대면하는 표면과 절연층(130)에 대면하는 표면들을 가지며 게이트 전극(120)의 저면, 상면, 및 측벽을 덮도록 형성될 수 있다. 게이트 절연층(152B)은 채널층(154)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다.
또 다른 일부 실시예들에서, 반도체 장치(100)는 게이트 절연층(152) 대신 도 10d에 예시한 게이트 절연층(152C)을 포함할 수 있다. 게이트 절연층(152C)은 게이트 전극(120)과 채널층(154)과의 사이에만 개재되어 게이트 전극(120)의 저면 및 상면은 덮지 않고 게이트 전극(120)의 측벽만 덮도록 형성될 수 있다. 게이트 절연층(152C)은 채널층(154)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치에 포함될 수 있는 게이트 유전막의 구성 및 형상은 도 10a 내지 도 10d에 예시한 게이트 절연층(152, 152A, 152B, 152C)에만 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 일부 실시예들에서, 게이트 절연층(152, 152A, 152B, 152C)은 이들에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 전기적 저항이 변화될 수 있는 물질, 예를 들면 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 안티몬(Sb), 텔루륨(Te), 및 셀레늄(Se) 중 적어도 하나를 포함할 수 있다. 상기 상변화 물질은 N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중에서 선택되는 적어도 하나의 불순물을 더 포함할 수 있다. 예를 들면, 게이트 절연층(152, 152A, 152B, 152C)은 GeBiTe, InSb, GeSb, 또는 GaSb를 포함할 수 있다. 다른 일부 실시예들에서, 게이트 절연층(152, 152A, 152B, 152C)은 전류에 의한 스핀 전달 과정을 이용하여 전기적 저항이 변화될 수 있는 박막 구조를 가질 수 있다. 예를 들면, 게이트 절연층(152, 152A, 152B, 152C)은 강자성 물질 또는 반강자성 물질들을 포함할 수 있다. 또 다른 일부 실시예들에서, 게이트 절연층(152, 152A, 152B, 152C)은 페로브스카이트(perovskite) 화합물 또는 전이금속 산화물을 포함할 수 있다. 예를 들면, 게이트 절연층(152, 152A, 152B, 152C)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide)을 포함할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이고, 도 12는 반도체 장치(100A)의 평면도이다. 도 11은 도 2의 B4-B4' 선 단면에 대응하는 단면이고, 도 12는 도 2의 A2 부분에 대응하는 부분의 평면도이다. 도 11 및 도 12에서, 도 1 내지 도 10d에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 11 및 도 12를 참조하면, 패드층(170A)은 상승부(raised portion)(170AT)와 평탄부(170AR)를 포함할 수 있다. 상승부(170AT)의 상면은 패드층(170A)까지 연장되는 게이트 전극(120)의 상면보다 높은 레벨 상에 위치할 수 있다. 평탄부(170AR)의 상면은 게이트 전극(120)의 상면과 동일한 레벨에 위치할 수 있다.
패드층(170A)의 상승부(170AT)는 게이트 전극(120)의 수직 방향(Z 방향) 두께보다 더 큰 수직 방향(Z 방향) 두께를 가질 수 있다. 패드층(170A)의 상승부(170AT) 상에 패드 콘택(184)이 배치될 수 있다. 예를 들어, 패드 콘택(184)을 형성하기 위하여 층간 절연막(176)을 식각하여 패드 콘택홀(184H)(도 19b 참조)을 형성할 때, 패드 콘택홀(184H)의 바닥부에 상승부(170AT)의 상면이 노출될 수 있다. 상승부(170AT)가 상대적으로 두꺼운 수직 방향 두께를 가짐에 따라 패드 콘택홀(184H) 형성 공정에서 식각 공정의 난이도가 감소될 수 있다.
복수의 더미 라인(DL)은 제1 수평 방향(X 방향)으로 배치되는 말단 부분이 라운드진 형상을 가질 수 있다. 예를 들어, 복수의 더미 라인(DL)의 말단 부분이 라운드진 형상을 가짐에 따라, 패드 콘택(184)의 중심 지점을 경유하는 워드 라인 컷 영역(WLC)으로부터 더미 라인 컷 영역(DLC)까지의 최단 경로(D21A)가 상대적으로 짧을 수 있다.
패드층(170A)의 형성 공정에서, 상기 최단 경로(D21A)를 따라 희생층(210)의 제거를 위한 에천트가 공급되거나 패드층(170A)의 형성을 위한 금속 물질이 공급될 수 있다. 워드 라인 컷 영역(WLC)과 더미 라인 컷 영역(DLC)로부터 패드 콘택(184)의 중심 지점까지의 최단 경로(D21A)는 상대적으로 짧을 수 있고, 이에 따라 패드층(170A) 전체 면적에서 보이드 없이 금속 물질이 채워질 수 있고, 특히 패드 콘택(184)의 중심 지점에 인접한 패드층(170A) 부분에 보이드가 형성되는 것이 방지될 수 있다.
특히 패드층(170A)의 상승부(170AT)가 상대적으로 큰 수직 두께를 가짐에 따라, 상승부(170AT) 내부를 보이드 없이 채우는 것이 어려울 수 있다. 비교예에 따른 반도체 장치에 따르면, 더미 라인 컷 영역(DLC)이 형성되지 않고, 워드 라인 컷 영역(WLC)과 중간 워드 라인 컷 영역(WLCA)을 통해 패드층(170A)의 형성 공정을 수행할 필요가 있다. 만약 상대적으로 작은 수직 두께를 갖는 패드층(170A)의 평탄부(170AR)가 워드 라인 컷 영역(WLC) 또는 중간 워드 라인 컷 영역(WLCA)에 더 가깝게 배치되는 경우, 평탄부(170AR)를 통해 상승부(170AT) 내부까지 금속 물질이 공급될 필요가 있다. 그러나 평탄부(170AR)가 상대적으로 작은 수직 두께를 가지므로, 금속 물질이 평탄부(170AR) 내부를 먼저 채울 수 있고 이러한 경우 상승부(170AT)까지의 금속 물질의 공급 경로가 차단될 수 있다. 따라서 상승부(170AT)가 완전히 금속 물질로 채워지지 못하고 상승부(170AT) 내부에 보이드가 형성될 수 있다. 이러한 경우에 패드 콘택(184) 형성을 위한 식각 공정에서, 상승부(170AT) 내의 보이드로 인해 식각 공정 불량이 발생할 수 있다.
그러나 전술한 반도체 장치(100A)에 따르면, 더미 라인 컷 영역(DLC), 워드 라인 컷 영역(WLC), 및 중간 워드 라인 컷 영역(WLCA)을 통해 금속 물질을 공급함으로써 패드층(170A)이 보이드 없이 완전히 채워질 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 상승부(170AT)가 더미 라인 컷 영역(DLC), 워드 라인 컷 영역(WLC), 및 중간 워드 라인 컷 영역(WLCA) 중 적어도 하나와 접촉하도록 배치될 수 있다. 또한, 더미 라인 컷 영역(DLC)이 패드층(170A)의 에지부(170E1)와 가깝게 배치됨으로써, 패드층(170A) 전체 면적에 대하여 희생층(210) 제거를 위한 에천트의 공급 경로, 및/또는 패드층(170A)의 형성을 위한 상기 금속 물질의 공급 경로가 상대적으로 짧아질 수 있다. 따라서, 패드층(170A) 내부에, 특히 상승부(170AT) 내부에 보이드 없이 금속 물질이 채워질 수 있고, 패드층(170A)과 연결되는 패드 콘택(184) 형성 공정에서의 불량 발생이 방지될 수 있다.
또한 패드 연결 영역(DLX)이 복수 개의 더미 라인 컷 영역(DLC) 사이에 배치되고, 패드 연결 영역(DLX)과 오버랩되는 게이트 전극(120) 일부분이 분리되지 않고 연결될 수 있고, 이에 따라 연결 영역(CON) 내의 게이트 전극(120)이 제조 공정에서 가해지는 고온 노출에 기인한 스트레스에 의해 휘어지거나 리닝되는 것이 방지될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 평면도이다. 도 13에서, 도 1 내지 도 12에서와 동일한 참조번호는 동일한 구성요소를 의미한다. 도 13에서, 도시 및 이해의 편의를 위하여 반도체 장치(100B)의 일부 구성들만이 개략적으로 표시되었다.
도 13을 참조하면, 연결 영역(CON)에서 복수의 더미 라인(DLA)이 일정한 제1 길이(LA1)로 연장될 수 있다. 예를 들어, 복수의 더미 라인(DLA) 각각의 장변(또는 제1 수평 방향(X 방향)을 따라 연장되는 측벽))은 제1 수평 방향(X 방향)을 따라 연속적으로 배치되는 네 개의 패드층(170)에 의해 둘러싸일 수 있다. 그러나 복수의 더미 라인(DLA)의 길이가 이에 한정되는 것은 아니다.
더미 셀 영역(DM) 내에서 하나의 패드층(170)이 제1 수평 방향(X 방향)으로 이격된 두 개의 중간 공통 소스 라인(140A) 모두의 측벽을 둘러쌀 수 있다. 이에 따라, 더미 셀 영역(DM) 내의 하나의 패드층(170) 내에서 게이트 전극(120)(도 3 참조)의 제1 부분(120S1)(도 2 참조)과 제2 부분(120S2)(도 2 참조)이 연결되고, 연결 영역(CON)의 전체 면적에서 제1 부분(120S1)과 제2 부분(120S2)이 서로 이격되어 배치될 수도 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 평면도이다. 도 14에서, 도 1 내지 도 13에서와 동일한 참조번호는 동일한 구성요소를 의미한다. 도 14에서, 도시 및 이해의 편의를 위하여 반도체 장치(100C)의 일부 구성들만이 개략적으로 표시되었다.
도 14를 참조하면, 연결 영역(CON)은 더미 셀 영역(DM)으로부터 멀어지는 방향으로 제1 연결 영역(CON1), 제2 연결 영역(CON2), 및 제3 연결 영역(CON3)을 포함할 수 있다. 제1 및 제3 연결 영역(CON1)에는 복수의 제1 더미 라인(DLB1)이 배치되고, 제2 연결 영역(CON2)에는 복수의 제1 더미 라인(DLB1)의 제1 길이(LB1)보다 제1 수평 방향(X 방향)을 따라 더 작은 제2 길이(LB2)를 갖는 복수의 제2 더미 라인(DLB2)이 배치될 수 있다.
예시적인 실시예들에서, 제2 연결 영역(CON2)은 연결 영역(CON)의 시작 지점을 기준으로 하여(예를 들어, 더미 셀 영역(DM)과 연결 영역(CON) 사이의 경계를 기준으로 하여) 연결 영역(CON) 전체 길이의 약 25%인 지점으로부터 연결 영역(CON) 전체 길이의 약 60%인 지점 내에서 임의의 길이로 배치될 수 있다. 예를 들어, 제2 연결 영역(CON2)은 연결 영역(CON)의 시작 지점을 기준으로 하여 연결 영역(CON) 전체 길이의 약 33%인 지점으로부터 연결 영역(CON) 전체 길이의 약 50%인 지점 내에서 배치될 수 있다.
제2 연결 영역(CON2)에서 복수의 제2 더미 라인(DLB2) 각각의 장변(또는 제1 수평 방향(X 방향)을 따라 연장되는 측벽)은 제1 수평 방향(X 방향)을 따라 연속적으로 배치되는 세 개의 패드층(170)에 의해 둘러싸일 수 있다. 반면, 제1 및 제3 연결 영역(CON1, CON3)에서, 복수의 제1 더미 라인(DLB1) 각각의 장변(또는 제1 수평 방향(X 방향)을 따라 연장되는 측벽)은 제1 수평 방향(X 방향)을 따라 연속적으로 배치되는 다섯 개의 패드층(170)에 의해 둘러싸일 수 있다. 그러나 복수의 제1 및 제2 더미 라인(DLB1, DLB2) 각각의 길이가 이에 한정되는 것은 아니다. 또한 도 14에 도시된 것과 달리, 제1 연결 영역(CON1) 내의 제1 더미 라인(DLB1)의 길이가 제3 연결 영역(CON3) 내의 제1 더미 라인(DLB1)의 길이와 다르게 형성될 수도 있다.
연결 영역(CON)에서, 메모리 셀 영역(MEC)으로부터 멀어질수록 게이트 전극(120)(도 3 참조)의 높이가 순차적으로 낮아질 수 있다. 연결 영역(CON)에서의 위치에 따른 게이트 전극(120)의 높이 감소에 의하여, 연결 영역(CON)의 국부적인 부분에서 게이트 전극(120)에 더 큰 스트레스가 인가될 수 있다. 예를 들어, 제1 및 제3 연결 영역(CON1, CON3)과 비교하여 제2 연결 영역(CON2)에서 게이트 전극(120)에 더 큰 스트레스가 인가될 수 있다. 이러한 경우에 제2 연결 영역(CON2)에서 제2 더미 라인(DLB2)이 상대적으로 작은 길이로 형성되고, 패드 연결 영역(DLX)(도 8 참조)의 밀도가 더 증가되어 패드 연결 영역(DLX)의 지지 기능이 더욱 향상될 수 있다. 따라서 게이트 전극(120)이 제조 공정에서 가해지는 고온 노출에 기인한 스트레스에 의해 휘어지거나 리닝되는 것이 방지될 수 있다.
도 15a 내지 도 19b는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 공정 순서에 따라 도시한 단면도들이다. 도 15a, 16a, 17a, 18a, 및 도 19a는 도 2의 B1-B1' 선을 따른 단면에 대응하는 단면들이며, 도 15b, 16b, 17b, 18b, 및 도 19b는 도 2의 B4-B4' 선을 따른 단면에 대응하는 단면들이다. 도 15a 내지 도 19b에서 도 1 내지 도 14에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 15a 및 도 15b를 참조하면, 기판(110)의 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 기판(110)의 주면(110M) 상에 몰드 스택(210S)을 형성할 수 있다. 몰드 스택(210S)은 교대로 배치되는 복수의 절연층(130)과 복수의 희생층(210)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 절연층(130)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있고, 복수의 희생층(210)은 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 포함할 수도 있다.
이후, 연결 영역(CON)에서 몰드 스택(210S)을 순차적으로 패터닝함에 의해 복수의 패드 형성부(210P)를 형성할 수 있다. 이러한 공정에서 복수의 패드 형성부(210P) 각각의 상부의 절연층(130) 또한 패터닝되어 복수의 패드 형성부(210P) 각각의 상면을 덮는 복수의 패드 절연층(172)이 형성될 수 있다.
예시적인 실시예들에서, 복수의 패드 형성부(210P)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 상면 레벨의 차이를 갖는 계단 형태로 형성할 수 있다. 예를 들어, 순서대로 적층된 네 개의 패드 형성부(210P)는 제1 수평 방향(X 방향)을 따라 동일한 길이를 가지며, 네 개의 패드 형성부(210P)의 상면들이 제2 수평 방향(Y 방향)을 따라 계단 형태로 배치될 수 있다.
이후, 몰드 스택(210S)을 커버하는 층간 절연막(176)을 형성할 수 있다. 층간 절연막(176)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
도 15a 및 도 15b에서 형성된 결과물에 대하여, 복수의 패드 형성부(210P) 각각의 상면을 덮는 복수의 패드 절연층(172)을 제거하고, 복수의 패드 형성부(210P) 상에 패드 희생층(도시 생략)을 더 형성할 수 있다. 상기 패드 희생층은 복수의 패드 형성부(210P)의 상면의 일부분 상에 형성될 수 있다. 복수의 패드 형성부(210P)와 그 상부의 상기 패드 희생층이 패드층(170A)의 상승부(170AT) 형성을 위한 희생층으로 기능할 수 있다. 후속 공정에서, 복수의 패드 형성부(210P)와 그 상부의 상기 패드 희생층을 제거하고, 금속 물질을 채워 넣음에 의해 상승부(170AT)를 포함하는 패드층(170A)이 형성될 수 있다. 이러한 경우에, 도 11 및 도 12를 참조로 설명한 반도체 장치(100A)가 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 메모리 셀 영역(MEC)과 연결 영역(CON)에서 몰드 스택(210S)에 각각 채널홀(150H) 및 더미 채널홀(D150H)(도 6 참조)을 형성할 수 있다. 채널홀(150H) 및 더미 채널홀(D150H) 내벽 상에 게이트 절연층(152), 채널층(154), 및 매립 절연층(156)을 순차적으로 형성할 수 있다. 이후 에치백 공정에 의해 채널홀(150H) 및 더미 채널홀(D150H) 상측 일부분을 제거하고, 채널홀(150H) 및 더미 채널홀(D150H) 입구를 막는 도전 플러그(158)를 형성할 수 있다. 이에 따라 채널홀(150H) 및 더미 채널홀(D150H) 내에 각각 채널 구조물(150)과 더미 채널 구조물(D150)(도 6 참조)이 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 몰드 스택(210S)(도 16a 참조) 상에 상부 절연층(220)을 형성할 수 있다. 상부 절연층(220) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상부 절연층(220) 및 몰드 스택(210S)의 일부분을 제거하여 워드 라인 컷 영역(WLC) 및 중간 워드 라인 컷 영역(WLCA)에 워드 라인 개구부(WLH)를 형성하고, 더미 라인 컷 영역(DLC)에 더미 라인 개구부(DLH)를 형성할 수 있다. 워드 라인 개구부(WLH) 및 더미 라인 개구부(DLH)의 바닥부에 기판(110)의 상면이 노출될 수 있다.
이후, 워드 라인 개구부(WLH) 및 더미 라인 개구부(DLH)를 통해 노출되는 희생층(210)(도 16a 참조)을 제거함으로써 희생층(210)이 제거된 부분에 몰드 개구부(210H)를 형성할 수 있다. 몰드 개구부(210H)에 의해 복수의 채널 구조물(150) 및 복수의 더미 채널 구조물(D150)의 측벽이 노출될 수 있다.
예시적인 실시예들에서, 희생층(210)의 제거 공정은 인산 용액을 에천트로 사용한 습식 식각 공정일 수 있다. 희생층(210)의 제거 공정에서, 연결 영역(CON)에 형성된 더미 라인 개구부(DLH)에 의해 희생층(210) 제거를 위한 에천트의 유입 경로가 짧아질 수 있다.
도 18a 및 도 18b를 참조하면, 워드 라인 개구부(WLH), 더미 라인 개구부(DLH), 및 몰드 개구부(210H)를 금속 물질로 채움으로써 상부 절연층(220) 상에 및 몰드 스택(210S)의 빈 공간 내에 도전층(120P)을 형성할 수 있다.
예시적인 실시예들에서, 도전층(120P)을 형성하기 위한 공정에서 연결 영역(CON)에 형성된 더미 라인 개구부(DLH)에 의해 도전층(120P) 형성을 위한 금속 물질의 유입 경로가 짧아질 수 있다.
도 19a 및 도 19b를 참조하면, 워드 라인 개구부(WLH) 및 더미 라인 개구부(DLH) 내의 도전층(120P)을 제거하여 몰드 개구부(210H) 내에 복수의 게이트 전극(120)을 잔류시키고 기판(110)의 상면을 다시 노출시킬 수 있다. 연결 영역(CON)에서 패드 형성부(210P)가 제거된 위치에 잔류하는 도전층(120P) 부분이 패드층(170)으로 지칭될 수 있다.
워드 라인 개구부(WLH) 및 더미 라인 개구부(DLH)를 통해 기판(110) 내부에 불순물을 주입하여 워드 라인 컷 영역(WLC) 및 더미 라인 컷 영역(DLC) 하부의 기판(110) 부분에 공통 소스 영역(144)을 형성할 수 있다.
이후 워드 라인 개구부(WLH) 및 더미 라인 개구부(DLH) 측벽 상에 각각 절연 스페이서(142) 및 더미 라인 절연층(162)을 형성하고, 절연 스페이서(142) 및 더미 라인 절연층(162) 상에 워드 라인 개구부(WLH) 및 더미 라인 개구부(DLH)을 채우는 공통 소스 라인(140) 및 더미 라인(DL)을 형성할 수 있다.
이후, 상부 절연층(220)이 제거될 수 있다.
이후, 메모리 셀 영역(MEC)에서 최상부 2개의 게이트 전극(120k, 120l)의 일부분을 제거하여 스트링 분리 영역(SLC)을 형성하고, 스트링 분리 영역(SLC) 내부를 채우는 스트링 분리 절연층(160)을 형성할 수 있다.
더미 셀 영역(DM)(도 5 참조)에서 층간 절연막(176)의 일부분을 제거하여 게이트 전극(120)의 상면을 노출하는 셀 콘택 홀(도시 생략)을 형성하고, 상기 셀 콘택 홀을 도전 물질로 채워 상기 셀 콘택 홀 내에 셀 콘택(182)(도 5 참조)을 형성할 수 있다.
연결 영역(CON)에서, 층간 절연막(176)의 일부분을 제거하여 패드층(170)의 상면을 노출하는 패드 콘택 홀(184H)을 형성하고, 패드 콘택 홀(184H)을 도전 물질로 채워 패드 콘택 홀(184H) 내에 패드 콘택(184)을 형성할 수 있다.
도시되지는 않았지만, 층간 절연막(176) 상에 채널 구조물(150) 및 더미 채널 구조물(D150) 상면을 덮는 절연층(도시 생략)을 더 형성하고, 상기 절연막을 관통하여 채널 구조물(150) 및 더미 채널 구조물(D150)과 전기적으로 연결되는 비트라인 콘택(도시 생략)을 더 형성할 수 있다. 다른 실시예들에서는, 도 19a 및 도 19b에 도시된 것과는 달리 상부 절연층(220)이 제거되지 않을 수 있고, 상부 절연층(220)을 관통하여 채널 구조물(150) 및 더미 채널 구조물(D150)과 전기적으로 연결되는 비트라인 콘택(도시 생략)을 더 형성할 수도 있다.
전술한 반도체 장치(100)의 제조 방법에 따르면, 복수의 더미 라인 컷 영역(DLC)에 의해, 희생층(210) 제거를 위한 에천트의 공급 경로, 및/또는 패드층(170)의 형성을 위한 금속 물질의 공급 경로가 상대적으로 짧아질 수 있다. 따라서 패드층(170) 내부에 보이드 없이 금속 물질이 채워질 수 있고, 패드층(170)과 연결되는 패드 콘택(184) 형성 공정에서의 불량 발생이 방지될 수 있다.
또한 패드 연결 영역(DLX)이 복수 개의 더미 라인 컷 영역(DLC) 사이에 배치되고, 패드 연결 영역(DLX)과 오버랩되는 게이트 전극(120) 일부분이 분리되지 않고 연결될 수 있고, 이에 따라 연결 영역(CON) 내의 게이트 전극(120)이 제조 공정에서 가해지는 고온 노출에 기인한 스트레스에 의해 휘어지거나 리닝되는 것이 방지될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 120: 게이트 전극
140: 공통 소스 라인 140A: 중간 공통 소스 라인
DL: 더미 라인 150: 채널 구조물
D150: 더미 채널 구조물 170: 패드층
182: 셀 콘택 184: 패드 콘택

Claims (20)

  1. 메모리 셀 영역과 연결 영역을 포함하는 기판;
    상기 기판의 상기 메모리 셀 영역 및 상기 연결 영역 상에 배치되는 복수의 게이트 전극;
    상기 기판의 상기 메모리 셀 영역에서 상기 복수의 게이트 전극을 관통하여 상기 기판의 상면까지 수직 방향으로 연장되는 복수의 채널 구조물;
    상기 기판의 상기 연결 영역 상에서 상기 복수의 게이트 전극 각각으로부터 상기 기판의 상기 상면에 평행한 제1 방향을 따라 연장되며, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 계단 형태로 배치되는 복수의 패드층;
    상기 복수의 게이트 전극 중 상기 제2 방향으로 인접하게 배치되고 스트링 선택 라인으로 기능하는 2개의 게이트 전극들 사이에서 상기 제1 방향으로 연장되는 스트링 분리 절연층; 및
    상기 복수의 패드층 중 상기 제2 방향을 따라 인접한 두 개의 패드층 사이에서 상기 제1 방향을 따라 일렬로 배치되고, 상기 제1 방향을 따라 패드 연결 영역을 사이에 두고 이격되어 배치되는 복수의 더미 라인 개구부로서, 상기 복수의 더미 라인 개구부들과 상기 스트링 분리 절연층이 상기 제1 방향을 따라 일렬로 배치되는, 복수의 더미 라인 개구부를 포함하고,
    상기 패드 연결 영역은 상기 제1 방향을 따라 연속적으로 배치되는 두 개의 패드층과 수직 오버랩되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 패드 연결 영역은 상기 제2 방향을 따라 연속적으로 배치되는 두 개의 패드층과 수직 오버랩되고,
    상기 패드 연결 영역과 수직 오버랩되는 네 개의 패드층이 함께 평면적으로 I-형상을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    복수의 더미 라인이 상기 복수의 게이트 전극을 관통하는 상기 복수의 더미 라인 개구부 각각 내에 배치되고,
    상기 더미 라인 개구부가 상기 패드층과 상기 제1 방향을 따라 오버랩되는 길이가 상기 패드층의 상기 제1 방향 폭의 1/2보다 더 큰 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 복수의 더미 라인 개구부는 상기 제1 방향을 따라 일정한 제1 길이를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 더미 라인 개구부는 복수의 제1 더미 라인 개구부와 복수의 제2 더미 라인 개구부를 포함하며,
    상기 복수의 제1 더미 라인 개구부는 상기 제1 방향을 따라 제1 길이를 갖고, 상기 복수의 제2 더미 라인 개구부는 상기 제1 방향을 따라 상기 제1 길이와 다른 제2 길이를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 복수의 제2 더미 라인 개구부는 상기 셀 영역과 상기 연결 영역의 경계를 기준으로 하여 상기 제1 방향을 따라 상기 연결 영역의 상기 제1 방향을 따른 전체 길이의 25%인 지점으로부터 60%인 지점 내에 배열되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 복수의 더미 라인 개구부는 제1 더미 라인 개구부와, 상기 제1 더미 라인 개구부에 인접하게 배치되는 제2 더미 라인 개구부를 포함하며,
    상기 복수의 패드층은 상기 제1 더미 라인 개구부의 측벽을 둘러싸는 제1 패드층과, 상기 제2 더미 라인 개구부의 측벽을 둘러싸며 상기 제1 패드층의 상면보다 낮은 레벨에 배치되는 상면을 갖는 제2 패드층을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 패드 연결 영역과 상기 제1 패드층의 에지부가 수직 오버랩되는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 복수의 패드층 각각 상에 배치되는 복수의 패드 콘택을 더 포함하고,
    상기 복수의 패드 콘택은 상기 제1 더미 라인 개구부에 인접한 제1 패드 콘택과, 상기 제2 더미 라인 개구부에 인접한 제2 패드 콘택을 포함하고,
    상기 제1 더미 라인 개구부의 가장자리는 상기 제1 패드 콘택의 중심보다 상기 제2 패드 콘택을 향해 돌출하며,
    상기 제2 더미 라인 개구부의 가장자리는 상기 제2 패드 콘택의 중심보다 상기 제1 패드 콘택을 향해 돌출하는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 복수의 패드층 각각 상에 배치되는 복수의 패드 콘택을 더 포함하고,
    상기 복수의 패드 콘택은, 상기 제1 패드층 상에 배치되고 상기 제1 더미 라인 개구부에 인접한 제1 패드 콘택과, 상기 제2 패드층 상에 배치되고 상기 제2 더미 라인 개구부에 인접한 제2 패드 콘택을 포함하고,
    상기 제1 더미 라인 개구부의 가장자리는 상기 제1 패드 콘택의 중심보다 상기 제1 패드층의 에지부에 더 가깝고,
    상기 제2 더미 라인 개구부의 가장자리는 상기 제2 패드 콘택의 중심보다 상기 제1 패드층의 에지부에 더 가까운 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서,
    상기 패드 연결 영역은 상기 제1 패드층과 수직 오버랩되는 제1 패드 연결 영역과, 상기 제2 패드층과 수직 오버랩되는 제2 패드 연결 영역을 포함하고,
    상기 제1 패드 연결 영역의 상기 제1 방향에 따른 제1 길이가 상기 제1 패드층의 상기 제1 방향에 따른 폭의 1/2보다 작은 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 복수의 패드층은 상기 복수의 게이트 전극의 수직 두께보다 더 큰 수직 두께를 갖는 상승부를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 기판 상에서, 상기 기판의 상면에 수직한 수직 방향으로 이격되어 배치되는 복수의 게이트 전극;
    상기 기판 상에서 상기 복수의 게이트 전극을 관통하고, 상기 수직 방향으로 연장되는 복수의 채널 구조물;
    상기 복수의 게이트 전극 중 하나로부터 상기 기판의 상기 상면에 평행한 제1 방향을 따라 연장되는 제1 패드층;
    상기 복수의 게이트 전극 중 다른 하나로부터 상기 제1 방향을 따라 연장되고, 상기 제1 방향을 따라 상기 제1 패드층에 인접하게 배치되는 제2 패드층;
    상기 제1 패드층 상의 제1 패드 콘택;
    상기 제2 패드층 상의 제2 패드 콘택;
    상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 상기 제1 패드층에 인접하게 배치되고, 상기 제1 방향으로 연장되는 제1 더미 라인; 및
    상기 제1 더미 라인과 상기 제1 방향을 따라 이격되고 상기 제2 패드층에 인접하게 배치되는 제2 더미 라인을 포함하고,
    상기 제1 더미 라인의 가장자리는 상기 제1 패드 콘택의 중심보다 상기 제2 패드 콘택을 향해 돌출하며, 상기 제2 더미 라인의 가장자리는 상기 제2 패드 콘택의 중심보다 상기 제1 패드 콘택을 향해 돌출하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 더미 라인의 상기 가장자리는 상기 제1 패드 콘택보다 상기 제2 패드 콘택을 향해 돌출하며, 상기 제2 더미 라인의 상기 가장자리는 상기 제2 패드 콘택보다 상기 제1 패드 콘택을 향해 돌출하는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 제1 더미 라인의 상기 가장자리는 상기 제1 패드 콘택보다 상기 제1 패드층의 에지부에 더 가깝고,
    상기 제2 더미 라인의 상기 가장자리는 상기 제2 패드 콘택보다 상기 제1 패드층의 에지부에 더 가까운 것을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서,
    상기 제1 더미 라인과 상기 제2 더미 라인은 패드 연결 영역을 사이에 두고 이격되며, 상기 패드 연결 영역은 상기 제1 패드층과 수직 오버랩되는 제1 패드 연결 영역을 포함하고,
    상기 제1 패드 연결 영역의 상기 제1 방향에 따른 제1 길이가 상기 제1 패드층의 상기 제1 방향에 따른 폭의 1/2보다 작고,
    상기 제1 더미 라인의 상기 가장자리와 상기 제1 패드 콘택은 상기 제2 방향으로 오버랩되는 것을 특징으로 하는 반도체 장치.
  17. 기판 상에서, 상기 기판의 상면에 수직한 수직 방향으로 이격되어 배치되는 복수의 게이트 전극;
    상기 기판 상에서 상기 복수의 게이트 전극을 관통하고, 상기 수직 방향으로 연장되는 복수의 채널 구조물;
    상기 복수의 게이트 전극 중 하나로부터 상기 기판의 상기 상면에 평행한 제1 방향을 따라 연장되는 제1 패드층;
    상기 복수의 게이트 전극 중 다른 하나로부터 상기 제1 방향을 따라 연장되고, 상기 제1 방향을 따라 상기 제1 패드층에 인접하게 배치되는 제2 패드층;
    상기 제1 패드층 상의 제1 패드 콘택;
    상기 제2 패드층 상의 제2 패드 콘택;
    상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 상기 제1 패드층에 인접하게 배치되고, 상기 제1 방향으로 연장되는 제1 더미 라인; 및
    상기 제1 더미 라인과 상기 제1 방향을 따라 이격되고 상기 제2 패드층에 인접하게 배치되는 제2 더미 라인을 포함하고,
    상기 제1 더미 라인의 가장자리는 상기 제1 패드 콘택의 중심보다 상기 제1 패드층의 에지부에 더 가깝고, 상기 제2 더미 라인의 가장자리는 상기 제2 패드 콘택의 중심보다 상기 제1 패드층의 에지부에 더 가까운 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 더미 라인의 상기 가장자리는 상기 제1 패드 콘택의 중심보다 상기 제2 패드 콘택을 향해 돌출하며, 상기 제2 더미 라인의 상기 가장자리는 상기 제2 패드 콘택의 중심보다 상기 제1 패드 콘택을 향해 돌출하는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 제1 더미 라인의 상기 가장자리는 상기 제1 패드 콘택보다 상기 제1 패드층의 에지부에 더 가깝고,
    상기 제2 더미 라인의 상기 가장자리는 상기 제2 패드 콘택보다 상기 제1 패드층의 에지부에 더 가까운 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서,
    상기 제1 더미 라인과 상기 제2 더미 라인은 패드 연결 영역을 사이에 두고 이격되며, 상기 패드 연결 영역은 상기 제1 패드층과 수직 오버랩되는 제1 패드 연결 영역과 상기 제2 패드층과 수직 오버랩되는 제2 패드 연결 영역을 포함하고,
    상기 제1 패드 연결 영역의 상기 제1 방향에 따른 제1 길이가 상기 제1 패드층의 상기 제1 방향에 따른 폭의 1/2보다 작은 것을 특징으로 하는 반도체 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180010368A (ko) * 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
US11004738B2 (en) * 2018-09-21 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitance reduction by metal cut design
KR102677082B1 (ko) 2018-11-06 2024-06-21 삼성전자주식회사 반도체 장치
US11411020B2 (en) * 2020-04-22 2022-08-09 Macronix International Co., Ltd. Memory device with sub-slits
KR20220039970A (ko) 2020-09-22 2022-03-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
DE102021109480A1 (de) * 2020-12-14 2022-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170221813A1 (en) 2016-01-28 2017-08-03 Kwang-Soo Kim Integrated circuit device including vertical memory device and method of manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101549690B1 (ko) 2009-12-18 2015-09-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102088814B1 (ko) * 2013-05-27 2020-03-13 삼성전자주식회사 불휘발성 메모리 장치
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102358302B1 (ko) * 2015-05-21 2022-02-04 삼성전자주식회사 수직형 낸드 플래시 메모리 소자 및 그 제조 방법
KR102530757B1 (ko) * 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
JP6495838B2 (ja) 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2017195275A (ja) 2016-04-20 2017-10-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
KR20180010368A (ko) * 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
KR102450573B1 (ko) 2016-09-19 2022-10-07 삼성전자주식회사 메모리 장치
KR102677082B1 (ko) 2018-11-06 2024-06-21 삼성전자주식회사 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170221813A1 (en) 2016-01-28 2017-08-03 Kwang-Soo Kim Integrated circuit device including vertical memory device and method of manufacturing the same

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