TWI515833B - 半導體記憶裝置及製造該半導體記憶裝置之方法 - Google Patents

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Description

半導體記憶裝置及製造該半導體記憶裝置之方法 [相關申請案之對照參考資料]
本申請案主張2011年2月28日在韓國智慧財產局所提出之韓國專利申請案第10-2011-0018167號之優先權，在此以提及方式併入該韓國專利申請案之全部。
本發明之示範性實施例係有關於一半導體裝置，以及更特別地，是有關於一種半導體記憶裝置及一種製造該半導體記憶裝置之方法。
小尺寸可攜式行動裝置及小型數位家電已在廣泛使用中。要應付這樣的趨勢，需高度整合在行動裝置或數位家電中所使用之半導體記憶裝置。特別是對於DRAM或快閃記憶裝置，持續努力尋找在有限空間中儲存較大量資訊之方式。DRAM裝置之基本組件是電晶體及電容器。該電晶體及電容器係以堆疊結構所製成，其中該電晶體形成於一矽半導體基板上及該電容器形成於該電晶體上。
為了該電晶體與該電容器之間的電連接，在該電晶體之源極區域與該電容器之下電極間配置一儲存節點接點。此外，該電晶體之汲極區域經由一位元線接點電連接至一位元線。在該平面型電晶體上配置該電晶體之結構中，在該電晶體與該電容器間配置用於信號傳輸之薄膜(例如，一字元線及一位元線)。因此，因該等薄膜所佔據之空間而限制該電容器之電容量的增加。此外，當使該平面型電晶體之閘極寬度變窄至小於40nm時，消耗大量電力及突然地增加大量的主體電流(body current)，該主體電流係在該電晶體之源極區域與汲極區域間之漏電流。要克服關於平面型電晶體之這些限制，已研究垂直電晶體之概念。
第1圖顯示基本垂直電晶體概念。參考第1圖，該垂直電晶體100具有一在半導體基板110相對於閘極電極120之下部分上所形成之汲極區域112及一在半導體基板110相對於閘極電極120之上部分上所形成之源極區域114。在該半導體基板110中之該汲極區域112與該源極區域114間朝垂直方向形成一通道區域116。在該半導體基板110之側邊上且在該通道區域116上方連續地配置一閘極介電膜118及該閘極電極120。當將該垂直電晶體100應用至一DRAM裝置時，一位元線耦接至該汲極區域112及一儲存節點耦接至該源極區域114。該位元線係配置成埋入該半導體基板110之下側部分中，以及不像該平面型電晶體，沒有減少用以形成該儲存節點之空間。因此，儘管高度整合，仍可不會抑制資料儲存容量。
然而，為了形成如上述之垂直電晶體，必須在相對於該閘極電極120之下部分的該半導體基板110之一側上形成該汲極區域112。此製程是不容易的。例如，在形成該汲極區域112前，在該半導體基板110之要形成該汲極區域112的部分上(亦即，在該半導體基板110相對於該閘極電極120之下部分上)形成一高濃度摻雜導電 膜。然後，將在該導電膜中所摻雜之摻質擴散至該半導體基板110之下部分中，藉此形成該汲極區域112。然而，由於半導體裝置之高度整合，導致該等半導體裝置之總尺寸減少，很難在該半導體基板110中以準確尺寸及定位形成該垂直電晶體100之汲極區域112。
本發明之一實施例係有關於一種半導體記憶裝置，其可藉由在形成垂直電晶體之製程中增加主動區域接觸閘極之面積改善閘極之接觸電阻特性，及可藉由增加通道寬度確保半導體裝置之穩定性及可靠性，以及係有關於一種製程該半導體記憶裝置之方法。
一種半導體記憶裝置包括：一下柱狀物(lower pillar)，其從一基板朝垂直方向突出且沿著一在該基板之第一方向上所形成之溝槽朝該基板之第一方向延伸；一上柱狀物(upper pillar)，其在該下柱物上朝垂直於該第一方向之第二方向突出；一埋入式位元線接面區域，其配置在該下柱狀物之一側壁上；一埋入式位元線，其接觸該埋入式位元線接面區域及填充該溝槽之一部分；一蝕刻中止膜，其配置在該埋入式位元線之暴露表面上；一第一層間介電膜，其凹陷以暴露至少該上柱狀物之外側的一部分及配置在該蝕刻中止膜上；一第二層間介電膜，其配置在該第一層間介電膜上；以及一閘極，其包圍該上柱狀物之暴露外側及與該埋入式位元線相交。
另外，一種製造半導體記憶裝置之方法包括：在一 基板之第一方向上形成一溝槽，以形成一從該基板朝垂直方向突出之柱狀物；形成一埋入式位元線，填充該溝槽在該基板之第一方向上之一部分；形成一蝕刻中止膜於該埋入式位元線之暴露表面上；形成一層間介電膜於該蝕刻中止膜上，該層間介電膜包括至少兩個具有不同蝕刻選擇性之層；藉由朝與該埋入式位元線相交之方向蝕刻該層間介電膜及該柱狀物，以形成一下柱狀物及一上柱狀物，該下柱狀物從該基板朝垂直方向突出且朝該基板之第一方向延伸，該上柱狀物係配置在該下柱狀物上且朝垂直於該第一方向之第二方向突出；使該層間介電膜凹陷，以暴露該上柱狀物之外側的一部分；以及形成一閘極，包圍該上柱狀物之外側且延伸至該上柱狀物之凹部。
再者，一種製造半導體記憶裝置之方法：藉由堆疊一第一硬式罩幕、一第二硬式罩幕及一第三硬式罩幕，形成一硬式罩幕圖案於一基板上，該第一硬式罩幕及該第三硬式罩幕具有不同於該第二硬式罩幕之蝕刻選擇性；藉由以一使用該硬式罩幕圖案做為一蝕刻罩幕之蝕刻製程朝該基板之第一方向形成一第一溝槽，以形成一從該基板朝垂直方向突出之柱狀物；形成一埋入式位元線，填充該溝槽在該基板之第一方向上的一部分；以相同於該第三硬式罩幕之材料填充該溝槽(包括該埋入式位元線)；以一第一凹陷製程形成一蝕刻中止膜至該埋入式位元線之暴露表面；形成一層間介電膜於該蝕刻中止膜上，該層間介電膜包括至少兩個具有不同蝕刻選擇性之層；藉由朝與該埋入式位元線相交之方向蝕刻該層間介電膜及該柱狀物，形成一下柱狀物及一上柱狀物，該下柱狀物從該基板朝垂直方向突出且朝該基板之第一方向延伸，該上柱狀物係配置在該下柱狀物上且朝垂直於該第一方向之第二方向突出；以一第二凹陷製程暴露該上柱狀物之外側的一部分；以及形成一閘極，包圍該上柱狀物之外側且延伸至該上柱狀物之凹部。
從下面詳細敘述及結合所附圖式將更清楚了解上述及其它態樣、特徵及其它優點。
以下，將參考所附圖式來描述本發明。然而，該等實施例係僅用於描述及沒有意欲限制本發明之範圍。
第2A及2B圖係描述依據本發明之一實施例的一半導體記憶裝置之視圖。
參考第2A及2B圖，在依據本發明之一實施例的半導體裝置中，沿著一半導體基板200之第一方向(例如，Z方向)形成第一溝槽215。每一第一溝槽215係形成於兩個下柱狀物210a間，該兩個下柱狀物210a朝一第二方向(例如，X方向)向上突出及沿著該半導體基板200之第一方向(例如，Z方向)延伸。一上柱狀物315在沿著該第一方向(例如，Z方向)延伸之該等下柱狀物210a上方朝垂直於該第一方向(例如，Z方向)之第二方向(例如，X方向)向上突出。在該下柱狀物210a之下部分上配置一為埋入式位元線接面區域之汲極區域265。在該第一溝槽215之下部分的該半導體基板200上配置一第一襯墊膜220及一埋入式位元線280。該第一襯墊膜220包括一氧化膜。該埋入式位元線280填充該第一溝槽215之一部分且接觸為該埋入式位元線接面區域之該汲極區域265。在該埋入式位元線280之暴露表面上配置一蝕刻中止膜285a。在該蝕刻中止膜285a上配置一填充該第一溝槽215之剩餘部分的層間介電膜300。
該層間介電膜300包括兩層或更多層具有不同蝕刻選擇性之絕緣材料。該層間介電膜300包括一第一層間介電膜290及一第二層間介電膜295，該第一層間介電膜290係配置在該堆疊結構之下部分且凹陷以暴露至少該上柱狀物315之外側的一部分，以及該第二層間介電膜295係配置在該堆疊結構之上部分。該第一層間介電膜290係由一具有比該第二層間介電膜295高之蝕刻選擇性的絕緣材料所形成，及包括一旋塗式介電(spin on dielectric,SOD)膜。該第二層間介電膜295包括一使用一HDP製程所形成之高密度電漿(HDP)氧化膜。
以線狀提供一閘極320a，以包圍該上柱狀物315之暴露外側及凹陷部分及與該埋入式位元線280相交。該閘極320a具有一種結構，其中在一閘極介電膜312上堆疊一阻障金屬圖案313a及一閘極金屬圖案317a。
該埋入式位元線280包括一金屬膜，例如，氮化鈦(TiN)膜或鎢(W)膜。該蝕刻中止膜285a係配置在該埋入式位元線280與該閘極320a之間。該蝕刻中止膜285a在該埋入式位元線接面區域與一通道區域間界定一幾乎沒有雜質之隔離區域。該蝕刻中止膜285a之厚度沒有超過300Å。特別地，該蝕刻中止膜285a可能具有約50Å 至約300Å之厚度範圍。在該層間介電膜300之側面上，配置一間隔物330a，以覆蓋該閘極320a之暴露表面。該間隔物330a具有一種結構，其中堆疊一第一間隔物323a及一第二間隔物325a。該第一間隔物323a及該第二間隔物325a分別包括一氮化膜及一氧化膜。
為了控制該閘極320a，閘極電阻應該是小的。該閘極電阻與接觸該主動區域之接觸面積成反比。因此，當該閘極接觸該主動區域之面積增加時，亦即，通道寬度增加時，減少該閘極電阻及因而有助於該閘極之控制。
然而，在第1圖所示之傳統垂直電晶體100中，該閘極只形成於該上柱狀物之側面上。因此，該通道寬度受限於該上柱狀物之側面的寬度。
相反地，在依據本發明之一實施例的半導體記憶裝置中，該閘極320a延伸至該上柱狀物315之外側的寬度W1及該第二層間介電膜295之凹陷部分(△d)，且包圍它們。因此，該通道寬度增加至“2(W1+△d)”。
可以使該第二層間介電膜295凹陷，以暴露該上柱狀物315之整個外表面。在此情況中，可以使該通道區域成形，以包圍該上柱狀物315之整個暴露表面，以及該通道寬度可以擴大至該上柱狀物315之整個寬度。於是，可以增加該閘極接觸該主動區域之面積及可以減少該閘極電阻。
此外，可以藉由在該埋入式位元線280及該閘極320a間之由一絕緣膜所形成之厚度300Å或更小的該蝕刻中止膜285a來界定厚度300Å或更小之不太可能存在有雜質的該隔離區域。因此，相較於需要厚度500或更大之隔離區域的該傳統垂直電晶體100(見第1圖)，可實質防止該電晶體之操作電流降低。
第3A至19B圖係描述依據本發明之一實施例的製造半導體記憶裝置之方法的視圖。
參考第3A及3B圖，在一半導體基板200內形成一第一溝槽215。第3B圖係沿著線I-I'及II-II'所取得之剖面圖。特別地，在該半導體基板200上形成一硬式罩幕圖案205。該硬式罩幕圖案205選擇性地暴露內部要形成有柱狀物210之該半導體基板200的表面。該硬式罩幕圖案205可以具有一種結構，其中堆疊一第一硬式罩幕201、一第二硬式罩幕202、及一第三硬式罩幕203。第一硬式罩幕201及第三硬式罩幕203可以由相同材料所形成。此外，在該第一硬式罩幕201與該第三硬式罩幕203間所插入之該第二硬式罩幕202可以由一具有不同於該第一及第三硬式罩幕201及203之蝕刻選擇性的材料所形成。在此實施例中，該第一及第三硬式罩幕201及203可以包括一氮化膜，以及該第二硬式罩幕202可以包括一氧化膜。由於具有不同於該第一及第三硬式罩幕201及203之蝕刻選擇性，該第二硬式罩幕202將做為一蝕刻中止膜。
藉由使用該硬式罩幕圖案205做為一蝕刻罩幕，蝕刻該半導體基板200之暴露部分有一預定深度，以在該半導體基板200內形成該第一溝槽215。該第一溝槽215界定一柱狀物210，在其內將形成一垂直電晶體於該半導體基板200中，以及該第一溝槽215亦使一柱狀物210與一相鄰柱狀物210分隔。於是，該等柱狀物210之形成係在該第一溝槽215之兩側從該半導體基板200向上突出。根據該第一溝槽215之深度來決定該柱狀物210之高度。第3A圖所示之第一溝槽215沿著該半導體基板200之Z方向延伸。
參考第4A及4B圖，在形成有該等第一溝槽(第3A圖中之215)及柱狀物210之該半導體基板200上形成一第一襯墊膜220。可以使用一氧化膜來形成該第一襯墊膜220。以一第一犧牲膜223填充上面形成有該第一襯墊膜220之該第一溝槽215。該第一犧牲膜223係以一具有相對於該第一襯墊膜220之蝕刻選擇性的材料所形成及可以包括一未經摻雜的多晶矽膜。該第一犧牲膜223適用以選擇性地暴露一要形成一汲極區域之開口部分的區域。
參考第5A及5B圖，使第4A圖所標示之第一犧牲膜223凹陷，形成現在在第5A圖中以225所標示之第一犧牲膜，以填充該第一溝槽215之下部分。在完全填充該第一溝槽215之第4A圖的第一犧牲膜223上實施一蝕刻製程，以便使該所形成的第一犧牲膜(第5A圖中以225來標示)凹陷至在該第一溝槽215之下部分的第一位置e1。該蝕刻製程可以是一回蝕刻製程。在一些情況中，可以在該回蝕刻製程前，平坦化該犧牲膜。在回蝕刻第4A圖之第一犧牲膜223成為第5A圖之凹陷第一犧牲膜225的製程中，將覆蓋上面具有該硬式罩幕圖案205之該等柱狀物210的每一側壁之該第一襯墊膜220的表面部分，移除有一第一厚度d1(見第5B圖)。例如，厚度減少有d1之該第一襯墊膜220的厚度可以是在回蝕刻前之該第一襯墊膜220的厚度之一半或小於其一半。移除在每一柱狀物210之硬式罩幕圖案205的頂部所形成之該第一襯墊膜220的部分。
參考第6A及6B圖，在第5B圖中之被移除有該第一厚度d1的該第一襯墊膜220之部分上形成一第二襯墊膜230。該第二襯墊膜230係以間隔物(spacer)形狀所形成且係由一具有充分蝕刻選擇性之材料所形成，以便可選擇性地蝕刻該第一襯墊膜220。亦即，在該第一襯墊膜220上所實施之後來的蝕刻製程中，應該可最小化對該第二襯墊膜230之影響。例如，如果藉由使用一氧化膜來形成該第一襯墊膜220，則可以藉由使用一氮化膜來形成該第二襯墊膜230。在以間隔物形狀形成該第二襯墊膜230之該蝕刻製程中，使已凹陷至該第一位置e1(見第5B圖)之該第一犧牲膜225額外地凹陷，因而部分地暴露沒有減少d1厚度之該第一襯墊膜220之側壁的部分。然後，如第6A-6B圖所示，在每一第一溝槽215中所暴露之第二襯墊膜230及第一襯墊膜220上形成一阻障膜235。藉由使用一相對於該第一襯墊膜220及該第二襯墊膜230具有一蝕刻選擇性之材料(例如，氮化鈦(TiN)膜)以間隔物形狀形成該阻障膜235。該阻障膜235適用以在一後續蝕刻製程中保護該柱狀物210之側面。為了以間隔物形狀形成該阻障膜235，使該阻障膜235形成為沿著該第一襯墊膜220、該第二襯墊膜230及該第一犧牲膜225之暴露表面延伸，以及蝕刻該阻障膜235，以只保留在該柱狀物210之側面上。於是，部分暴露該第一犧牲膜225之表面。
參考第7A及7B圖，形成一第二犧牲膜240，以填充該第一溝槽215，其中在該第一溝槽215內沿著該柱狀物210之側壁表面形成有該阻障膜235。該第二犧牲膜240只填充該第一溝槽215之內部。將該第一犧牲膜225整個埋藏在該半導體基板200上，以及藉由在該第二犧牲膜240上實施一平坦化製程來填充該第一溝槽215之內部。該第二犧牲膜240可以由相同於第一襯墊膜220之材料所形成。於是，在移除該阻障膜235之後續蝕刻製程中，該第二犧牲膜240將不受該蝕刻之影響。
在該第二犧牲膜240及該硬式罩幕圖案205上形成一罩幕圖案245，以便選擇性地移除該阻障膜235。該罩幕圖案245可以包括一光阻膜。該罩幕圖案245係形成有一暴露在該柱狀物210之第一側上所形成之該阻障膜235、該第二襯墊膜230及該第一襯墊膜220(見第7B圖中之”A”)之開口247，然而該罩幕圖案245係形成用以覆蓋在該柱狀物210之第二側上所形成之該阻障膜235、該第二襯墊膜230及該第一襯墊膜220，亦即，不應該移除在該第二側上所形成之阻障膜235。在下面揭露中，該罩幕圖案245之開口所暴露之該柱狀物210的側面稱為“第一側”，以及在該罩幕圖案245下方所覆蓋之側面稱為“第二側”。
參考第8A及8B圖，藉由移除第7A-7B圖中之罩幕圖案245所暴露之第一側的第7A-7B圖中之阻障膜235，暴露在該柱狀物210之第一側上靠近該第一溝槽215之底部的該第一襯墊膜220。可以使用一濕式蝕刻製程來實施此製程。在移除該第一側之阻障膜235的製程中，因為該第二犧牲膜240係形成對該阻障膜235具有充分蝕刻選擇性，所以該第二犧牲膜240明顯不受該蝕刻之影響。於是，沒有移除該第二犧牲膜240所覆蓋之該第二側的阻障膜235。然後，移除該罩幕圖案245。因為選擇性地移除該第一側之阻障膜235，所以在該第一溝槽215中形成一中空體(empty space)250。經由該中空體250暴露在該柱狀物210之下部分(亦即，該汲極區域之開口部分)所配置之接觸該第一側的第一襯墊膜220(見第8B圖中之“B”)。
參考第9A及9B圖，移除該第二犧牲膜240(第8B圖所示)。因為該第二犧牲膜240及該第一襯墊膜220係由相同材料所形成，所以在移除該第二犧牲膜240之製程中亦移除該第一襯墊膜220之暴露部分B(第8B圖所示)。藉由移除該第一襯墊膜220之暴露部分B，亦暴露在該第一側之該柱狀物210的一部分255，以及該柱狀物210之此暴露部分255亦成為該汲極區域之開口部分255。可以實施一濕式蝕刻製程，以移除該第二犧牲膜240及該第一襯墊膜220之暴露部分B。
參考第10A及10B圖，在該等第一溝槽215中及在該半導體基板200之柱狀物210上方沉積一導電膜260。在每一第一溝槽215中沉積該導電膜260，以便經由該汲極區域之開口部分255(第9A-9B圖所示)接觸該對應柱狀物210。可以使用一經摻雜的多晶矽膜形成該導電膜260。形成該導電膜260，以直接接觸該汲極區域之開口部分255(在第9A-9B圖中)。沿著暴露該第一襯墊膜220、該第二襯墊膜230及該汲極區域之開口部分255的區域沉積該導電膜260。該導電膜260可以形成有充分厚度，以便能直接接觸該汲極區域之開口部分255。可以在該第一犧牲膜225(第8A及8B圖所示)之移除後，形成該導電膜260。然後，以一熱處理使該導電膜260(例如，經摻雜的多晶矽膜)中之雜質離子經由該開口部分255擴散至該柱狀物210中，藉此形成一汲極區域265，亦即，一埋入式位元線接面區域。
參考第11A及11B圖，藉由移除該導電膜260(第10A及10B圖所示)，暴露該汲極區域265及該第一襯墊膜220所覆蓋之該第一溝槽215的底部。可以使用一濕式蝕刻製程，同時供應移除該多晶矽膜之蝕刻氣體，來實施用以移除該導電膜260之蝕刻。當移除該導電膜260時，亦移除在該第一溝槽215之下部分所配置且具有相同於該導電膜260之蝕刻速率的該第一犧牲膜225。由於該導電膜260及該第一犧牲膜225之移除，暴露該第一襯墊膜220及該第二襯墊膜230之表面以及該汲極區域265。
參考第12A及12B圖，形成一填充該第一溝槽215之底部的埋入式位元線280。在形成該埋入式位元線280中，在該半導體基板200上方連續地沉積一阻障金屬膜270及一金屬膜275。可以以一包括鈦(Ti)膜或氮化鈦(TiN)等材料之單層結構或一包括多層之鈦膜、氮化鈦等之多層結構來形成該阻障金屬膜270。該金屬膜275可以包括一鎢(W)膜。該阻障金屬膜270係沉積成接觸該汲極區域265之暴露部分255。使該阻障金屬膜270及該金屬膜275在該第一溝槽215中凹陷至一預定厚度，以便該金屬膜275之一預定部分將保留在該第一溝槽215中。於是，形成一填充該第一溝槽215之一部分的埋入式位元線280。如第12A圖所示，該埋入式位元線280係形成為朝該半導體基板200之Z方向延伸。使該阻障金屬膜270及該金屬膜275在該第一溝槽215中凹陷，以致於該凹陷埋入式位元線280之上表面將大致等於或不小於該汲極區域265之上部分。在某些情況中，可以在使該阻障金屬膜270及該金屬膜275凹陷前，實施一平坦化製程。
以一絕緣膜285填充在下部分具有該埋入式位元線280之該第一溝槽215。該絕緣膜285可以由相同於該第一及第三硬式罩幕201及203之材料所形成。於是，該絕緣膜285係由一絕緣材料所形成。使該絕緣膜285形成至一充分厚度，以填充該第一溝槽215及覆蓋該第三硬式罩幕203。如果該絕緣膜285沒有形成有充分厚度，以便填充至該第三罩幕203上方，則在一用以確保一要形成閘極之區域所實施之後續回蝕刻製程中可能移除所有的絕緣膜。結果，此可能暴露該埋入式位元線280之表面，以致於該埋入式位元線280可能沒有與該閘極分離，因而使該閘極之電操作性性變差。因此，使該絕緣膜285形成有充分厚度，以便填充該第一溝槽215及覆蓋該第三硬式罩幕203。
參考第13A及13B圖，藉由使第12B圖所示之絕緣膜285凹陷，以形成一具有第二厚度d2之蝕刻中止膜285a。亦即，藉由在該絕緣膜285上實施一蝕刻製程，以使該絕緣膜285在該第一溝槽215中凹陷至一第二位置e2。可以使用一回蝕刻製程，實施該蝕刻製程。在某些情況中，可以在實施該回蝕刻製程前，在該絕緣膜285上實施一平坦化製程。該第二襯墊膜230及該絕緣膜285係由相同材料所形成，以致於當實施該回蝕刻製程，以使該絕緣膜285在該第一溝槽215中凹陷至該第二位置e2時，亦移除在該第一溝槽215中該柱狀物210之側壁上所配置之該第二襯墊膜230在該第二位置e2上方的部分。結果，在該第一溝槽215中暴露在該第二位置e2上方之該第一襯墊膜220。此外，亦移除同樣由相同於該絕緣膜285之材料所形成之第12B圖所示之第三硬式罩幕203，以及結果，暴露該柱狀物210之第二硬式罩幕202的表面。該第一硬式罩幕201沒有受到該蝕刻製程影響，因為包圍該第一硬式罩幕201之該第一襯墊膜220及該第二硬式罩幕202之蝕刻選擇性係不同於該絕緣膜285之蝕刻選擇性。使該絕緣膜285在該第一溝槽215中凹陷之蝕刻製程持續一段期間，直到暴露在該柱狀物210上之該第二硬式罩幕202的表面為止。在截至暴露該柱狀物210上之該第二硬式罩幕202後中止該蝕刻製程，沒有完全移除在該第一溝槽215中之該絕緣膜285，以及結果，具有例如約50至約300之第二厚度d2的該蝕刻中止膜285a保留在該第一溝槽215中之該埋入式位元線280上。在該第一溝槽215中之該埋入式位元線280上所保留之厚度d2的該蝕刻中止膜285a因而做為一後續蝕刻製程之終點。
注意到，在沒有個別終點之情況下，根據用於蝕刻之調整時段，實施用以形成該埋入式位元線280之回蝕刻製程及該後續閘極蝕刻製程。然後，一定需要一緩衝區域，以便防止在該埋入式位元線280與該閘極間形成短路。在傳統技藝中，考量在用以形成一埋入式位元線之金屬膜回蝕刻製程及用以形成一閘極之閘極蝕刻製程中所需之製程容限(process margin)，將這樣的緩衝區域之厚度維持在500或更大。然而，當該緩衝區域之厚度係500或更大時，它將增加該隔離區域之寬度，在該隔離區域中非常不可能有雜質存在於該通道區域與該位元線接面區域間。由於該隔離區域之增加的寬度，而顯著地降低該電晶體之電流特性。特別地，顯著地減少該半導體記憶裝置之導通電流(on-current)。亦即，一方面，有鑑於該等製程容限所強加之限制，似乎期望在該埋入式位元線與該閘極間具有寬的距離。另一方面，為了確保充分的導通電流特性，應該使該埋入式位元線與該閘極間之距離變窄。克服該等製程容限所強加之限制與確保充分的導通電流特性處於一種取捨關係(tradeoff relationship)。
因此，在本發明之一實施例中，當(藉由使該絕緣膜285在該第一溝槽215中凹陷)在該埋入式位元線280上配置該蝕刻中止膜285a時，僅將該蝕刻中止膜285a之上表面位置(例如，第13A圖所示之第二位置e2)稱為該終點。此允許減少該緩衝區域之厚度至約50至約300之任何點，其小於在該傳統技藝中所需之500。亦將該緩衝區之設置所形成之該隔離區域的深度減少至約50至約300，其等於該蝕刻中止膜285a之第二厚度d2。因此，它防止因該隔離區域之寬度增加所造成之導通電流的減少。
參考第14A及14B圖，在該埋入式位元線280上所形成之該蝕刻中止膜285a上形成一層間介電膜300。該層間介電膜300係以一種具有彼此不同蝕刻選擇性之至少兩層堆疊絕緣材料的結構所形成。依據第14A-14B圖所示之實施例，該層間介電膜300包括在一第二層間介電膜295下方所形成之一第一層間介電膜290，其中該第二層間介電膜295具有比該第一層間介電膜290低之蝕刻選擇性。該第一層間介電膜290可以包括一SOD膜，以及該第二層間介電膜295可以包括使用一HDP製程所形成之一HDP氧化膜。例如，在第13A圖所示之該第一襯墊膜220上方及在該第二硬式罩幕202上方的該第一溝槽215中之該半導體基板200上方形成一用於該第一層間介電膜290之SOD膜。可以使用一旋塗製程來形成該SOD膜。使該SOD膜形成至可充分填充於該第一襯墊膜220及該第二硬式罩幕202上方之厚度。
該SOD膜之表面可以使用一平坦化製程來研磨及經歷一蝕刻製程(例如，一濕式蝕刻製程)，以使該SOD膜凹陷至一第三位置e3，藉此形成具有厚度d3之該第一層間介電膜290。該凹陷SOD膜之厚度d3，亦即，該第一層間介電膜290，等於一要形成之閘極的高度。在使該SOD膜凹陷之製程期間，濕式蝕刻源亦蝕刻及移除由氧化膜所形成之第13B圖所示之第二硬式罩幕202及在該第二硬式罩幕202之側壁上的該第一襯墊膜220之部分。結果，暴露該第一硬式罩幕201之表面。
藉由在凹陷SOD膜之該第一層間介電膜290上實施一HDP製程，以形成包括一HDP氧化膜之該第二層間介電膜295。該HDP製程包括藉由供應含矽烷(SiH4)氣體之HDP沉積氣體來沉積一HDP氧化膜至一預定厚度之沉積製程，及藉由供應蝕刻氣體來移除在該沉積製程期間所造成之突出部分(overhang)的蝕刻製程。藉由重複該HDP製程，以形成包括在其上堆疊之該SOD膜及該HDP氧化膜之該層間介電膜300。
在該層間介電膜300上形成一界定一閘極區域之光阻圖案305。該光阻圖案305具有一選擇性地暴露該層間介電膜300之表面的開口307。該光阻圖案305係朝該半導體基板200之Y方向(亦即，與朝該半導體基板200之Z方向延伸之該埋入式位元線280相交之方向)所形成。
參考第15A及15B圖，使用該光阻圖案305做為一蝕刻罩幕來實施一蝕刻製程，以蝕刻該開口307所暴露之層間介電膜300、第一硬式罩幕圖案201、第一襯墊膜220及半導體基板200至一預定深度。如顯示沿著第15A之線II-II'所取得之剖面圖的第15B圖所述，在該半導體基板200上方形成一第二溝槽310。使用該光阻圖案305做為一蝕刻罩幕來朝Y方向蝕刻第14A圖所示之柱狀物210的原始結構之結果是，因而形成一下柱狀物210a及一上柱狀物315，它們被顯示於第15A-15B圖中。該下柱狀物210a從該半導體基板200向上(亦即，朝X方向)突出且朝該半導體基板200之Z方向延伸。該上柱狀物315係配置在該下柱狀物210a之與在該光阻圖案305下方之未被蝕刻的部分相對應的部分上，且該上柱狀物315朝垂直於Z方向之X方向向上突出。以第二溝槽310使相鄰的上柱狀物315分隔，其中該等閘極將形成於該等相鄰的上柱狀物315中。根據該第二溝槽310之深度來決定該上柱狀物315之高度。亦即，該上柱狀物315可形成具有相同於該所要形成之閘極的任何期望高度之高度。當朝該半導體基板200之Y方向上實施該蝕刻製程時，在該第二溝槽310中暴露該下柱狀物210a之表面。在一暴露該蝕刻中止膜285a之位置e4處中止用以形成該第二溝槽310之蝕刻製程，因為覆蓋該埋入式位元線280之表面的具有不同於該層間介電膜300之蝕刻選擇性的該蝕刻中止膜285a做為一蝕刻阻障。
參考第16A及16B圖，實施一預清洗製程，清洗在該第二溝槽310中之該上柱狀物315的表面。實施該預 清洗製程，以便移除在該第二溝槽310之形成期間所形成之殘留物或自然氧化物。可以藉由在該半導體基板200上供應一濕式清洗溶液來實施該預清洗製程。在該預清洗製程期間，使該第一層間介電膜290之SOD膜朝該半導體基板200之Z方向(亦即，沿著該埋入式位元線280之方向)橫向凹陷有一預定厚度d4。
由SOD膜所形成之該第一層間介電膜290的蝕刻速率(它是該多層化內層介電膜300之下層)比該第二層間介電膜295之HDP氧化膜(它是該多層化內層介電膜300之上層)的蝕刻速率快。這是因為SOD膜之薄膜品質比HDP氧化膜之薄膜品質相對鬆散，以及因此，SOD膜受該清洗溶液有更大影響。由於蝕刻速率之差異，即使蝕刻使用相同濕式清洗溶液，該清洗溶液蝕刻該SOD膜比蝕刻該HDP氧化膜更快速。像在顯示沿著第16A圖之線III-III'所取得之剖面圖的第16B圖中，使由SOD膜所形成之該第一層間介電膜290向內凹陷有一厚度d4。在此情況中，亦使在該SOD膜之凹陷部分上之由氧化膜所形成的該第一襯墊膜220凹陷有相同於該SOD膜之厚度d4。
實施該預清洗製程，同時調整該清洗溶液之類型及清洗時間，以便由SOD膜所形成之該第一層間介電膜290的凹陷厚度係在Z方向上約50Å至約100Å之範圍內。當使由該SOD膜所形成之該第一層間介電膜290凹陷時，由該HDP氧化膜所形成之該第二層間介電膜295支撐該上柱狀物315，以便不使該上柱狀物315倒塌，亦不使它彎曲。如此一來，使該第一層間介電膜290及該第一襯墊膜220朝該半導體基板之Z方向凹陷，以便使該上柱狀物315之外側進一步擴大及暴露(見第16A固中之“C”)。在此情況中，使該第一層間介電膜290凹陷有約50至約100，以及使該上柱狀物315之擴大外側(因該第一層間介電膜290之凹陷而暴露)暴露不超過約100。此外，可以使該第一層間介電膜290凹陷，以暴露該上柱狀物315之外側的1/2或更多，或者可以藉由使該第一層間介電膜290完全凹陷，以暴露該上柱狀物315之整個外側。
參考第17A及17B圖，一閘極電極320填充該第二溝槽310之一部分(如第16A圖中所標示)。在該第二溝槽310之暴露表面上形成一閘極介電膜312。可以藉由實施一氧化製程(包括一熱氧化製程或一自由基氧化製程)，以一氧化膜形成該閘極介電膜312。在該閘極介電膜312上連續地沉積一阻障金屬膜313及一閘極金屬膜317。可以以鈦(Ti)膜或氮化鈦(TiN)之單層結構或其多層結構形成該阻障金屬膜313。可以使用一鎢(W)膜形成該閘極金屬膜317。
使該阻障金屬膜313及該閘極金屬膜317凹陷，以便在該等上柱狀物315間以一預定厚度保留其一預定部分及移除其剩餘部分。於是，形成填充該等上柱狀物315間之空間的一部分之閘極電極320。如第17A圖所示，該閘極電極320係形成朝該半導體基板200之Y方向延伸及配置成與該埋入式位元線280垂直地相交。移除該阻障金屬膜313及該閘極金屬膜317之過多部分，以便將該閘極電極320之上表面設置成等於或低於該第一層間介電膜290之上表面。在該閘極電極320設置成低於該第一層間介電膜290之情況中，可以暴露該閘極介電膜312之一部分。在一些情況中，在使該阻障金屬膜313及該閘極金屬膜317凹陷前，可以實施一平坦化製程。參考係沿著第17A圖之線III-III'所取得之剖面圖的第17B圖，該閘極電極320係形成為包圍在該凹陷製程中所暴露之該上柱狀物315的外側及延伸至該凹陷的第一層間介電膜290所暴露之該上柱狀物315(見第16A圖中之“C”)。
參考第18A及18B圖，在形成有該閘極電極320的該半導體基板200之第二溝槽310中連續地形成一第一間隔物材料膜323及一第二間隔物材料膜325。為此目的，在該閘極電極320上形成該第一間隔物材料膜323。該第一間隔物材料膜323可以包括一氮化膜。在該第一間隔物材料膜323上形成該第二間隔物材料膜325。該第二間隔物材料膜325可以包括一氧化膜。藉由在該第二間隔物材料膜325上實施一平坦化製程，暴露該第二層間介電膜295之表面。
參考第19A及19B圖，以一閘極圖案化製程形成一閘極320a。特別地，在該第二間隔物材料膜325(如第18A圖所標示)上形成一界定閘極320a之區域的光阻圖案(未顯示)。使用該光阻圖案做為一蝕刻罩幕，實施一蝕刻製程。藉由應用該蝕刻中止膜285a做為終點，實施用以形 成該閘極320a之蝕刻製程，直到暴露該蝕刻中止膜285a之表面為止。藉由該蝕刻製程在該等上柱狀物315形成一中空體327。由於該中空體327，使該等閘極電極320(如第18A圖中所標示)分隔，以形成該閘極320a。該閘極320a係朝該半導體基板200之Y方向(亦即，與朝該半導體基板200之Z方向延伸之該埋入式位元線280相交之方向)配置。參考係沿著第19A圖之線II-II'所取得之剖面圖的第19B圖，該閘極320a係形成為包圍該上柱狀物315之外表面。此外，在該閘極320a上，以間隔物330a在該第一硬式罩幕201及該第二層間介電膜295之側壁上配置一第一間隔物膜323a及一第二間隔物膜325a。
參考顯示沿著第19A圖之線III-III'所取得之剖面圖的第19B圖，該閘極320a係形成為包圍該上柱狀物315之外表面及延伸至該凹陷的第一層間介電膜290所暴露之該上柱狀物315的外表面(見第16A圖中之“C”)。於是，依據本發明之一實施例的該半導體記憶裝置具有通道寬度W2，該通道寬度W2已延伸有該預定寬度(△d)至該上柱狀物315之外側，該上柱狀物315之外側相較於只在該上柱狀物315之側壁上形成該閘極之情況的通道寬度W1進一步被凹陷及更加被暴露。因此，該通道寬度增加至“2(W1+△d)”。該延伸寬度(△d)等於在Z方向上凹陷之該第一層間介電膜290所暴露之該上柱狀物315的外側之寬度。亦即，依據本發明之一實施例的閘極320a係形成為包圍該上柱狀物315之外側及延伸至該凹陷的第一層間介電膜290所暴露之該上柱狀物315。因此，因為接觸該半導體記憶裝置之主動區域的該閘極之面積增加了，及發生包圍閘極效果，所以可減少閘極電阻及改善閘極控制能力。此外，在該傳統製程中，因為以單層結構形成該層間介電膜，所以在該預清洗製程期間移除該整個層間介電膜。因為在該閘極蝕刻製程後形成該閘極之臨界尺寸，亦即，限制在該閘極內之該閘極金屬膜所佔據之比率至該主動區域之側面寬度，所以很難減少閘極電阻。依據本發明之一實施例，使用具有不同蝕刻選擇性之兩層膜，形成該層間介電膜。因為暴露該主動區域之整個外側，所以該閘極之臨界尺寸增加了，藉此減少閘極電阻。
依據本發明之一實施例，因為在該埋入式位元線上形成該蝕刻中止膜，所以可實施該蝕刻製程，同時均勻地維持該埋入式位元線之表面。此外，因為以該蝕刻中止膜在該埋入式位元線接面區域與該通道區域間界定幾乎沒有雜質存在之該隔離區域，所以可防止導通電流之減少。
再者，因為增加該主動區域之暴露面積，所以增加接觸該主動區域之暴露表面的該閘極之接觸面積及因而減少電阻。
此外，因為增加該主動區域之暴露面積，所以增加該通道寬度。因此，可確保該裝置之穩性性及可靠性。
上面已基於說明目的揭露本發明之實施例。熟習該項技藝者將察覺到，在不脫離所附申請專利範圍所揭露之本發明的範圍及精神下，各種修改、添加及取代係可能的。
100．．．垂直電晶體
110．．．半導體基板
112．．．汲極區域
114．．．源極區域
116．．．通道區域
118．．．閘極介電膜
120．．．閘極電極
200．．．半導體基板
201．．．第一硬式罩幕
202．．．第二硬式罩幕
203．．．第三硬式罩幕
205．．．硬式罩幕圖案
210．．．柱狀物
210a．．．下柱狀物
215．．．第一溝槽
220．．．第一襯墊膜
223．．．第一犧牲膜
225．．．第一犧牲膜
230．．．第二襯墊膜
235．．．阻障膜
240．．．第二犧牲膜
245．．．罩幕圖案
247．．．開口
250．．．中空體
255．．．汲極區域之開口部分
260．．．導電膜
265．．．汲極區域
270．．．阻障金屬膜
275．．．金屬膜
280．．．埋入式位元線
285．．．絕緣膜
285a．．．蝕刻中止膜
290．．．第一層間介電膜
295．．．第二層間介電膜
300．．．層間介電膜
305．．．光阻圖案
307．．．開口
310．．．第二溝槽
312．．．閘極介電膜
313．．．阻障金屬膜
313a．．．阻障金屬圖案
315．．．上柱狀物
317．．．閘極金屬膜
317a．．．閘極金屬圖案
320．．．閘極電極
320a．．．閘極
323．．．第一間隔物材料膜
323a．．．第一間隔物
325．．．第二間隔物材料膜
325a．．．第二間隔物
327．．．中空體
330a．．．間隔物
B．．．第一襯墊膜之暴露部分
d1．．．第一厚度
d2．．．第二厚度
d3．．．厚度
d4．．．厚度
e1．．．第一位置
e2．．．第二位置
e3．．．第三位置
e4．．．位置
W1．．．通道寬度
W2．．．通道寬度
Δd．．．延伸寬度
第1圖描述一傳統垂直電晶體；
第2A及2B圖描述依據本發明之一實施例的一種半導體記憶裝置；以及
第3A及19B圖依描述據本發明之一實施例的一種製造半導體記憶裝置之方法。
200．．．半導體基板
210a．．．下柱狀物
215．．．第一溝槽
220．．．第一襯墊膜
265．．．汲極區域
270．．．阻障金屬膜
275．．．金屬膜
280．．．埋入式位元線
285a．．．蝕刻中止膜
290．．．第一層間介電膜
295．．．第二層間介電膜
300．．．層間介電膜
312．．．閘極介電膜
313a．．．阻障金屬圖案
317a．．．閘極金屬圖案
320a．．．閘極
323a．．．第一間隔物
325a．．．第二間隔物
330a．．．間隔物

Claims (38)

  1. 一種半導體記憶裝置，包括：一下柱狀物，其朝一第一方向上延伸並形成於一基板上、在一第二方向上具有一下柱狀物高度，其中在該基板之第一方向上沿著該下柱狀物之側壁形成一溝槽；一上柱狀物，其在該第二方向上具有一上柱狀物高度及形成於該下柱狀物之第二部分上；一埋入式位元線接面區域，其配置在該下柱狀物之第一部分的一側壁上；一埋入式位元線，其形成於該溝槽中，以接觸該埋入式位元線接面區域；一蝕刻中止膜，其配置在該溝槽上方所暴露之該埋入式位元線的表面上；一第一層間介電膜，其具有小於該上柱狀物高度之高度及形成於該蝕刻中止膜之一部分上且鄰近該上柱狀物；一第二層間介電膜，其形成於該第一層間介電膜上；以及一閘極，其形成相鄰於該上柱狀物之一側壁部分且在該埋入式位元線上方，以在一第三方向上延伸。
  2. 如申請專利範圍第1項之半導體記憶裝置，進一步包括一間隔物，其形成於該閘極上方，朝該第三方向延伸且相鄰於該第二層間介電膜之側壁。
  3. 如申請專利範圍第2項之半導體記憶裝置，其中該間 隔物包括一在一第二間隔物上所形成之第一間隔物。
  4. 如申請專利範圍第3項之半導體記憶裝置，其中該第一間隔物包括一氮化膜及該第二間隔物包括一氧化膜。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中在該埋入式位元線與該下柱狀物之側壁間的該溝槽中形成一襯墊膜。
  6. 如申請專利範圍第5項之半導體記憶裝置，其中該襯墊膜包括一氧化矽膜。
  7. 如申請專利範圍第1項之半導體記憶裝置，其中該蝕刻中止膜具有約50Å至約300Å之厚度。
  8. 如申請專利範圍第1項之半導體記憶裝置，其中該埋入式位元線包括一氮化鈦(TiN)膜及一鎢(W)膜。
  9. 如申請專利範圍第1項之半導體記憶裝置，其中該第二層間介電膜係由一具有比該第一層間介電膜相對低之蝕刻速率的材料所形成。
  10. 如申請專利範圍第9項之半導體記憶裝置，其中該第一層間介電膜包括一旋塗式介電(SOD)膜，以及該第二層間介電膜包括一使用一HDP製程所形成之高密度電漿(HDP)氧化膜。
  11. 如申請專利範圍第1項之半導體記憶裝置，其中使該第一層間介電膜之側壁在該第一方向上凹陷有約50Å至約100Å。
  12. 一種製造半導體記憶裝置之方法，該方法包括：形成一柱狀物於一基板上，該柱狀物朝一第一方 向延伸及在一第二方向上具有一柱狀物高度，其中形成一溝槽相鄰於該柱狀物；在該基板之第一方向上形成一埋入式位元線，填充該溝槽之一部分；形成一蝕刻中止膜於在該溝槽中之該埋入式位元線上；形成一層間介電膜於該蝕刻中止膜上，該層間介電膜包括至少兩個具有不同蝕刻選擇性之層；在該埋入式位元線上方朝第二及第三方向蝕刻該層間介電膜之一第一部分及該柱狀物之與該第一部分對應的部分，其中該柱狀物之與該第一部分對應且在該蝕刻後所剩餘之部分係一下柱狀物，及其中未蝕刻的柱狀物部分係在該下柱狀物上所配置之一上柱狀物。 使該層間介電膜之側壁的一部分在該第一方向上凹陷有一預定深度，以便暴露該上柱狀物之一側壁部分的該預定深度；以及形成一閘極相鄰於該上柱狀物之一側壁部分且朝該第三方向延伸，以便填充該層間介電膜之凹陷的側壁部分。
  13. 如申請專利範圍第12項之方法，其中該柱狀物之形成包括：形成一硬式罩幕圖案於該基板上，該硬式罩幕圖案包括至少兩個具有不同蝕刻選擇性之堆疊硬式罩幕膜，其中以藉由使用該硬式罩幕圖案做為一蝕刻罩幕 蝕刻該基板所形成之第一溝槽來界定一主動區域。
  14. 如申請專利範圍第13項之方法，其中具有不同蝕刻選擇性之該等硬式罩幕膜具有一種結構，其中堆疊一第一硬式罩幕、及具有不同於該第一硬式罩幕之蝕刻選擇性的第二及第三硬式罩幕。
  15. 如申請專利範圍第14項之方法，其中該第一及第三硬式罩幕包括一氮化膜，以及該第二硬式罩幕包括一氧化膜。
  16. 如申請專利範圍第12項之方法，在該柱狀物之形成後，進一步包括：形成一襯墊膜於該溝槽之暴露表面上；擇性地移除該襯墊膜之一部分，以便形成一選擇性地暴露該柱狀物之一側的一下部分的開口區域；形成一經由該開口區域接觸該柱狀物之經摻雜的多晶矽膜於該溝槽中；藉由使在該經摻雜的多晶矽膜內之雜質擴散至該柱狀物中，以形成一位元線接面區域；以及移除該摻雜多晶矽膜。
  17. 如申請專利範圍第16項之方法，其中藉由堆疊一第一襯墊膜、及一具有不同於該第一襯墊膜之蝕刻選擇性的第二襯墊膜，形成該襯墊膜。
  18. 如申請專利範圍第17項之方法，其中該第一襯墊膜包括一氧化膜，以及該第二襯墊膜包括一氮化膜。
  19. 如申請專利範圍第12項之方法，其中該埋入式位元線包括一氮化鈦(TiN)膜或一鎢(W)膜。
  20. 如申請專利範圍第12項之方法，其中在該溝槽中使該蝕刻中止膜形成於該埋入式位元線之表面上至約50Å至約300Å之厚度。
  21. 如申請專利範圍第12項之方法，其中藉由堆疊一第一層間介電膜、及一具有比該第一層間介電膜低之蝕刻速率的第二層間介電膜，形成該層間介電膜。
  22. 如申請專利範圍第21項之方法，其中該第一層間介電膜包括一SOD膜，以及該第二層間介電膜包括一HDP氧化膜。
  23. 如申請專利範圍第12項之方法，其中在該層間介電膜之凹陷中，使該層間介電膜之一下部分凹陷，以暴露該柱狀物之外側的1/2或更多。
  24. 如申請專利範圍第23項之方法，其中使包括至少兩個具有不同蝕刻選擇性之層的該層間介電膜中之一下層間介電膜凹陷，以便暴露該上柱狀物之外側。
  25. 如申請專利範圍第12項之方法，其中在該層間介電膜之凹陷中，使該層間介電膜之一下部分凹陷，以暴露該上柱狀物之與要形成該上柱狀物之通道的區域對應之外側。
  26. 如申請專利範圍第12項之方法，其中以線狀形成該閘極，朝與該埋入式位元線相交之該第三方向延伸。
  27. 一種製造半導體記憶裝置之方法，該方法包括：形成一包括第一、第二及第三硬式罩幕之硬式罩幕圖案於一基板上，其中該第一及第三硬式罩幕具有不同於該第二硬式罩幕之蝕刻選擇性； 藉由使用該硬式罩幕圖案做為一蝕刻罩幕在該基板之第一方向上形成一第一溝槽，以在該基板上形成一朝垂直方向向上延伸之柱狀物；在該基板之第一方向上形成一埋入式位元線，填充該溝槽之一部分；以相同於該第三硬式罩幕之材料填充包括該埋入式位元線的該溝槽；以一第一凹陷製程形成一蝕刻中止膜至該埋入式位元線之暴露表面；形成一層間介電膜於該蝕刻中止膜上，該層間介電膜包括至少兩個具有不同蝕刻選擇性之層藉由在與該埋入式位元線相交之方向上蝕刻該層間介電膜及該柱狀物，形成一下柱狀物及一上柱狀物，該下柱狀物在垂直方向上從該基板突出且朝該基板之第一方向延伸，該上柱狀物係配置在該下柱狀物上且朝垂直於該第一方向之第二方向突出；以一第二凹陷製程暴露該上柱狀物之外側的一部分；以及形成一閘極，包圍該上柱狀物之外側且延伸至該上柱狀物之凹陷的部分。
  28. 如申請專利範圍第27項之方法，其中該第一及第三硬式罩幕包括一包含氮化膜之材料，以及該第二硬式罩幕包括一氧化膜。
  29. 如申請專利範圍第27項之方法，進一步包括在該柱狀物之形成後，形成一襯墊膜於該溝槽之側壁上。
  30. 如申請專利範圍第29項之方法，其中藉由堆疊一第一襯墊膜、及一具有不同於該第一襯墊膜之蝕刻選擇性的第二襯墊膜，形成該襯墊膜。
  31. 如申請專利範圍第27項之方法，其中在該蝕刻中止膜之形成中，在該第一凹陷製程期間蝕刻該第三硬式罩幕，以及暴露該第二硬式罩幕之表面。
  32. 如申請專利範圍第27項之方法，其中實施該第一凹陷製程，直到該蝕刻中止膜在該埋入式位元線之暴露表面上具有約50Å至約300Å之厚度為止。
  33. 如申請專利範圍第27項之方法，其中該蝕刻中止膜在該埋入式位元線與該閘極間界定一隔離區域。
  34. 如申請專利範圍第27項之方法，其中該下柱狀物及該上柱狀物之形成包括：形成一具有一開口部分且與該埋入式位元線相交之光阻圖案於該第一及第二層間介電膜上，該開口部分暴露該層間介電膜之表面的一部分；以及藉由蝕刻該開口部分所暴露之區域，形成該下柱狀物及該上柱狀物。
  35. 如申請專利範圍第27項之方法，其中在包括至少兩個具有不同蝕刻選擇性之層的該層間介電膜中，一配置在其下部分之第一層間介電膜係由一具有比一配置在其上部分之第二層間介電膜相對高之蝕刻速率的材料所形成。
  36. 如申請專利範圍第35項之方法，其中該第一層間介電膜包括一SOD膜，以及該第二層間介電膜包括一 HDP氧化膜。
  37. 如申請專利範圍第27項之方法，其中使包括至少兩個具有不同蝕刻選擇性之層的該層間介電膜中之下層間介電膜完全凹陷，以便暴露該上柱狀物之整個外側。
  38. 如申請專利範圍第27項之方法，其中在該層間介電膜之凹陷中，使該層間介電膜之下部分凹陷，以基露該上柱狀物之與要形成該上柱狀物之通道的區域對應之外側。
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